WO2009141849A1 - パターン発生器 - Google Patents

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inversion
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安井孝裕
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株式会社アドバンテスト
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation

Definitions

  • the present invention relates to a pattern generator used in a memory testing apparatus.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • test apparatus When testing a memory, data is written to a cell in the memory, and then the data is read to determine whether it matches an expected value, whether the memory as a whole is good or bad, or a defective cell is specified.
  • an address signal generation circuit for generating an address signal indicating an address of an access destination cell is provided. The test apparatus writes data and reads data using the address signal generated by the address signal generation circuit.
  • the present invention has been made in view of such problems, and one of its purposes is to provide a signal generator that can invert and control only necessary bits when necessary.
  • An aspect of the present invention relates to a pattern generator mounted on a memory test apparatus.
  • This pattern generator has an address signal generation circuit that generates an address signal indicating an address to be accessed by the memory, and an operation prohibition signal that has the same bit width as the address signal and prohibits arithmetic processing for each bit of the address signal.
  • An operation prohibition signal generation unit that generates a plurality of patterns, a selector that selects and outputs one of a plurality of patterns of operation prohibition signals generated by the operation prohibition signal generation unit, an address signal, and an operation process on the address signal
  • An address signal arithmetic circuit that performs arithmetic processing and outputs the result.
  • a plurality of patterns of operation prohibition signals that specify the bits that are permitted to be operated and the bits that are prohibited are prepared, and depending on the operation of the memory being the device under test, it is necessary to select one of them. Sometimes only the necessary bits can be inverted.
  • the selector may select one of the operation inhibition signals according to the burst length at the time of burst transfer of the memory. It is possible to access an appropriate address by changing the position of the bit that permits the arithmetic processing according to the burst length.
  • the calculation process by the address signal calculation circuit may be an address signal inversion process. Further, the arithmetic processing may be conversion processing from a logical address to a physical address.
  • the address signal arithmetic circuit includes an AND gate that generates a logical product of a signal corresponding to the operation prohibition signal selected by the selector and an operation control signal, and the corresponding bits of the signal output from the AND gate and the address signal are mutually exclusive. And an XOR gate for generating a logical OR.
  • the calculation prohibition signal generation unit may include a plurality of registers that respectively store a plurality of patterns of calculation prohibition signals.
  • the pattern generator includes a data signal generation circuit that generates a data signal to be written in a memory, an operation prohibiting signal that has the same bit width as the data signal, and that prohibits arithmetic processing for each bit of the data signal.
  • An operation prohibition signal generation unit to be generated, a selector that selects and outputs one of a plurality of patterns of operation prohibition signals generated by the operation prohibition signal generation unit, a data signal, and an operation that instructs an operation process on the data signal
  • the control signal and the operation prohibition signal selected by the selector are received and the operation control signal is asserted, only the bits of the data signal that are not prohibited by the operation prohibition signal are processed.
  • a data signal arithmetic circuit that outputs the data.
  • a plurality of operation prohibition signals that prescribe the operation processing permission bit and the prohibition bit are prepared, and it is necessary depending on the operation of the memory as the device under test by selecting one of them. Only necessary bits can be inverted at any time.
  • the calculation process by the data signal calculation circuit may be a data signal inversion process. Further, the calculation process may be a conversion process based on a predetermined rule.
  • the data signal arithmetic circuit includes an AND gate that generates a logical product of a signal corresponding to the operation prohibition signal selected by the selector and the operation control signal, and the corresponding bits of the signal output from the AND gate and the data signal are mutually exclusive. And an XOR gate for generating a logical OR.
  • the calculation prohibition signal generation unit may include a plurality of registers that respectively store a plurality of patterns of calculation prohibition signals.
  • DESCRIPTION OF SYMBOLS 100 ... Test apparatus, 102 ... Timing generator, 104 ... Pattern generator, 106 ... Waveform shaper, 108 ... Write driver, 110 ... Comparator, 112 ... Logic comparison part, 200 ... DUT, 10 ... Address signal generation circuit, 12 ... Inversion prohibition signal generation unit, 14... Selector, 16... Address signal inversion circuit, 18... AND gate, 20.
  • FIG. 1 is a block diagram showing an overall configuration of a test apparatus 100 according to an embodiment.
  • the test apparatus 100 has a function of determining the quality of the DUT 200 or specifying a defective portion.
  • the DUT 200 is a memory (RAM) having a burst transfer function.
  • the test apparatus 100 includes a timing generator 102, a pattern generator 104, a waveform shaper 106, a write driver 108, a comparator 110, and a logic comparison unit 112.
  • the pattern generator 104 generates a timing set signal (hereinafter referred to as “TS signal”) and supplies it to the timing generator 102.
  • the timing generator 102 generates a periodic clock CKp and a delay clock CKd based on the timing data specified by the TS signal, supplies the periodic clock CKp to the pattern generator 104, and supplies the delayed clock CKd to the waveform shaper 106. Supply.
  • the pattern generator 104 generates an address signal ADRS indicating each of the blocks which are a plurality of storage areas of the DUT 200 and a plurality of test pattern data Dt to be written in each of the plurality of blocks, and the waveform shaper 106 To supply.
  • the waveform shaper 106 generates a test pattern signal St corresponding to the test pattern data Dt generated by the pattern generator 104 based on the delay clock CKd supplied from the timing generator 102. Then, the waveform shaper 106 supplies the address signal ADRS supplied from the pattern generator 104 and the generated test pattern signal St to the DUT 200 via the write driver 108.
  • the pattern generator 104 generates in advance expected value data Dexp that is output data that the DUT 200 should output in accordance with the address signal ADRS and the test pattern signal St, and supplies the expected value data Dexp to the logic comparison unit 112.
  • the comparator 110 reads the cell data Do corresponding to the address signal ADRS from the DUT 200 and outputs it to the logic comparison unit 112.
  • the logical comparison unit 112 compares the data Do read from the DUT 200 with the expected value data Dexp supplied from the pattern generator 104 to determine whether the DUT 200 is good or bad.
  • the test apparatus 100 changes the address signal ADRS generated in the pattern generator 104 based on a predetermined rule in order to efficiently test cells with various addresses in a state close to actual use.
  • the pattern generator 104 performs bit inversion of the generated address signal ADRS, and accesses the memory using the inverted address signal ADRS ′.
  • the pattern generator 104 is provided with an address signal inversion circuit for inverting the bits of the address signal ADRS.
  • FIG. 2 is a block diagram showing a configuration of the pattern generator 104 having an address inversion function.
  • the pattern generator 104 includes an address signal generation circuit 10, an inversion prohibition signal generation unit 12, a selector 14, and an address signal inversion circuit 16.
  • each element described as a functional block for performing various processes can be configured by a CPU, a memory, and other LSIs in terms of hardware, and a program loaded in the memory in terms of software. Etc. Therefore, it is understood by those skilled in the art that these functional blocks can be realized in various forms by hardware only, software only, or a combination thereof, and is not limited to any one.
  • the address signal generation circuit 10 generates an address signal ADRS_IN indicating the address of the memory access destination.
  • the bit width of address signal ADRS_IN is 24 bits, for example.
  • the inversion prohibition signal generation unit 12 generates a plurality of inversion prohibition signals having the same bit width (24 bits) as the address signal ADRS_IN and prohibiting inversion of each bit of the address signal ADRS_IN.
  • five inversion prohibiting signals INH1 [23: 0] to INH5 [23: 0] are generated.
  • the upper i-th bit of the inversion prohibition signal is 1 (asserted)
  • inversion of the upper i-th bit of the corresponding address signal ADRS_IN is prohibited, and when it is 0 (negation), inversion is permitted.
  • the inversion prohibition signal generation unit 12 can be composed of a plurality of registers REG1 to REG5 that store a plurality of patterns of inversion prohibition signals INH1 to INH5, respectively.
  • the test apparatus 100 gives the inversion inhibition signals INH1 to INH5 generated according to the pattern program to the registers REG1 to REG5.
  • the selector 14 selects and outputs one of a plurality of patterns of the inversion prohibition signals INH1 to INH5 generated by the inversion prohibition signal generation unit 12.
  • the selector 14 receives a selection signal SELECT generated according to the pattern program, and the selector 14 selects any one of the inversion inhibition signals INH1 to INH5 according to the selection signal SELECT.
  • the address signal inversion circuit 16 receives the address signal ADRS_IN, the inversion control signal INVERT instructing inversion of the address signal ADRS_IN, and the inversion inhibition signal INH selected by the selector 14.
  • the inversion control signal INVERT is 1 (asserted)
  • the address signal ADRS_IN is inverted, and when it is 0 (negated), the address signal ADRS_IN is output without being inverted.
  • the address signal inversion circuit 16 When the inversion control signal INVERT is asserted, the address signal inversion circuit 16 inverts only the bits that are not inhibited by the inversion inhibition signal INH among the bits of the address signal ADRS_IN, in other words, inverts only the permitted bits. To do.
  • the address signal inversion circuit 16 includes an AND gate 18 and an XOR gate 20.
  • One input terminal of the AND gate 18 is inversion logic, and the inversion inhibition signal INH selected by the selector 14 is input to the inversion input.
  • the AND gate 18 generates a logical product of a signal corresponding to the inversion inhibition signal INH and the inversion control signal INVERT.
  • the XOR gate 20 receives the signal output from the AND gate 18 and the address signal ADRS_IN, and generates an exclusive OR of corresponding bits of the two signals.
  • the value of the select signal SELECT generated according to the pattern program may be set according to the burst length at the time of burst transfer of memory access. That is, the selector 14 selects one of the plurality of inversion prohibiting signals INH1 to INH5 according to the burst length. For example, when the burst length is 2, since the burst address changes only in the least significant bit (LSB), it is desirable to prohibit inversion of only the least significant bit. Therefore, the selector 14 only needs to select the inversion inhibition signal INH in which only the least significant bit is 1 and the remaining bits are 0. When the burst length is 4, the inversion inhibition signal INH in which 2 bits from the least significant bit are 1 and the remaining bits are 0 may be selected.
  • the bit that should be prohibited from inversion is 1 and the other bits are 0 in each of a plurality of assumed burst lengths.
  • some of the inversion prohibition signals INH1 to INH5 may be used as generation rules for performing address conversion. For example, if the inversion prohibition signal is set to 1, 0, 1, 0... Every other bit, or if the upper number bits are set to 0 and the lower number bits are set to 1, one address signal ADRS_IN A plurality of address signals ADRS_OUT can be easily generated.
  • the above is the overall configuration of the test apparatus 100. Next, an example of the operation will be described.
  • the address signal ADRS_IN is sequentially generated according to the same pattern program in a state where the inversion control signal INVERT is asserted.
  • an address signal ADRS_OUT in which the bits permitted by the inversion prohibition signal INH among the bits of the address signal ADRS_IN are inverted is generated.
  • the test apparatus 100 executes memory access based on the converted address signal ADRS_OUT.
  • the test apparatus 100 When testing the DUT 200 in a burst transfer state, the test apparatus 100 changes the burst length according to the pattern program, and changes the select signal SELECT accordingly. As a result, the inversion prohibition signal set according to the burst length is selected, and only the necessary bits of the address signal ADRS_IN can be inverted at the necessary timing.
  • the test apparatus 100 among the bits of the address signal, by preparing a plurality of patterns of inversion prohibiting signals that specify the bits that permit inversion and the bits that are to be prohibited, by selecting one of them. Only the necessary bits can be inverted when necessary according to the operation of the memory being the device under test.
  • test apparatus 100 since the test apparatus 100 according to the embodiment is configured to select one of a plurality of pattern inversion prohibiting signals, it is only necessary to generate an appropriate select signal SELECT according to the pattern program. It can be simplified.
  • the present invention is not limited to the inverting process, and the arithmetic process is performed on each bit of the address signal or the data signal.
  • the pattern generator may be equipped with an address conversion circuit for converting a logical address into a physical address, or for scrambling / descrambling the address based on a predetermined rule.
  • a conversion prohibition signal generation unit that generates a conversion prohibition signal that prohibits address conversion for each bit may be provided to control conversion and non-conversion of each bit of the address signal based on the conversion prohibition signal. .
  • the pattern generator includes an address signal generation circuit (10), an operation prohibition signal generation unit (12), a selector (14), and an address signal operation circuit (16).
  • An address signal generation circuit (10) generates an address signal ADRS_IN indicating an address of an access destination of the memory.
  • the operation prohibition signal generation unit (12) generates a plurality of patterns of operation prohibition signals (INH) having the same bit width as the address signal ADRS_IN and prohibiting operation processing on each bit of the address signal.
  • the selector (14) selects and outputs one of a plurality of patterns of operation inhibition signals (INH1 to INH5) generated by the operation inhibition signal generation unit (12).
  • the address signal arithmetic circuit (16) receives the address signal ADRS_IN, an arithmetic control signal (INVERT) for instructing arithmetic processing for the address signal, and an arithmetic prohibition signal (INH) selected by the selector (14).
  • the arithmetic control signal (INVERT) is asserted, the address arithmetic circuit 16 performs arithmetic processing only on bits that are not prohibited by the arithmetic prohibition signal (INH) among the bits of the address signal ADRS_IN and outputs the result.
  • the test apparatus 100 may include a pattern generator 104 configured by replacing the address signal generation circuit 10 of FIG. 2 with a data signal generation circuit that generates a data signal to be written into the memory.
  • the pattern generator 104 different patterns are set for the inversion inhibition signals INH1 to INH5.
  • the signal inversion mechanism (signal conversion mechanism) according to the embodiment for the inversion of the data signal or other arithmetic processing, the following effects can be obtained.
  • the data signal generation circuit generates a data signal according to the pattern program, and this data signal is used with an inversion inhibition signal of a different pattern.
  • a plurality of data signals can be generated from one data signal, and the memory can be tested under various conditions.
  • the present invention can be used for a semiconductor test apparatus.

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Abstract

　アドレス信号発生回路１０は、メモリのアクセス先のアドレスを示すアドレス信号ＡＤＲＳ＿ＩＮを生成する。反転禁止信号生成部１２は、アドレス信号ＡＤＲＳ＿ＩＮと同じビット幅を有し、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの反転を禁止する反転禁止信号ＩＮＨ１～ＩＮＨ５を、複数のパターン生成する。セレクタ１４は、反転禁止信号生成部１２により生成される複数パターンの反転禁止信号ＩＮＨ１～ＩＮＨ５から、いずれかを選択して出力する。アドレス信号反転回路１６は、反転制御信号ＩＮＶＥＲＴがアサートされると、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、セレクタ１４により選択された反転禁止信号ＩＮＨによって反転が禁止されないビットのみを反転して出力する。

Description

パターン発生器
　本発明は、メモリの試験装置に使用されるパターン発生器に関する。
　パーソナルコンピュータやワークステーションなどの電子計算機の主記憶装置として、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が使用される。
　メモリを試験する場合、メモリ内のセルにデータを書き込み、その後データを読み出して期待値と一致するかを判定し、メモリ全体としての良否を判定し、あるいは不良セルの特定を行う。かかる試験装置の内部には、アクセス先のセルのアドレスを示すアドレス信号を生成するアドレス信号発生回路が設けられる。試験装置は、このアドレス信号発生回路により生成されたアドレス信号を利用して、データの書き込みやデータの読み出しを行う。
　実使用に近い状態、つまりランダムアクセス状態でメモリを試験するために、アクセス先のアドレスを所定のパターンに従って変化させていく場合がある。このために、試験装置にはパターンプログラムにより生成されるアドレスの全ビットを反転させるアドレス反転回路が実装される場合があった。アドレス反転回路を用いると、アクセス先のメモリセルの位置を簡単に変化させることができる。
特開２０００－１２３５９７号公報 国際公開第２００４／１１３９４１号パンフレット
　しかしながら近年のメモリは、データのバースト転送を行うようになっており、バースト転送を行っているアドレス、通常はカラムアドレスの下位数ビットについては、ビットを反転させると所望のセルにアクセスできなくなる。
　本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、必要なときに必要なビットのみを反転制御可能な信号発生器の提供にある。
　本発明のある態様は、メモリの試験装置に搭載されるパターン発生器に関する。このパターン発生器は、メモリのアクセス先のアドレスを示すアドレス信号を生成するアドレス信号発生回路と、アドレス信号と同じビット幅を有し、アドレス信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、アドレス信号と、アドレス信号に対する演算処理を指示する演算制御信号と、セレクタにより選択された演算禁止信号と、を受け、演算制御信号がアサートされると、アドレス信号の各ビットの内、演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するアドレス信号演算回路と、を備える。
　この態様によると、演算を許可するビット、禁止するビットを規定する演算禁止信号を複数パターン用意しておき、いずれかを選択することによって、被試験デバイスであるメモリの動作に応じて、必要なときに必要なビットのみを反転させることができる。
　セレクタは、メモリのバースト転送時のバースト長に応じて、いずれかの演算禁止信号を選択してもよい。
　バースト長に応じて演算処理を許可するビットの位置を変化させることにより、適切なアドレスにアクセスすることが可能となる。
　アドレス信号演算回路による演算処理は、アドレス信号の反転処理であってもよい。また、演算処理は、論理アドレスから物理アドレスに対する変換処理であってもよい。
　アドレス信号演算回路は、セレクタにより選択された演算禁止信号に応じた信号と演算制御信号の論理積を生成するＡＮＤゲートと、ＡＮＤゲートから出力される信号とアドレス信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、を含んでもよい。
　演算禁止信号生成部は、複数のパターンの演算禁止信号をそれぞれ格納する複数のレジスタを含んでもよい。
　本発明の別の態様もまた、メモリの試験装置に搭載されるパターン発生器に関する。このパターン発生器は、メモリに書き込まれるデータ信号を生成するデータ信号発生回路と、データ信号と同じビット幅を有し、データ信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、データ信号と、データ信号に対する演算処理を指示する演算制御信号と、セレクタにより選択された演算禁止信号と、を受け、演算制御信号がアサートされると、データ信号の各ビットの内、演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するデータ信号演算回路と、を備える。
　この態様によると、演算処理を許可するビット、禁止するビットを規定する演算禁止信号を複数パターン用意しておき、いずれかを選択することによって、被試験デバイスであるメモリの動作に応じて、必要なときに必要なビットのみを反転させることができる。
　データ信号演算回路による演算処理は、データ信号の反転処理であってもよい。また、演算処理は、所定の規則にもとづく変換処理であってもよい。
　データ信号演算回路は、セレクタにより選択された演算禁止信号に応じた信号と演算制御信号の論理積を生成するＡＮＤゲートと、ＡＮＤゲートから出力される信号とデータ信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、を含んでもよい。
　演算禁止信号生成部は、複数のパターンの演算禁止信号をそれぞれ格納する複数のレジスタを含んでもよい。
　なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置、プログラムなどの間で変換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、アドレス信号やデータ信号を必要なときに必要なビットのみを適切に演算処理することができる。
実施の形態に係る試験装置の全体構成を示すブロック図である。 アドレス反転機能を備えるパターン発生器の構成を示すブロック図である。
符号の説明
１００…試験装置、１０２…タイミング発生器、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、２００…ＤＵＴ、１０…アドレス信号発生回路、１２…反転禁止信号生成部、１４…セレクタ、１６…アドレス信号反転回路、１８…ＡＮＤゲート、２０…ＸＯＲゲート。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　図１は、実施の形態に係る試験装置１００の全体構成を示すブロック図である。試験装置１００は、ＤＵＴ２００の良否を判定し、あるいは不良箇所を特定する機能を有する。以下の説明では、ＤＵＴ２００はバースト転送機能を有するメモリ（ＲＡＭ）であるものとする。
　試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。
　パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、ＤＵＴ２００が有する複数の記憶領域であるブロックのそれぞれを示すアドレス信号ＡＤＲＳ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。
　波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレス信号ＡＤＲＳ、及び生成した試験パターン信号Ｓｔを、ライトドライバ１０８を介してＤＵＴ２００に供給する。
　また、パターン発生器１０４は、ＤＵＴ２００がアドレス信号ＡＤＲＳ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。
　コンパレータ１１０は、ＤＵＴ２００からアドレス信号ＡＤＲＳに対応するセルのデータＤｏを読み出し、論理比較部１１２へと出力する。論理比較部１１２は、ＤＵＴ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、ＤＵＴ２００の良否を判定する。
　試験装置１００は、実使用に近い状態でさまざまなアドレスのセルを効率よく試験するために、パターン発生器１０４において生成したアドレス信号ＡＤＲＳを、所定の規則にもとづいて変化させる。たとえばパターン発生器１０４は、生成したアドレス信号ＡＤＲＳのビット反転を行い、反転されたアドレス信号ＡＤＲＳ’を用いてメモリにアクセスする。パターン発生器１０４には、アドレス信号ＡＤＲＳのビットを反転させるためのアドレス信号反転回路が設けられる。
　図２は、アドレス反転機能を備えるパターン発生器１０４の構成を示すブロック図である。パターン発生器１０４は、アドレス信号発生回路１０、反転禁止信号生成部１２、セレクタ１４、アドレス信号反転回路１６、を備える。明細書中、様々な処理を行う機能ブロックとして記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他のＬＳＩで構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組み合わせによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。
　アドレス信号発生回路１０は、メモリのアクセス先のアドレスを示すアドレス信号ＡＤＲＳ＿ＩＮを生成する。アドレス信号ＡＤＲＳ＿ＩＮのビット幅はたとえば２４ビットである。反転禁止信号生成部１２は、アドレス信号ＡＤＲＳ＿ＩＮと同じビット幅（２４ビット）を有し、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの反転を禁止する反転禁止信号を、複数のパターン生成する。本実施の形態では、５通りの反転禁止信号ＩＮＨ１［２３：０］～ＩＮＨ５［２３：０］を生成する。反転禁止信号の上位ｉビット目が１のとき（アサート）、対応するアドレス信号ＡＤＲＳ＿ＩＮの上位ｉビット目の反転が禁止され、０のとき（ネゲート）反転が許可される。
　たとえば反転禁止信号生成部１２は、複数のパターンの反転禁止信号ＩＮＨ１～ＩＮＨ５をそれぞれ格納する複数のレジスタＲＥＧ１～ＲＥＧ５で構成することができる。試験装置１００は、パターンプログラムに応じて生成した反転禁止信号ＩＮＨ１～ＩＮＨ５を、各レジスタＲＥＧ１～ＲＥＧ５に与える。
　セレクタ１４は、反転禁止信号生成部１２により生成される複数パターンの反転禁止信号ＩＮＨ１～ＩＮＨ５から、いずれかを選択して出力する。セレクタ１４には、パターンプログラムに従って生成される選択信号ＳＥＬＥＣＴが入力されており、セレクタ１４は、この選択信号ＳＥＬＥＣＴに応じたいずれかの反転禁止信号ＩＮＨ１～ＩＮＨ５を選択する。
　アドレス信号反転回路１６は、アドレス信号ＡＤＲＳ＿ＩＮと、アドレス信号ＡＤＲＳ＿ＩＮの反転を指示する反転制御信号ＩＮＶＥＲＴと、セレクタ１４により選択された反転禁止信号ＩＮＨと、を受ける。反転制御信号ＩＮＶＥＲＴが１のとき（アサート）、アドレス信号ＡＤＲＳ＿ＩＮが反転され、０のとき（ネゲート）、アドレス信号ＡＤＲＳ＿ＩＮは反転されずに出力される。
　アドレス信号反転回路１６は、反転制御信号ＩＮＶＥＲＴがアサートされると、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、反転禁止信号ＩＮＨによって反転が禁止されないビットのみ、言い換えれば許可されたビットのみを反転して出力する。
　アドレス信号反転回路１６は、ＡＮＤゲート１８とＸＯＲゲート２０を含む。ＡＮＤゲート１８の一つの入力端子は反転論理となっており、この反転入力にはセレクタ１４により選択された反転禁止信号ＩＮＨが入力される。ＡＮＤゲート１８は、反転禁止信号ＩＮＨに応じた信号と反転制御信号ＩＮＶＥＲＴの論理積を生成する。ＸＯＲゲート２０は、ＡＮＤゲート１８から出力される信号とアドレス信号ＡＤＲＳ＿ＩＮを受け、２つの信号の対応するビット同士の排他的論理和を生成する。
　図１の試験装置１００は、アドレス信号反転回路１６から出力されるアドレス信号ＡＤＲＳ＿ＯＵＴで指定されるアドレスにアクセスする。
　パターンプログラムに応じて生成されるセレクト信号ＳＥＬＥＣＴの値は、メモリアクセスのバースト転送時のバースト長に応じて設定されてもよい。つまりセレクタ１４は、複数の反転禁止信号ＩＮＨ１～ＩＮＨ５の中から、バースト長に応じたいずれかを選択する。たとえばバースト長が２の場合、バーストアドレスの変化が最下位ビット（ＬＳＢ）のみとなるため、最下位ビットのみの反転を禁止することが望ましい。したがってセレクタ１４は、最下位ビットのみが１で、残りのビットが０である反転禁止信号ＩＮＨを選択すればよい。バースト長が４の場合、最下位から２ビットが１で、残りのビットが０である反転禁止信号ＩＮＨを選択すればよい。
　言い換えれば、反転禁止信号生成部１２により生成される反転禁止信号ＩＮＨ１～ＩＮＨ５のいくつかはそれぞれ、想定される複数のバースト長のそれぞれにおいて、反転を禁止すべきビットが１、その他のビットが０に設定される。
　また反転禁止信号ＩＮＨ１～ＩＮＨ５のいくつかを、アドレス変換を行うための生成規則として利用しても良い。たとえば反転禁止信号を、１ビットおきに１、０、１、０…のように設定したり、あるいは上位数ビットを０、下位数ビットを１のように設定すれば、ひとつのアドレス信号ＡＤＲＳ＿ＩＮから複数のアドレス信号ＡＤＲＳ＿ＯＵＴを簡易に生成することができる。
　以上が試験装置１００の全体構成である。続いてその動作の一例を説明する。図１の試験装置１００は、反転制御信号ＩＮＶＥＲＴをネゲートした状態で、アドレス信号ＡＤＲＳ＿ＩＮをパターンプログラムに従って順次生成し、ＤＵＴ２００を試験する。つまりＡＤＲＳ＿ＩＮ＝ＡＤＲＳ＿ＯＵＴの状態で一連の試験を実行する。
　一連の試験が終了すると、反転制御信号ＩＮＶＥＲＴをアサートした状態で、同じパターンプログラムにしたがってアドレス信号ＡＤＲＳ＿ＩＮを順次生成する。その結果、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、反転禁止信号ＩＮＨによって許可されたビットが反転されたアドレス信号ＡＤＲＳ＿ＯＵＴが生成される。試験装置１００は変換後のアドレス信号ＡＤＲＳ＿ＯＵＴにもとづいてメモリアクセスを実行する。
　バースト転送した状態でＤＵＴ２００を試験する場合、試験装置１００は、パターンプログラムに従ってバースト長を変化させ、これに応じてセレクト信号ＳＥＬＥＣＴを変化させる。その結果、バースト長に応じて設定された反転禁止信号が選択され、アドレス信号ＡＤＲＳ＿ＩＮの必要なビットのみを、必要なタイミングで反転させることができる。
　つまり実施の形態に係る試験装置１００によれば、アドレス信号のビットのうち、反転を許可するビット、禁止するビットを規定する反転禁止信号を複数パターン用意しておき、いずれかを選択することによって、被試験デバイスであるメモリの動作に応じて、必要なときに必要なビットのみを反転させることができる。
　また、バースト長に応じて反転を禁止するビットを設定する際に、バースト長を変化させるたびに、反転禁止信号を再生成すると、プログラムが複雑化するという問題が生じる。一方、実施の形態に係る試験装置１００は、複数のパターンの反転禁止信号の中からいずれかを選択する構成としているため、パターンプログラムに応じて適切なセレクト信号ＳＥＬＥＣＴを生成すれば済み、プログラムを簡素化できる。
　実施の形態では、アドレス信号反転回路１６によってアドレス信号を反転する場合について説明したが、本発明は、反転処理のみに限定されるものではなく、アドレス信号またはデータ信号の各ビットに対して演算処理を行う任意の回路に拡張することができる。たとえば、パターン発生器には、論理アドレスから物理アドレスに変換したり、アドレスを所定の規則にもとづいてスクランブル・逆スクランブルするためのアドレス変換回路が搭載される場合がある。この場合に、アドレスの変換をビットごとに禁止する変換禁止信号を生成する変換禁止信号生成部を設け、変換禁止信号にもとづいて、アドレス信号の各ビットの変換、非変換を制御してもよい。
　つまり、実施の形態で説明したパターンをより一般化すると、以下の思想が導き出される。
　パターン発生器は、アドレス信号発生回路（１０）と、演算禁止信号生成部（１２）と、セレクタ（１４）と、アドレス信号演算回路（１６）と、を備える。アドレス信号発生回路（１０）は、メモリのアクセス先のアドレスを示すアドレス信号ＡＤＲＳ＿ＩＮを生成する。演算禁止信号生成部（１２）は、アドレス信号ＡＤＲＳ＿ＩＮと同じビット幅を有し、アドレス信号の各ビットに対する演算処理を禁止する演算禁止信号（ＩＮＨ）を、複数のパターン生成する。セレクタ（１４）は、演算禁止信号生成部（１２）により生成される複数パターンの演算禁止信号（ＩＮＨ１～ＩＮＨ５）から、いずれかを選択して出力する。アドレス信号演算回路（１６）は、アドレス信号ＡＤＲＳ＿ＩＮと、アドレス信号に対する演算処理を指示する演算制御信号（ＩＮＶＥＲＴ）と、セレクタ（１４）により選択された演算禁止信号（ＩＮＨ）と、を受ける。アドレス演算回路１６は、演算制御信号（ＩＮＶＥＲＴ）がアサートされると、アドレス信号ＡＤＲＳ＿ＩＮの各ビットの内、演算禁止信号（ＩＮＨ）によって演算処理が禁止されないビットのみに演算処理を施して出力する。
　以上は、アドレス信号の反転回路（もしくはそれ以外の演算処理）について説明したが、同じアーキテクチャをデータ信号の反転処理（演算処理）に適用することができる。つまり、試験装置１００は、図２のアドレス信号発生回路１０をメモリに書き込まれるデータ信号を生成するデータ信号発生回路に置き換えて構成されるパターン発生器１０４を備えても良い。このパターン発生器１０４において、反転禁止信号ＩＮＨ１～ＩＮＨ５には、異なるパターンが設定される。
　データ信号の反転もしくはその他の演算処理に、実施の形態に係る信号反転機構（信号変換機構）を設けることにより、以下の効果を得ることができる。
　たとえば反転禁止信号ＩＮＨ１～ＩＮＨ５のいくつかに、データ信号の変換規則を格納しておけば、データ信号生成回路がパターンプログラムに従ってデータ信号を生成し、このデータ信号を異なるパターンの反転禁止信号を用いて反転することにより、ひとつのデータ信号から複数のデータ信号を生成することができ、メモリをさまざまな条件で試験することができる。
　実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
　本発明は、半導体試験装置に利用できる。

Claims (9)

  1. 　メモリの試験装置に搭載されるパターン発生器であって、
    　前記メモリのアクセス先のアドレスを示すアドレス信号を生成するアドレス信号発生回路と、
    　前記アドレス信号と同じビット幅を有し、前記アドレス信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、
    　前記演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、
    　前記アドレス信号と、前記アドレス信号に対する演算処理を指示する演算制御信号と、前記セレクタにより選択された前記演算禁止信号と、を受け、前記演算制御信号がアサートされると、前記アドレス信号の各ビットの内、前記演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するアドレス信号演算回路と、
    　を備えることを特徴とするパターン発生器。
  2. 　前記セレクタは、前記メモリのバースト転送時のバースト長に応じて、いずれかの演算禁止信号を選択することを特徴とする請求項１に記載のパターン発生器。
  3. 　前記アドレス信号演算回路による前記演算処理は、前記アドレス信号の反転処理であることを特徴とする請求項１または２に記載のパターン発生器。
  4. 　前記アドレス信号演算回路は、
    　前記セレクタにより選択された前記演算禁止信号に応じた信号と前記演算制御信号の論理積を生成するＡＮＤゲートと、
    　前記ＡＮＤゲートから出力される信号と前記アドレス信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、
    　を含むことを特徴とする請求項３に記載のパターン発生器。
  5. 　前記演算禁止信号生成部は、複数のパターンの前記演算禁止信号をそれぞれ格納する複数のレジスタを含むことを特徴とする請求項１から４のいずれかに記載のパターン発生器。
  6. 　メモリの試験装置に搭載されるパターン発生器であって、
    　前記メモリに書き込まれるデータ信号を生成するデータ信号発生回路と、
    　前記データ信号と同じビット幅を有し、前記データ信号の各ビットに対する演算処理を禁止する演算禁止信号を、複数のパターン生成する演算禁止信号生成部と、
    　前記演算禁止信号生成部により生成される複数パターンの演算禁止信号から、いずれかを選択して出力するセレクタと、
    　前記データ信号と、前記データ信号に対する演算処理を指示する演算制御信号と、前記セレクタにより選択された前記演算禁止信号と、を受け、前記演算制御信号がアサートされると、前記データ信号の各ビットの内、前記演算禁止信号によって演算処理が禁止されないビットのみに演算処理を施して出力するデータ信号演算回路と、
    　を備えることを特徴とするパターン発生器。
  7. 　前記データ信号演算回路による前記演算処理は、前記データ信号の反転処理であることを特徴とする請求項６に記載のパターン発生器。
  8. 　前記データ信号演算回路は、
    　前記セレクタにより選択された前記演算禁止信号に応じた信号と前記演算制御信号の論理積を生成するＡＮＤゲートと、
    　前記ＡＮＤゲートから出力される信号と前記データ信号の、対応するビット同士の排他的論理和を生成するＸＯＲゲートと、
    　を含むことを特徴とする請求項７に記載のパターン発生器。
  9. 　前記演算禁止信号生成部は、複数のパターンの前記演算禁止信号をそれぞれ格納する複数のレジスタを含むことを特徴とする請求項６から８のいずれかに記載のパターン発生器。
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