JPH10106290A - 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 - Google Patents
半導体装置、半導体装置の検査方法及び半導体装置の検査装置Info
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- JPH10106290A JPH10106290A JP8261971A JP26197196A JPH10106290A JP H10106290 A JPH10106290 A JP H10106290A JP 8261971 A JP8261971 A JP 8261971A JP 26197196 A JP26197196 A JP 26197196A JP H10106290 A JPH10106290 A JP H10106290A
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- circuit
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 メモリを備えた半導体装置においてデータ入
出力端子が多ビット化すると、従来の半導体装置に対応
した検査装置ではメモリのテストを行うことができず、
検査装置を買い換えなければならない。 【解決手段】 検査装置に接続されるデータバスＤＢ１
と他のデータバスＤＢ２〜ＤＢｋとの間にテスト用バッ
ファ回路ＴＢ２〜ＴＢｋを設け、データバスＤＢ１〜Ｄ
ＢｋとメモリセルブロックＭ１〜Ｍｋとの間にバッファ
回路ＩＢ１〜ＩＢｋを設置する。
出力端子が多ビット化すると、従来の半導体装置に対応
した検査装置ではメモリのテストを行うことができず、
検査装置を買い換えなければならない。 【解決手段】 検査装置に接続されるデータバスＤＢ１
と他のデータバスＤＢ２〜ＤＢｋとの間にテスト用バッ
ファ回路ＴＢ２〜ＴＢｋを設け、データバスＤＢ１〜Ｄ
ＢｋとメモリセルブロックＭ１〜Ｍｋとの間にバッファ
回路ＩＢ１〜ＩＢｋを設置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置の検査方法、及び半導体装置の検査装置に関する
もので、特に多ビットのデータ入出力端子（以下データ
Ｉ／Ｏと呼ぶ）を有する半導体装置においてその一部の
データ入出力端子を用いてテストするために使用される
ものである。
体装置の検査方法、及び半導体装置の検査装置に関する
もので、特に多ビットのデータ入出力端子（以下データ
Ｉ／Ｏと呼ぶ）を有する半導体装置においてその一部の
データ入出力端子を用いてテストするために使用される
ものである。
【０００２】
【従来の技術】近年、コンピュータに使用されるＣＰＵ
（中央処理装置）の多ビット化、周辺装置の高速化に伴
い、メインメモリや周辺回路のメモリに使用される記憶
装置の高速動作が要求されている。
（中央処理装置）の多ビット化、周辺装置の高速化に伴
い、メインメモリや周辺回路のメモリに使用される記憶
装置の高速動作が要求されている。
【０００３】さらに、システムに使用されるメモリの機
能を評価するためフィルフリケンジという性能評価基準
が提案され、今後の製品開発やシステム開発の指標とし
て広く活用されている。フィルフリケンジの値を満足さ
せ、例えば数Ｇバイト／秒のデータ転送を可能とするた
めに、データＩ／Ｏのビット数を増加させることが求め
られている。例えば、６４ＭＤＲＡＭで３２ビットのデ
ータＩ／Ｏが必要となり、１ＧＤＲＡＭで６４ビットな
いし１２８ビットのデータＩ／Ｏが必要となってくる。
能を評価するためフィルフリケンジという性能評価基準
が提案され、今後の製品開発やシステム開発の指標とし
て広く活用されている。フィルフリケンジの値を満足さ
せ、例えば数Ｇバイト／秒のデータ転送を可能とするた
めに、データＩ／Ｏのビット数を増加させることが求め
られている。例えば、６４ＭＤＲＡＭで３２ビットのデ
ータＩ／Ｏが必要となり、１ＧＤＲＡＭで６４ビットな
いし１２８ビットのデータＩ／Ｏが必要となってくる。
【０００４】このようなメモリの大容量化に伴い、半導
体装置のテスト時間が長くなる。これに対応するため、
半導体装置内部にテスト回路を設けたり、多数個の半導
体装置を同時にテストする多数個同時測定方式を導入す
ることで、テスト時間の短縮を図っている。
体装置のテスト時間が長くなる。これに対応するため、
半導体装置内部にテスト回路を設けたり、多数個の半導
体装置を同時にテストする多数個同時測定方式を導入す
ることで、テスト時間の短縮を図っている。
【０００５】この内部にテスト回路を設ける方式とし
て、ＭＢＴ（Multi Bit Test）方式がある。このＭＢＴ
方式では、×１６、×３２、×６４、×１２８とすべて
のデータが一致するか不一致するかで良品か不良品かを
判断している。
て、ＭＢＴ（Multi Bit Test）方式がある。このＭＢＴ
方式では、×１６、×３２、×６４、×１２８とすべて
のデータが一致するか不一致するかで良品か不良品かを
判断している。
【０００６】また、多数個同時測定方式においては、１
つのテストステーション内で同時に測定する半導体製品
数を増加させたり、テストシステムにおけるテストステ
ーションの数を例えば２ステーションから４ステーショ
ンへと増加させることで、テスト時間の短縮を実現して
いる。
つのテストステーション内で同時に測定する半導体製品
数を増加させたり、テストシステムにおけるテストステ
ーションの数を例えば２ステーションから４ステーショ
ンへと増加させることで、テスト時間の短縮を実現して
いる。
【０００７】ている。さらに、データＩ／Ｏが増加した
製品に対してはテストステーション内のデータピンを増
加させて対応している。しかし、こうした対応では設備
投資が必要となり、テストコストが増大してしまう。ま
た、さらにデータＩ／Ｏが増加すると、ステーション内
での同時測定個数の低下を余儀なくされる。よって、テ
スト回路の改善が望まれる。
製品に対してはテストステーション内のデータピンを増
加させて対応している。しかし、こうした対応では設備
投資が必要となり、テストコストが増大してしまう。ま
た、さらにデータＩ／Ｏが増加すると、ステーション内
での同時測定個数の低下を余儀なくされる。よって、テ
スト回路の改善が望まれる。
【０００８】
【発明が解決しようとする課題】従来、×８または×１
６ビットのデータＩ／Ｏを有する製品が多数を占めてい
る。そのため、現在メーカが所有するテスト検査装置
は、これらのビット数のデータＩ／Ｏに対応するように
開発され、こうしたビット数のデータＩ／Ｏを有する製
品を多数個同時に測定するようになっている。
６ビットのデータＩ／Ｏを有する製品が多数を占めてい
る。そのため、現在メーカが所有するテスト検査装置
は、これらのビット数のデータＩ／Ｏに対応するように
開発され、こうしたビット数のデータＩ／Ｏを有する製
品を多数個同時に測定するようになっている。
【０００９】今後、上述のように半導体装置のデータＩ
／Ｏのビット数がさらに多くなると、これに対応するた
め、多数個同時測定用の試験装置にデータＩ／Ｏ用ドラ
イバ及びコンピュータ回路を増設し、テストステーショ
ン内のデータピンを増やすことになる。しかし、これに
は設備投資のコストがかかる。
／Ｏのビット数がさらに多くなると、これに対応するた
め、多数個同時測定用の試験装置にデータＩ／Ｏ用ドラ
イバ及びコンピュータ回路を増設し、テストステーショ
ン内のデータピンを増やすことになる。しかし、これに
は設備投資のコストがかかる。
【００１０】また、ＭＢＴ方式では、１６ＭＤＲＡＭで
×１６ビット、６４ＭＤＲＡＭで×３２ビット、２５６
ＭＤＲＡＭで×６４ビット、１ＧＤＲＡＭで×１２８ビ
ットとメモリの大容量化に伴いビット数が増加していく
と、セル干渉、ビット線干渉等により、テストデータの
内容の信頼性に疑問が生じる。また、冗長回路を不良ア
ドレスと置き換えた場合に再度ビットごとにテストする
必要がある。さらに、テスト回路の面積が全チップ面積
に占める割合であるオーバーヘッドが大きいという問題
がある。内部にテスト回路を設けるテスト方式として、
他にＬＭＴ（Line Mode Test）方式やＭＭＴ（Marged M
atch Test ）方式があるが、ＭＢＴ方式と同様の問題が
ある。
×１６ビット、６４ＭＤＲＡＭで×３２ビット、２５６
ＭＤＲＡＭで×６４ビット、１ＧＤＲＡＭで×１２８ビ
ットとメモリの大容量化に伴いビット数が増加していく
と、セル干渉、ビット線干渉等により、テストデータの
内容の信頼性に疑問が生じる。また、冗長回路を不良ア
ドレスと置き換えた場合に再度ビットごとにテストする
必要がある。さらに、テスト回路の面積が全チップ面積
に占める割合であるオーバーヘッドが大きいという問題
がある。内部にテスト回路を設けるテスト方式として、
他にＬＭＴ（Line Mode Test）方式やＭＭＴ（Marged M
atch Test ）方式があるが、ＭＢＴ方式と同様の問題が
ある。
【００１１】本発明は、上記課題に鑑みてなされたもの
で、データＩ／Ｏのビット数が増加した半導体装置を従
来の検査装置を用いて同時に多数個測定してテストコス
トの上昇を抑え、かつオーバーヘッドを小さくして製品
コストの上昇を抑えることを目的とする。
で、データＩ／Ｏのビット数が増加した半導体装置を従
来の検査装置を用いて同時に多数個測定してテストコス
トの上昇を抑え、かつオーバーヘッドを小さくして製品
コストの上昇を抑えることを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体装置は、それぞれｍビットのデータ
線を有する第１ないし第ｎのメモリブロックと、それぞ
れｍビットの第１ないし第ｎのデータバスと、ｉを１か
らｎまでのいずれかの自然数として、第ｉのバッファ回
路の一端は第ｉのメモリブロックのデータ線に接続さ
れ、第ｉのバッファ回路の他端は第ｉのデータバスに接
続されている第１ないし第ｎのバッファ回路と、ｉを１
からｎ−１までのいずれかの自然数として、第ｉのテス
ト用バッファ回路の一端は第１のデータバスに接続さ
れ、第ｉのテスト用バッファ回路の他端は第ｉ＋１のデ
ータバスに接続されている第１ないし第ｎ−１のテスト
用バッファ回路と、タイミング信号が入力端子に供給さ
れ、第１ないし第ｎのバッファ回路及び第１ないし第ｎ
−１のテスト用バッファ回路を制御する制御回路とを具
備する。
め、本発明の半導体装置は、それぞれｍビットのデータ
線を有する第１ないし第ｎのメモリブロックと、それぞ
れｍビットの第１ないし第ｎのデータバスと、ｉを１か
らｎまでのいずれかの自然数として、第ｉのバッファ回
路の一端は第ｉのメモリブロックのデータ線に接続さ
れ、第ｉのバッファ回路の他端は第ｉのデータバスに接
続されている第１ないし第ｎのバッファ回路と、ｉを１
からｎ−１までのいずれかの自然数として、第ｉのテス
ト用バッファ回路の一端は第１のデータバスに接続さ
れ、第ｉのテスト用バッファ回路の他端は第ｉ＋１のデ
ータバスに接続されている第１ないし第ｎ−１のテスト
用バッファ回路と、タイミング信号が入力端子に供給さ
れ、第１ないし第ｎのバッファ回路及び第１ないし第ｎ
−１のテスト用バッファ回路を制御する制御回路とを具
備する。
【００１３】また、上記課題を解決するため、本発明の
半導体装置の検査方法は、ｍビットの第１のデータバス
にテストデータを供給し、ｉを１からｎ−１までのいず
れかの自然数として、第ｉのテスト用バッファ回路の一
端は第１のデータバスに接続され、第ｉのテスト用バッ
ファ回路の他端はｍビットの第ｉ＋１のデータバスに接
続されている第１ないし第ｎ−１のテスト用バッファ回
路を導通させ、ｉを１からｎまでのいずれかの自然数と
して、第ｉのバッファ回路の一端は第ｉのデータバスに
接続され、第ｉのバッファ回路の他端は第ｉのメモリブ
ロックのｍビットのデータ線に接続されている第１ない
し第ｎのバッファ回路を導通させて、第１ないし第ｎの
メモリブロックに同時にテストデータを書き込み、第１
のメモリブロックからテストデータを読み出すときは、
第１のバッファ回路を導通させ、第１ないし第ｎ−１の
テスト用バッファ回路を導通させないで、ｉを２からｎ
までのいずれかの自然数として第ｉのメモリブロックか
らテストデータを読み出すときは、第ｉのバッファ回路
と第ｉ−１のテスト用バッファ回路を導通させ、それ以
外のテスト用バッファ回路と第１のバッファ回路を導通
させないで、第１ないし第ｎのメモリブロックから順次
テストデータを第１のデータバスを介して読み出して、
テストする。
半導体装置の検査方法は、ｍビットの第１のデータバス
にテストデータを供給し、ｉを１からｎ−１までのいず
れかの自然数として、第ｉのテスト用バッファ回路の一
端は第１のデータバスに接続され、第ｉのテスト用バッ
ファ回路の他端はｍビットの第ｉ＋１のデータバスに接
続されている第１ないし第ｎ−１のテスト用バッファ回
路を導通させ、ｉを１からｎまでのいずれかの自然数と
して、第ｉのバッファ回路の一端は第ｉのデータバスに
接続され、第ｉのバッファ回路の他端は第ｉのメモリブ
ロックのｍビットのデータ線に接続されている第１ない
し第ｎのバッファ回路を導通させて、第１ないし第ｎの
メモリブロックに同時にテストデータを書き込み、第１
のメモリブロックからテストデータを読み出すときは、
第１のバッファ回路を導通させ、第１ないし第ｎ−１の
テスト用バッファ回路を導通させないで、ｉを２からｎ
までのいずれかの自然数として第ｉのメモリブロックか
らテストデータを読み出すときは、第ｉのバッファ回路
と第ｉ−１のテスト用バッファ回路を導通させ、それ以
外のテスト用バッファ回路と第１のバッファ回路を導通
させないで、第１ないし第ｎのメモリブロックから順次
テストデータを第１のデータバスを介して読み出して、
テストする。
【００１４】さらに、上記課題を解決するため、本発明
の半導体装置の検査装置は、それぞれｍビットのデータ
線を有する第１ないし第ｎのメモリブロックと、それぞ
れｍビットの第１ないし第ｎのデータバスと、ｉを１か
らｎまでのいずれかの自然数として、第ｉのバッファ回
路の一端は第ｉのメモリブロックのデータ線に接続さ
れ、第ｉのバッファ回路の他端は第ｉのデータバスに接
続されている第１ないし第ｎのバッファ回路と、ｉを１
からｎ−１までのいずれかの自然数として、第ｉのテス
ト用バッファ回路の一端は第１のデータバスに接続さ
れ、第ｉのテスト用バッファ回路の他端は第ｉ＋１のデ
ータバスに接続されている第１ないし第ｎ−１のテスト
用バッファ回路と、タイミング信号が入力端子に供給さ
れ、第１ないし第ｎのバッファ回路及び第１ないし第ｎ
−１のテスト用バッファ回路を制御する制御回路とを具
備する半導体装置の第１のデータバスに接続される少な
くとも１つのｍビットの入出力端子と、タイミング信号
を生成するタイミング信号発生回路とを具備する。
の半導体装置の検査装置は、それぞれｍビットのデータ
線を有する第１ないし第ｎのメモリブロックと、それぞ
れｍビットの第１ないし第ｎのデータバスと、ｉを１か
らｎまでのいずれかの自然数として、第ｉのバッファ回
路の一端は第ｉのメモリブロックのデータ線に接続さ
れ、第ｉのバッファ回路の他端は第ｉのデータバスに接
続されている第１ないし第ｎのバッファ回路と、ｉを１
からｎ−１までのいずれかの自然数として、第ｉのテス
ト用バッファ回路の一端は第１のデータバスに接続さ
れ、第ｉのテスト用バッファ回路の他端は第ｉ＋１のデ
ータバスに接続されている第１ないし第ｎ−１のテスト
用バッファ回路と、タイミング信号が入力端子に供給さ
れ、第１ないし第ｎのバッファ回路及び第１ないし第ｎ
−１のテスト用バッファ回路を制御する制御回路とを具
備する半導体装置の第１のデータバスに接続される少な
くとも１つのｍビットの入出力端子と、タイミング信号
を生成するタイミング信号発生回路とを具備する。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。図１は、本発明の第１の実施例
を示す。図１は、多ビットのデータＩ／Ｏを有する半導
体記憶回路のブロック図である。ｋ、ｍ、ｎをいずれも
自然数とすると、データＩ／Ｏはｎビットであり、ｎ＝
ｍ×ｋの関係があるものとする。以下、説明の便宜上、
ｎビットのデータＩ／Ｏを、各々ｍビットのデータＩ／
Ｏ ＤＩＯ１〜ＤＩＯｋにより分割し、そのデータＩ／
Ｏ ＤＩＯ１〜ＤＩＯｋに接続された各々ｍビットのデ
ータバスをそれぞれＤＢ１〜ＤＢｋと呼ぶことにする。
実施の形態を説明する。図１は、本発明の第１の実施例
を示す。図１は、多ビットのデータＩ／Ｏを有する半導
体記憶回路のブロック図である。ｋ、ｍ、ｎをいずれも
自然数とすると、データＩ／Ｏはｎビットであり、ｎ＝
ｍ×ｋの関係があるものとする。以下、説明の便宜上、
ｎビットのデータＩ／Ｏを、各々ｍビットのデータＩ／
Ｏ ＤＩＯ１〜ＤＩＯｋにより分割し、そのデータＩ／
Ｏ ＤＩＯ１〜ＤＩＯｋに接続された各々ｍビットのデ
ータバスをそれぞれＤＢ１〜ＤＢｋと呼ぶことにする。
【００１６】この半導体装置において、ｋ個のメモリセ
ルブロックＭ１〜Ｍｋの入出力端子は、それぞれｍビッ
トのバスを介してｋ個のデータ用レジスタ回路Ｒ１〜Ｒ
ｋの一端に接続される。データを保持するレジスタ回路
Ｒ１〜Ｒｋの他端は、それぞれｍビットのバスを介して
バッファ回路ＩＢ１〜ＩＢｋの一端に接続される。バッ
ファ回路ＩＢ１〜ＩＢｋの他端は、それぞれデータバス
ＤＢ１〜ＤＢｋを介してデータＩ／Ｏ ＤＩＯ１〜ＤＩ
Ｏｋに接続される。
ルブロックＭ１〜Ｍｋの入出力端子は、それぞれｍビッ
トのバスを介してｋ個のデータ用レジスタ回路Ｒ１〜Ｒ
ｋの一端に接続される。データを保持するレジスタ回路
Ｒ１〜Ｒｋの他端は、それぞれｍビットのバスを介して
バッファ回路ＩＢ１〜ＩＢｋの一端に接続される。バッ
ファ回路ＩＢ１〜ＩＢｋの他端は、それぞれデータバス
ＤＢ１〜ＤＢｋを介してデータＩ／Ｏ ＤＩＯ１〜ＤＩ
Ｏｋに接続される。
【００１７】また、テスト用バッファ回路ＴＢ２〜ＴＢ
ｋの一端はデータバスＤＢ１に接続され、テスト用バッ
ファ回路ＴＢ２〜ＴＢｋの他端はデータバスＤＢ２〜Ｄ
Ｂｋに接続される。
ｋの一端はデータバスＤＢ１に接続され、テスト用バッ
ファ回路ＴＢ２〜ＴＢｋの他端はデータバスＤＢ２〜Ｄ
Ｂｋに接続される。
【００１８】さらに、テスト用コントロール回路２の入
力端子には、外部から直接あるいはメモリコントロール
回路３を介して、アウトプットディスエイブル信号Ｏ
Ｄ、リード／ライト信号Ｒ／Ｗ、チップセレクト信号Ｃ
Ｓ（このチップセレクト信号ＣＳは、ＤＲＡＭ、ＳＲＡ
Ｍなどメモリの種類の応じて、信号／ＲＡＳ、信号／Ｃ
ＡＳ、信号／ＣＥ、信号ＣＥ２となる。以下／は反転信
号を表すものとする）が供給される。以下、信号Ｒ／
Ｗ、信号ＯＤ、信号ＣＳをメモリコントロール信号と呼
ぶ。また、テスト用コントロール回路２の入力端子に
は、信号ＴＥＳＴ／ＮＯＲＭＡＬ及びテストタイミング
信号Ｔ１〜Ｔｋが供給される。以下、信号ＴＥＳＴ及び
タイミング信号Ｔ１〜Ｔｋをテスト用信号と呼ぶ。テス
ト用コントロール回路２は、メモリコントロール信号及
び信号ＴＥＳＴに応じてタイミング信号Ｔ１〜Ｔｋをバ
ッファ回路ＩＢ１〜ＩＢｋ及びテストバッファ回路ＴＢ
２〜ＴＢｋに出力し、これらのバッファ回路及びテスト
バッファ回路の動作を制御する。
力端子には、外部から直接あるいはメモリコントロール
回路３を介して、アウトプットディスエイブル信号Ｏ
Ｄ、リード／ライト信号Ｒ／Ｗ、チップセレクト信号Ｃ
Ｓ（このチップセレクト信号ＣＳは、ＤＲＡＭ、ＳＲＡ
Ｍなどメモリの種類の応じて、信号／ＲＡＳ、信号／Ｃ
ＡＳ、信号／ＣＥ、信号ＣＥ２となる。以下／は反転信
号を表すものとする）が供給される。以下、信号Ｒ／
Ｗ、信号ＯＤ、信号ＣＳをメモリコントロール信号と呼
ぶ。また、テスト用コントロール回路２の入力端子に
は、信号ＴＥＳＴ／ＮＯＲＭＡＬ及びテストタイミング
信号Ｔ１〜Ｔｋが供給される。以下、信号ＴＥＳＴ及び
タイミング信号Ｔ１〜Ｔｋをテスト用信号と呼ぶ。テス
ト用コントロール回路２は、メモリコントロール信号及
び信号ＴＥＳＴに応じてタイミング信号Ｔ１〜Ｔｋをバ
ッファ回路ＩＢ１〜ＩＢｋ及びテストバッファ回路ＴＢ
２〜ＴＢｋに出力し、これらのバッファ回路及びテスト
バッファ回路の動作を制御する。
【００１９】また、アドレスバッファ／レジスタ回路１
の入力端子には外部からアドレス信号が供給され、出力
端子はメモリセルブロックＭ１〜Ｍｋのアドレス線に接
続される。
の入力端子には外部からアドレス信号が供給され、出力
端子はメモリセルブロックＭ１〜Ｍｋのアドレス線に接
続される。
【００２０】次に、本実施例のテスト動作について説明
する。まず、すべてのメモリセルブロックに共通のテス
トデータを同時に書き込み、メモリセルブロックごとに
データを読み出してテストを行う方法について説明す
る。
する。まず、すべてのメモリセルブロックに共通のテス
トデータを同時に書き込み、メモリセルブロックごとに
データを読み出してテストを行う方法について説明す
る。
【００２１】図２は、従来の半導体装置におけるテスト
タイミングチャートを示す。従来の半導体装置は、図１
に示した回路ブロックからバッファ回路ＩＢ１〜ＩＢ
ｋ、テスト用バッファ回路ＴＢ２〜ＴＢｋ、テスト用コ
ントロール回路２を省いたものである。この場合、ｎビ
ットのテストデータをデータＩ／Ｏからメモリセルブロ
ックＭ１〜Ｍｋに同時に書き込み、メモリセルブロック
Ｍ１〜Ｍｋからそのデータを同時に読み出してテストを
行う。
タイミングチャートを示す。従来の半導体装置は、図１
に示した回路ブロックからバッファ回路ＩＢ１〜ＩＢ
ｋ、テスト用バッファ回路ＴＢ２〜ＴＢｋ、テスト用コ
ントロール回路２を省いたものである。この場合、ｎビ
ットのテストデータをデータＩ／Ｏからメモリセルブロ
ックＭ１〜Ｍｋに同時に書き込み、メモリセルブロック
Ｍ１〜Ｍｋからそのデータを同時に読み出してテストを
行う。
【００２２】図３は、図１に示した実施例におけるテス
トタイミングチャートを示す。まず、図１に示した半導
体装置のデータＩ／ＯのうちｍビットのデータＩ／ＯＤ
ＩＯ１のみをテスト装置に接続する。
トタイミングチャートを示す。まず、図１に示した半導
体装置のデータＩ／ＯのうちｍビットのデータＩ／ＯＤ
ＩＯ１のみをテスト装置に接続する。
【００２３】続いて、信号ＴＥＳＴ／ＮＯＲＭＡＬ＝”
Ｈ”にして、テストモードにする。まず、メモリセルに
テストデータを書き込む。すなわち、まず、アドレス信
号を供給し、チップセレクト信号ＣＳすなわち図３に示
した場合は信号／ＲＡＳと信号／ＣＡＳをローレベルに
し、信号Ｒ／Ｗをローレベルにし、信号ＯＤをデータ入
力可能とする。また、タイミング信号Ｔ１〜Ｔｋのすべ
てをハイレベルにしてテストバッファ回路ＴＢ２〜ＴＢ
ｋとバッファ回路ＩＢ１〜ＩＢｋをデータ入力モード、
すなわち信号を通過させるようにし、データＩ／Ｏ Ｄ
ＩＯ１にｍビットのテストデータを与える。これにより
共通のテストデータをメモリセルブロックＭ１〜Ｍｋに
書き込む。
Ｈ”にして、テストモードにする。まず、メモリセルに
テストデータを書き込む。すなわち、まず、アドレス信
号を供給し、チップセレクト信号ＣＳすなわち図３に示
した場合は信号／ＲＡＳと信号／ＣＡＳをローレベルに
し、信号Ｒ／Ｗをローレベルにし、信号ＯＤをデータ入
力可能とする。また、タイミング信号Ｔ１〜Ｔｋのすべ
てをハイレベルにしてテストバッファ回路ＴＢ２〜ＴＢ
ｋとバッファ回路ＩＢ１〜ＩＢｋをデータ入力モード、
すなわち信号を通過させるようにし、データＩ／Ｏ Ｄ
ＩＯ１にｍビットのテストデータを与える。これにより
共通のテストデータをメモリセルブロックＭ１〜Ｍｋに
書き込む。
【００２４】次に、メモリセルから先に書き込んだテス
トデータを読み出す。すなわち、まずアドレス信号を供
給し、信号／ＲＡＳ、信号／ＣＡＳをローレベルにし、
信号Ｒ／Ｗをハイレベルにして、メモリセルブロックＭ
１〜Ｍｋのデータをレジスタ回路Ｒ１〜Ｒｋに読み込
む。この場合、信号ＯＤはデータ出力モードであるが、
タイミング信号Ｔ１〜Ｔｋがローレベルでありデータバ
ッファ回路ＩＢ１〜ＩＢｋがオフ状態であるため、デー
タバッファ回路ＩＢ１〜ＩＢｋはデータを出力しない。
トデータを読み出す。すなわち、まずアドレス信号を供
給し、信号／ＲＡＳ、信号／ＣＡＳをローレベルにし、
信号Ｒ／Ｗをハイレベルにして、メモリセルブロックＭ
１〜Ｍｋのデータをレジスタ回路Ｒ１〜Ｒｋに読み込
む。この場合、信号ＯＤはデータ出力モードであるが、
タイミング信号Ｔ１〜Ｔｋがローレベルでありデータバ
ッファ回路ＩＢ１〜ＩＢｋがオフ状態であるため、デー
タバッファ回路ＩＢ１〜ＩＢｋはデータを出力しない。
【００２５】次に、タイミング信号Ｔ１〜Ｔｋのいずれ
かをハイレベルにして、レジスタ回路Ｒ１〜Ｒｋのいず
れかのデータをｍビットのデータＩ／Ｏ ＤＩＯ１に出
力する。例えば、まず信号Ｔ１のみをハイレベルにし、
バッファ回路ＩＢ１のみを導通させ、レジスタ回路Ｒ１
のデータをデータＩ／Ｏ ＤＩＯ１に出力する。次に、
信号Ｔ２のみをハイレベルにしてバッファ回路ＩＢ２及
びテスト用バッファ回路ＴＢ２を導通させ、レジスタ回
路Ｒ２が保持するデータをデータＩ／Ｏ ＤＩＯ１に出
力する。以下、同様の動作を行う。この際、レジスタ回
路Ｒ１〜Ｒｋが保持するデータ同士がショートするとい
うことはない。
かをハイレベルにして、レジスタ回路Ｒ１〜Ｒｋのいず
れかのデータをｍビットのデータＩ／Ｏ ＤＩＯ１に出
力する。例えば、まず信号Ｔ１のみをハイレベルにし、
バッファ回路ＩＢ１のみを導通させ、レジスタ回路Ｒ１
のデータをデータＩ／Ｏ ＤＩＯ１に出力する。次に、
信号Ｔ２のみをハイレベルにしてバッファ回路ＩＢ２及
びテスト用バッファ回路ＴＢ２を導通させ、レジスタ回
路Ｒ２が保持するデータをデータＩ／Ｏ ＤＩＯ１に出
力する。以下、同様の動作を行う。この際、レジスタ回
路Ｒ１〜Ｒｋが保持するデータ同士がショートするとい
うことはない。
【００２６】また、テストデータをメモリセルに別々に
書き込み、メモリセルから別々に読み出してテストを行
ってもよい。この場合、書き込み動作は、データバスＤ
Ｂ１にテストデータを供給し、バッファ回路及びテスト
用バッファ回路を制御してデータバスＤＢ１と任意のメ
モリセルブロックとの間のみを導通させて、そのメモリ
ブロックにテストデータを書き込む。この書き込み動作
を繰り返して、メモリセルブロックＭ１〜Ｍｋにテスト
データを書き込む。
書き込み、メモリセルから別々に読み出してテストを行
ってもよい。この場合、書き込み動作は、データバスＤ
Ｂ１にテストデータを供給し、バッファ回路及びテスト
用バッファ回路を制御してデータバスＤＢ１と任意のメ
モリセルブロックとの間のみを導通させて、そのメモリ
ブロックにテストデータを書き込む。この書き込み動作
を繰り返して、メモリセルブロックＭ１〜Ｍｋにテスト
データを書き込む。
【００２７】読み出し動作は、図３に示した例の場合と
同様である。このようにして、多ビットのデータＩ／Ｏ
を有する半導体装置を従来のテスト装置を用いてテスト
することが可能となる。
同様である。このようにして、多ビットのデータＩ／Ｏ
を有する半導体装置を従来のテスト装置を用いてテスト
することが可能となる。
【００２８】また、バッファ回路、テスト用バッファ回
路、及びテスト用コントロール回路は小規模であるた
め、オーバーヘッドが増加し、製品コストを上昇させる
ことはない。
路、及びテスト用コントロール回路は小規模であるた
め、オーバーヘッドが増加し、製品コストを上昇させる
ことはない。
【００２９】また、本実施例では、ＭＢＴ方式、ＬＭＴ
方式、ＭＭＴ方式のように全ビット同一データを入力
し、出力することないので、データバスの多ビット化に
よりテストの信頼性が低下することはない。リダンダン
シー用のテストにおいても、リダンダンシー用フェイル
アドレス情報により冗長行、冗長列等の置き換えが可能
でありテスト信頼性が向上すると共に、１回のテストで
済むためテスト時間が短縮される。
方式、ＭＭＴ方式のように全ビット同一データを入力
し、出力することないので、データバスの多ビット化に
よりテストの信頼性が低下することはない。リダンダン
シー用のテストにおいても、リダンダンシー用フェイル
アドレス情報により冗長行、冗長列等の置き換えが可能
でありテスト信頼性が向上すると共に、１回のテストで
済むためテスト時間が短縮される。
【００３０】図４は、本発明の第２の実施例を示す。こ
れは、メモリ混載型ロジック半導体装置に本発明を適用
したものであり、図１に示した実施例にＣＰＵ回路など
の論理回路を付加したものである。以下、同一の構成要
素には同一の符号を付し、説明を省略する。
れは、メモリ混載型ロジック半導体装置に本発明を適用
したものであり、図１に示した実施例にＣＰＵ回路など
の論理回路を付加したものである。以下、同一の構成要
素には同一の符号を付し、説明を省略する。
【００３１】図４において、例えばＣＰＵ回路である論
理回路４のｎビットのデータＩ／Ｏ端子はｋ個のｍビッ
トのデータバスＤＢ１〜ＤＢｋに接続される。また、Ｃ
ＰＵ回路４は、アドレス信号をアドレスバッファ／デコ
ーダ１の入力端子に供給し、メモリコントロール信号Ｒ
／Ｗ，ＯＤ，ＣＳをメモリコントロール回路３に供給
し、テスト用信号ＴＥＳＴ、Ｔ１〜Ｔｋをテスト用コン
トロール回路２に供給する。なお、アドレス信号、メモ
リコントロール信号、テスト用コントロール信号は、Ｃ
ＰＵ回路が供給してもよいし、第１の実施例に示したよ
うに外部から供給してもよい。
理回路４のｎビットのデータＩ／Ｏ端子はｋ個のｍビッ
トのデータバスＤＢ１〜ＤＢｋに接続される。また、Ｃ
ＰＵ回路４は、アドレス信号をアドレスバッファ／デコ
ーダ１の入力端子に供給し、メモリコントロール信号Ｒ
／Ｗ，ＯＤ，ＣＳをメモリコントロール回路３に供給
し、テスト用信号ＴＥＳＴ、Ｔ１〜Ｔｋをテスト用コン
トロール回路２に供給する。なお、アドレス信号、メモ
リコントロール信号、テスト用コントロール信号は、Ｃ
ＰＵ回路が供給してもよいし、第１の実施例に示したよ
うに外部から供給してもよい。
【００３２】また、データバスＤＢ１は、ｍビットの外
部データＩ／Ｏに接続されている。本実施例において、
外部からテスト用信号を供給してメモリのテストを行う
ことにより第１の実施例と同様の効果を得ることができ
る。さらに、ＣＰＵ回路４からアドレス信号、メモリコ
ントロール信号、テスト用信号を供給すれば、第１の実
施例と同様の効果を得るとともに、それらの信号のため
のピンを減らすことも可能となる。
部データＩ／Ｏに接続されている。本実施例において、
外部からテスト用信号を供給してメモリのテストを行う
ことにより第１の実施例と同様の効果を得ることができ
る。さらに、ＣＰＵ回路４からアドレス信号、メモリコ
ントロール信号、テスト用信号を供給すれば、第１の実
施例と同様の効果を得るとともに、それらの信号のため
のピンを減らすことも可能となる。
【００３３】また、半導体メモリ部が大容量で冗長回路
を持っている場合、外部から記憶回路部のテストを行う
ことが必要となる。この場合、外部データＩ／Ｏ端子を
検査装置の入出力端子に接続し、第１の実施例と同様に
メモリセルブロックＭ１〜Ｍｋのテストを行う。従来の
検査装置を用いて多ピットのデータバスを有する半導体
装置のテストを行うことができる。
を持っている場合、外部から記憶回路部のテストを行う
ことが必要となる。この場合、外部データＩ／Ｏ端子を
検査装置の入出力端子に接続し、第１の実施例と同様に
メモリセルブロックＭ１〜Ｍｋのテストを行う。従来の
検査装置を用いて多ピットのデータバスを有する半導体
装置のテストを行うことができる。
【００３４】図５は第１及び第２の実施例に用いられる
テスト用バッファ回路とバッファ回路の回路例を示す。
図５に示すように、バッファ回路ＩＢ１において、バッ
ファ３１の入力端子はレジスタＲ１の最上位ビットのデ
ータ入出力端子３３に接続され、バッファ３１の出力端
子はデータバスＤＢ１の最上位ビットのデータ線に接続
される。また、バッファ３２の入力端子はデータバスＤ
Ｂ１の最上位ビットのデータ線に接続され、バッファ３
２の出力端子はレジスタＲ１の最上位ビットのデータ入
出力端子に接続される。以下、同様にして、データバス
ＤＢ１とレジスタＲ１のデータ入出力端子とを接続する
２ｍ個のバッファが設けられる。また、バッファ回路Ｉ
Ｂ１を構成する２ｍ個のバッファは、信号Ｔ１’、／Ｔ
１’によりオンオフを制御される。
テスト用バッファ回路とバッファ回路の回路例を示す。
図５に示すように、バッファ回路ＩＢ１において、バッ
ファ３１の入力端子はレジスタＲ１の最上位ビットのデ
ータ入出力端子３３に接続され、バッファ３１の出力端
子はデータバスＤＢ１の最上位ビットのデータ線に接続
される。また、バッファ３２の入力端子はデータバスＤ
Ｂ１の最上位ビットのデータ線に接続され、バッファ３
２の出力端子はレジスタＲ１の最上位ビットのデータ入
出力端子に接続される。以下、同様にして、データバス
ＤＢ１とレジスタＲ１のデータ入出力端子とを接続する
２ｍ個のバッファが設けられる。また、バッファ回路Ｉ
Ｂ１を構成する２ｍ個のバッファは、信号Ｔ１’、／Ｔ
１’によりオンオフを制御される。
【００３５】他のバッファ回路ＩＢ２〜ＩＢｋについて
も同様であり、ｉを２からｋのいずれかの自然数とする
と、バッファ回路ＩＢｉは、データバスＤＢｉとレジス
タ回路Ｒｉのデータ入出力端子とを接続する双方向の２
ｍ個のバッファよりなり、バッファの制御信号として信
号Ｔｉ’、／Ｔｉ’が供給される。
も同様であり、ｉを２からｋのいずれかの自然数とする
と、バッファ回路ＩＢｉは、データバスＤＢｉとレジス
タ回路Ｒｉのデータ入出力端子とを接続する双方向の２
ｍ個のバッファよりなり、バッファの制御信号として信
号Ｔｉ’、／Ｔｉ’が供給される。
【００３６】また、テスト用バッファ回路ＴＢ２におい
て、バッファ３５の入力端子はデータバスＤＢ２の最上
位ビット線３７に接続され、バッファ３５の出力端子は
データバスＤＢ１の最上位ビット線３４に接続される。
また、バッファ３６の入力端子はデータバスＤＢ１の最
上位ビット線３４に接続され、バッファ３６の出力端子
はデータバスＤＢ２の最上位ビット線３７に接続され
る。以下、同様にしてテスト用バッファ回路ＴＢ２は、
データバスＤＢ１とデータバスＤＢ２とを接続する２ｍ
個のバッファよりなる。また、テスト用バッファ回路Ｔ
Ｂ２を構成する２ｍ個のバッファは、信号Ｔ２’’、／
Ｔ２’’によりオンオフが制御される。
て、バッファ３５の入力端子はデータバスＤＢ２の最上
位ビット線３７に接続され、バッファ３５の出力端子は
データバスＤＢ１の最上位ビット線３４に接続される。
また、バッファ３６の入力端子はデータバスＤＢ１の最
上位ビット線３４に接続され、バッファ３６の出力端子
はデータバスＤＢ２の最上位ビット線３７に接続され
る。以下、同様にしてテスト用バッファ回路ＴＢ２は、
データバスＤＢ１とデータバスＤＢ２とを接続する２ｍ
個のバッファよりなる。また、テスト用バッファ回路Ｔ
Ｂ２を構成する２ｍ個のバッファは、信号Ｔ２’’、／
Ｔ２’’によりオンオフが制御される。
【００３７】他のテスト用バッファ回路ＴＢ３〜ＴＢｋ
についても同様であり、テスト用バッファ回路ＴＢｉ
は、データバスＤＢ１とデータバスＤＢｉとを接続する
２ｍ個のバッファよりなり、バッファの制御信号として
信号Ｔｉ’’、／Ｔｉ’’が供給される。
についても同様であり、テスト用バッファ回路ＴＢｉ
は、データバスＤＢ１とデータバスＤＢｉとを接続する
２ｍ個のバッファよりなり、バッファの制御信号として
信号Ｔｉ’’、／Ｔｉ’’が供給される。
【００３８】図６は、第１の実施例に用いられるテスト
用コントロール回路２の回路例を示す。図６に示した回
路において、信号ＴＥＳＴはインバータ４１を介してア
ンドゲート４２の第１の入力端子に供給され、信号Ｏ
Ｄ、信号Ｒ／Ｗ、信号ＣＳは、アンドゲート４２の第１
ないし第４の入力端子に供給される。また、信号ＴＥＳ
Ｔ、信号ＯＤ、信号Ｒ／Ｗ、信号ＣＳは、アンドゲート
４３の第１ないし第４の入力端子に供給される。
用コントロール回路２の回路例を示す。図６に示した回
路において、信号ＴＥＳＴはインバータ４１を介してア
ンドゲート４２の第１の入力端子に供給され、信号Ｏ
Ｄ、信号Ｒ／Ｗ、信号ＣＳは、アンドゲート４２の第１
ないし第４の入力端子に供給される。また、信号ＴＥＳ
Ｔ、信号ＯＤ、信号Ｒ／Ｗ、信号ＣＳは、アンドゲート
４３の第１ないし第４の入力端子に供給される。
【００３９】タイミング信号Ｔ１は、アンドゲート４４
の第１の入力端子に供給され、アンドゲート４４の第２
の入力端子はアンドゲート４３の出力端子に接続され
る。アンドゲート４４の出力端子はオアゲート４５の第
１の入力端子に接続され、オアゲート４５の第２の入力
端子はアンドゲート４２の出力端子に接続される。オア
ゲート４５の出力信号は、信号Ｔ１’となる。また、オ
アゲート４５の出力端子はインバータ４６の入力端子に
接続され、インバータ４６の出力信号は信号／Ｔ１’と
なる。
の第１の入力端子に供給され、アンドゲート４４の第２
の入力端子はアンドゲート４３の出力端子に接続され
る。アンドゲート４４の出力端子はオアゲート４５の第
１の入力端子に接続され、オアゲート４５の第２の入力
端子はアンドゲート４２の出力端子に接続される。オア
ゲート４５の出力信号は、信号Ｔ１’となる。また、オ
アゲート４５の出力端子はインバータ４６の入力端子に
接続され、インバータ４６の出力信号は信号／Ｔ１’と
なる。
【００４０】また、タイミング信号Ｔ２は、アンドゲー
ト４７の第１の入力端子に供給され、アンドゲート４７
の第２の入力端子はアンドゲート４３の出力端子に接続
される。アンドゲート４７の出力端子はオアゲート４８
の第１の入力端子に接続され、オアゲート４８の第２の
入力端子はアンドゲート４２の出力端子に接続される。
オアゲート４８の出力信号は信号Ｔ２’となる。また、
オアゲート４８の出力端子はインバータ４９の入力端子
に接続され、インバータ４９の出力信号は信号／Ｔ２’
となる。さらに、アンドゲート４７の出力信号は信号Ｔ
２’’となる。アンドゲート４７の出力端子はインバー
タ５０の入力端子に接続され、インバータ５０の出力信
号は信号／Ｔ２’’となる。
ト４７の第１の入力端子に供給され、アンドゲート４７
の第２の入力端子はアンドゲート４３の出力端子に接続
される。アンドゲート４７の出力端子はオアゲート４８
の第１の入力端子に接続され、オアゲート４８の第２の
入力端子はアンドゲート４２の出力端子に接続される。
オアゲート４８の出力信号は信号Ｔ２’となる。また、
オアゲート４８の出力端子はインバータ４９の入力端子
に接続され、インバータ４９の出力信号は信号／Ｔ２’
となる。さらに、アンドゲート４７の出力信号は信号Ｔ
２’’となる。アンドゲート４７の出力端子はインバー
タ５０の入力端子に接続され、インバータ５０の出力信
号は信号／Ｔ２’’となる。
【００４１】以下、信号Ｔ３’ないし信号Ｔｋ’を発生
するために、ゲート４７〜５０よりなる回路と同様の回
路がそれぞれ設けられている。なお、上述の第１及び第
２の実施例では、タイミング信号Ｔ１〜Ｔｋは外部で発
生させているが、その場合、半導体装置にタイミング信
号Ｔ１〜Ｔｋを入力するための端子を設けなければなら
ない。
するために、ゲート４７〜５０よりなる回路と同様の回
路がそれぞれ設けられている。なお、上述の第１及び第
２の実施例では、タイミング信号Ｔ１〜Ｔｋは外部で発
生させているが、その場合、半導体装置にタイミング信
号Ｔ１〜Ｔｋを入力するための端子を設けなければなら
ない。
【００４２】そこで、タイミング信号Ｔ１〜Ｔｋを発生
させる回路を半導体装置内に設けることで、端子を減ら
すことが可能となる。図７は、タイミング信号発生回路
の一例を示す。この回路は、例えばｋ段のクリア／ロー
ド端子付シフトレジスタＳ１〜Ｓｋより構成される。
させる回路を半導体装置内に設けることで、端子を減ら
すことが可能となる。図７は、タイミング信号発生回路
の一例を示す。この回路は、例えばｋ段のクリア／ロー
ド端子付シフトレジスタＳ１〜Ｓｋより構成される。
【００４３】図７に示した回路において、シフトレジス
タＳ１のデータ入力端子ＤはシフトレジスタＳｋの出力
端子Ｑに接続される。シフトレジスタＳ１の出力端子Ｑ
はシフトレジスタＳ２の入力端子Ｄに接続され、シフト
レジスタＳ１の出力端子Ｑにおける信号はタイミング信
号Ｔ１となる。シフトレジスタＳ２の出力端子Ｑはシフ
トレジスタＳ３の入力端子Ｄに接続され、シフトレジス
タＳ２の出力端子Ｑにおける信号はタイミング信号Ｔ２
となる。以下、同様にして、シフトレジスタＳｋの出力
端子Ｑにおける信号はタイミング信号Ｔｋとなる。
タＳ１のデータ入力端子ＤはシフトレジスタＳｋの出力
端子Ｑに接続される。シフトレジスタＳ１の出力端子Ｑ
はシフトレジスタＳ２の入力端子Ｄに接続され、シフト
レジスタＳ１の出力端子Ｑにおける信号はタイミング信
号Ｔ１となる。シフトレジスタＳ２の出力端子Ｑはシフ
トレジスタＳ３の入力端子Ｄに接続され、シフトレジス
タＳ２の出力端子Ｑにおける信号はタイミング信号Ｔ２
となる。以下、同様にして、シフトレジスタＳｋの出力
端子Ｑにおける信号はタイミング信号Ｔｋとなる。
【００４４】また、シフトレジスタＳ１〜Ｓｋのクロッ
ク入力端子ＣＫには共通のクロック信号が供給され、シ
フトレジスタＳ１〜Ｓｋのクリア端子ＣＬ及びロード端
子ＬＤにはそれぞれ共通のクリア信号とロード信号が供
給される。さらに、シフトレジスタＳ１〜Ｓｋのライン
入力端子ＬＩＮはいずれも電源電位が供給される。
ク入力端子ＣＫには共通のクロック信号が供給され、シ
フトレジスタＳ１〜Ｓｋのクリア端子ＣＬ及びロード端
子ＬＤにはそれぞれ共通のクリア信号とロード信号が供
給される。さらに、シフトレジスタＳ１〜Ｓｋのライン
入力端子ＬＩＮはいずれも電源電位が供給される。
【００４５】図８は、図７に示したタイミング信号発生
回路のタイミングチャートを示す。テスト書き込み時
は、ロード信号ＬＤをハイレベルにし、シフトレジスタ
Ｓ１〜Ｓｋの出力端子Ｑにライン入力端子ＬＩＮから読
み込んだハイレベルの信号を出力させる。
回路のタイミングチャートを示す。テスト書き込み時
は、ロード信号ＬＤをハイレベルにし、シフトレジスタ
Ｓ１〜Ｓｋの出力端子Ｑにライン入力端子ＬＩＮから読
み込んだハイレベルの信号を出力させる。
【００４６】テスト読み込み時は、ロード信号ＬＤをロ
ーレベルにし、タイミング信号Ｔ１〜Ｔｋとして順に１
パルスの信号を発生させる。なお、上述の第１及び第２
の実施例において、テスト用バッファ回路ＴＢ２〜ＴＢ
ｋはそれぞれデータバスＤＢ１とデータバスＤＢ２〜Ｄ
Ｂｋとの間に設けられているが、これに限られるもので
はない。例えば、隣り合ったデータバスの間にテスト用
バッファ回路を設けてもよい。すなわち、データバスＤ
Ｂｉ−１とデータバスＤＢi との間にテスト用バッファ
回路ＴＢｉを設置し、メモリセルブロックｉにテストデ
ータを書き込み・読み出しする場合は、テスト用バッフ
ァ回路ＴＢ１〜ＴＢｉを導通させるようにテスト用バッ
ファ回路をコントロールしてもよい。
ーレベルにし、タイミング信号Ｔ１〜Ｔｋとして順に１
パルスの信号を発生させる。なお、上述の第１及び第２
の実施例において、テスト用バッファ回路ＴＢ２〜ＴＢ
ｋはそれぞれデータバスＤＢ１とデータバスＤＢ２〜Ｄ
Ｂｋとの間に設けられているが、これに限られるもので
はない。例えば、隣り合ったデータバスの間にテスト用
バッファ回路を設けてもよい。すなわち、データバスＤ
Ｂｉ−１とデータバスＤＢi との間にテスト用バッファ
回路ＴＢｉを設置し、メモリセルブロックｉにテストデ
ータを書き込み・読み出しする場合は、テスト用バッフ
ァ回路ＴＢ１〜ＴＢｉを導通させるようにテスト用バッ
ファ回路をコントロールしてもよい。
【００４７】図９は、上述のテスト回路を有する半導体
装置をテストする検査システムを示す。図９において、
半導体装置７４−１〜７４−ｎ、７５−１〜７５−ｎは
上述のバッファ回路、テスト用バッファ回路、テスト用
コントロール回路を具備し、例えば１６ビットのテスト
用データＩ／Ｏを持っている。テスト測定部７１、７２
において、１６×ｎ個の入出力端子はそれぞれｎ個の半
導体装置７４−１〜７４−ｎ、７５−１〜７５−ｎのテ
スト用データＩ／Ｏと接続され、これらのｎ個の半導体
装置を同時にテストできる。また、テスト測定部７１、
７２は上述のタイミング信号発生回路を具備し、テスト
用信号を半導体装置７４−１〜７４−ｎ、７５−１〜７
５−ｎに供給する。テスト測定部７１、７２は、半導体
検査装置本体７３により制御される。
装置をテストする検査システムを示す。図９において、
半導体装置７４−１〜７４−ｎ、７５−１〜７５−ｎは
上述のバッファ回路、テスト用バッファ回路、テスト用
コントロール回路を具備し、例えば１６ビットのテスト
用データＩ／Ｏを持っている。テスト測定部７１、７２
において、１６×ｎ個の入出力端子はそれぞれｎ個の半
導体装置７４−１〜７４−ｎ、７５−１〜７５−ｎのテ
スト用データＩ／Ｏと接続され、これらのｎ個の半導体
装置を同時にテストできる。また、テスト測定部７１、
７２は上述のタイミング信号発生回路を具備し、テスト
用信号を半導体装置７４−１〜７４−ｎ、７５−１〜７
５−ｎに供給する。テスト測定部７１、７２は、半導体
検査装置本体７３により制御される。
【００４８】半導体装置７４−１〜７４−ｎ、７５−１
〜７５−ｎが、例えば、１２８ビットのデータＩ／Ｏを
有する記憶回路である場合、８グループのメモリブロッ
クに分けて、テストデータを書き込む。次に、タイミン
グ信号Ｔ１〜Ｔｋにより半導体装置７４−１〜７４−
ｎ、７５−１〜７５−ｎの第１のメモリブロックから同
時に１６ビットのデータを読み出す。次に、第２のメモ
リブロックからデータを読み出す。こうした読み出し動
作を８回繰り返し、１２８ビット分のデータのテストを
行う。
〜７５−ｎが、例えば、１２８ビットのデータＩ／Ｏを
有する記憶回路である場合、８グループのメモリブロッ
クに分けて、テストデータを書き込む。次に、タイミン
グ信号Ｔ１〜Ｔｋにより半導体装置７４−１〜７４−
ｎ、７５−１〜７５−ｎの第１のメモリブロックから同
時に１６ビットのデータを読み出す。次に、第２のメモ
リブロックからデータを読み出す。こうした読み出し動
作を８回繰り返し、１２８ビット分のデータのテストを
行う。
【００４９】このようにして１２８ビットのデータＩ／
Ｏを有する記憶回路を、データＩ／Ｏ用ＰＩＮカードを
増設することなく、１６ビットのデータＩ／Ｏを有する
半導体製品用のテスト装置により、多数個の半導体装置
を同時に検査することができる。
Ｏを有する記憶回路を、データＩ／Ｏ用ＰＩＮカードを
増設することなく、１６ビットのデータＩ／Ｏを有する
半導体製品用のテスト装置により、多数個の半導体装置
を同時に検査することができる。
【００５０】図１０は、上述のテスト回路を有する半導
体装置をテストする検査システムの第２の例を示す。図
１０において、半導体装置８４−１〜８４−ｎ、８５−
１〜８５−ｎは上述のバッファ回路、テスト用バッファ
回路、テスト用コントロール回路を具備し、例えば３２
ビットのテスト用データＩ／Ｏを持っている。テスト測
定部８１、８２において、３２×ｎ個の入出力端子はそ
れぞれｎ個の半導体装置８４−１〜８４−ｎ、８５−１
〜８５−ｎのテスト用データＩ／Ｏと接続され、これら
のｎ個の半導体装置を同時にテストできる。また、テス
ト測定部８１、８２は上述のタイミング信号発生回路を
具備し、テスト用信号を半導体装置８４−１〜８４−
ｎ、８５−１〜８５−ｎに供給する。テスト測定部８
１、８２は、半導体検査装置本体８３により制御され
る。
体装置をテストする検査システムの第２の例を示す。図
１０において、半導体装置８４−１〜８４−ｎ、８５−
１〜８５−ｎは上述のバッファ回路、テスト用バッファ
回路、テスト用コントロール回路を具備し、例えば３２
ビットのテスト用データＩ／Ｏを持っている。テスト測
定部８１、８２において、３２×ｎ個の入出力端子はそ
れぞれｎ個の半導体装置８４−１〜８４−ｎ、８５−１
〜８５−ｎのテスト用データＩ／Ｏと接続され、これら
のｎ個の半導体装置を同時にテストできる。また、テス
ト測定部８１、８２は上述のタイミング信号発生回路を
具備し、テスト用信号を半導体装置８４−１〜８４−
ｎ、８５−１〜８５−ｎに供給する。テスト測定部８
１、８２は、半導体検査装置本体８３により制御され
る。
【００５１】半導体装置８４−１〜８４−ｎ、８５−１
〜８５−ｎが例えば、２５６ビットのデータＩ／Ｏを有
する記憶回路である場合、８グループのメモリブロック
に分けて、テストデータを書き込む。次に、タイミング
信号Ｔ１〜Ｔ８により半導体装置８４−１〜８４−ｎ、
８５−１〜８５−ｎの第１のメモリブロックから同時に
３２ビットのデータを読み出す。次に、第２のメモリブ
ロックからデータを読み出す。こうした読み出し動作を
８回繰り返し、２５６ビット分のデータのテストを行
う。
〜８５−ｎが例えば、２５６ビットのデータＩ／Ｏを有
する記憶回路である場合、８グループのメモリブロック
に分けて、テストデータを書き込む。次に、タイミング
信号Ｔ１〜Ｔ８により半導体装置８４−１〜８４−ｎ、
８５−１〜８５−ｎの第１のメモリブロックから同時に
３２ビットのデータを読み出す。次に、第２のメモリブ
ロックからデータを読み出す。こうした読み出し動作を
８回繰り返し、２５６ビット分のデータのテストを行
う。
【００５２】このようにして２５６ビットのデータＩ／
Ｏを有する記憶回路を、３２ビットのデータＩ／Ｏを有
する半導体製品用のテスト装置により、多数個の半導体
装置を同時に検査することができる。
Ｏを有する記憶回路を、３２ビットのデータＩ／Ｏを有
する半導体製品用のテスト装置により、多数個の半導体
装置を同時に検査することができる。
【００５３】このテストシステムでは、図９に示したテ
ストシステムよりもテスト時間をさらに短縮することが
できる。このテストシステムでは図９に示したシステム
にデータＩ／Ｏ用ＰＩＮカードを増設する必要があるた
め、、データＩ／Ｏが２５６ビット必要である製品が登
場してテスターを増設する必要がある場合に使用するこ
とが望ましい。
ストシステムよりもテスト時間をさらに短縮することが
できる。このテストシステムでは図９に示したシステム
にデータＩ／Ｏ用ＰＩＮカードを増設する必要があるた
め、、データＩ／Ｏが２５６ビット必要である製品が登
場してテスターを増設する必要がある場合に使用するこ
とが望ましい。
【００５４】なお、２５６ビットのデータＩ／Ｏを有す
る半導体装置であっても、この半導体装置に１６ビット
のテスト用データＩ／Ｏ及びこれに対応したバッファ、
テスト用バッファ、テスト用コントロール回路を設け、
テスト信号Ｔ０〜Ｔ１５を発生させてテストすることも
可能である。この場合、テスト測定部にデータＩ／Ｏ用
ＰＩＮカードを増設する必要がないが、図１０に示した
場合よりもテスト時間がかかる。このように、テスター
を増設するコストとテスト時間が増大するコストとを考
慮して、製品テストコストを上昇させないような方法を
選択することが可能である。
る半導体装置であっても、この半導体装置に１６ビット
のテスト用データＩ／Ｏ及びこれに対応したバッファ、
テスト用バッファ、テスト用コントロール回路を設け、
テスト信号Ｔ０〜Ｔ１５を発生させてテストすることも
可能である。この場合、テスト測定部にデータＩ／Ｏ用
ＰＩＮカードを増設する必要がないが、図１０に示した
場合よりもテスト時間がかかる。このように、テスター
を増設するコストとテスト時間が増大するコストとを考
慮して、製品テストコストを上昇させないような方法を
選択することが可能である。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
メモリ回路のデータバスが多ビットである場合、それよ
りも少ないビットごとにデータを分割して読み出すた
め、従来の半導体検査装置をそのまま使用してメモリ回
路のテストを行い、テストコストを低下させることがで
きる。また、半導体装置内にテスト用に新たに設けた回
路のサイズは小さいため、テスト回路のオーバーヘッド
は少なく、製品コストは上昇しない。
メモリ回路のデータバスが多ビットである場合、それよ
りも少ないビットごとにデータを分割して読み出すた
め、従来の半導体検査装置をそのまま使用してメモリ回
路のテストを行い、テストコストを低下させることがで
きる。また、半導体装置内にテスト用に新たに設けた回
路のサイズは小さいため、テスト回路のオーバーヘッド
は少なく、製品コストは上昇しない。
【図１】本発明のテスト回路を備えた半導体記憶装置を
示す図。
示す図。
【図２】従来の半導体記憶装置におけるテストタイミン
グチャートを示す図。
グチャートを示す図。
【図３】本発明の半導体記憶装置におけるテストタイミ
ングチャートを示す図。
ングチャートを示す図。
【図４】本発明のテスト回路を備えたメモリ混載半導体
装置を示す図。
装置を示す図。
【図５】バッファ回路とテスト用バッファ回路の回路
図。
図。
【図６】テスト用コントロール回路の回路図。
【図７】タイミング信号発生回路の回路図。
【図８】図７に示したタイミング信号発生回路のタイミ
ングチャートを示す図。
ングチャートを示す図。
【図９】１６ビットのテスト用データＩ／Ｏを備えた半
導体装置を多数個同時測定する検査装置を示す図。
導体装置を多数個同時測定する検査装置を示す図。
【図１０】３２ビットのテスト用データＩ／Ｏを備えた
半導体装置を多数個同時測定する検査装置を示す図。
半導体装置を多数個同時測定する検査装置を示す図。
Ｍ１〜Ｍｋ…メモリセルブロック、 Ｒ１〜Ｒｋ…レジスタ、 ＩＢ１〜ＩＢｋ…バッファ回路、 ＴＢ２〜ＴＢｋ…テスト用バッファ回路、 ＤＩＯ１〜ＤＩＯｋ…データ入出力端子、 ＤＢ１〜ＤＢｋ…データバス、 １…アドレスバッファ／レジスタ、 ２…テスト用コントロール信号、 ３…メモリコントロール信号、 ４…ＣＰＵ回路。
Claims (7)
- 【請求項１】 それぞれｍビットのデータ線を有する第
１ないし第ｎのメモリブロックと、 それぞれｍビットの第１ないし第ｎのデータバスと、 ｉを１からｎまでのいずれかの自然数として、第ｉのバ
ッファ回路の一端は前記第ｉのメモリブロックのデータ
線に接続され、第ｉのバッファ回路の他端は前記第ｉの
データバスに接続されている第１ないし第ｎのバッファ
回路と、 ｉを１からｎ−１までのいずれかの自然数として、第ｉ
のテスト用バッファ回路の一端は前記第１のデータバス
に接続され、第ｉのテスト用バッファ回路の他端は前記
第ｉ＋１のデータバスに接続されている第１ないし第ｎ
−１のテスト用バッファ回路と、 タイミング信号が入力端子に供給され、前記第１ないし
第ｎのバッファ回路及び前記第１ないし第ｎ−１のテス
ト用バッファ回路を制御する制御回路とを具備すること
を特徴とする半導体装置。 - 【請求項２】 それぞれｍビットのデータ線を有する第
１ないし第ｎのメモリブロックと、 それぞれｍビットの第１ないし第ｎのデータバスと、 ｉを１からｎまでのいずれかの自然数として、第ｉのバ
ッファ回路の一端は前記第ｉのメモリブロックのデータ
線に接続され、第ｉのバッファ回路の他端は前記第ｉの
データバスに接続されている第１ないし第ｎのバッファ
回路と、 ｉを１からｎ−１までのいずれかの自然数として、第ｉ
のテスト用バッファ回路の一端は前記第１のデータバス
に接続され、第ｉのテスト用バッファ回路の他端は前記
第ｉ＋１のデータバスに接続されている第１ないし第ｎ
−１のテスト用バッファ回路と、 タイミング信号が入力端子に供給され、前記第１ないし
第ｎのバッファ回路及び前記第１ないし第ｎ−１のテス
ト用バッファ回路を制御する制御回路と、 前記第１ないし第ｎのデータバスに接続されたｍ×ｎビ
ットのデータ入出力端子を有するＣＰＵ回路と、を具備
することを特徴とする半導体装置。 - 【請求項３】 前記タイミング信号を生成するタイミン
グ信号発生回路をさらに具備することを特徴とする請求
項１、２記載の半導体装置。 - 【請求項４】 前記タイミング信号は前記ＣＰＵ回路が
生成することを特徴とする請求項２記載の半導体装置。 - 【請求項５】 ｍビットの第１のデータバスにテストデ
ータを供給し、ｉを１からｎ−１までのいずれかの自然
数として、第ｉのテスト用バッファ回路の一端は前記第
１のデータバスに接続され、第ｉのテスト用バッファ回
路の他端はｍビットの第ｉ＋１のデータバスに接続され
ている第１ないし第ｎ−１のテスト用バッファ回路を導
通させ、ｉを１からｎまでのいずれかの自然数として、
第ｉのバッファ回路の一端は前記第ｉのデータバスに接
続され、第ｉのバッファ回路の他端は第ｉのメモリブロ
ックのｍビットのデータ線に接続されている第１ないし
第ｎのバッファ回路を導通させて、前記第１ないし第ｎ
のメモリブロックに同時に前記テストデータを書き込
み、 前記第１のメモリブロックから前記テストデータを読み
出すときは、前記第１のバッファ回路を導通させ、前記
第１ないし第ｎ−１のテスト用バッファ回路を導通させ
ないで、ｉを２からｎまでのいずれかの自然数として第
ｉのメモリブロックから前記テストデータを読み出すと
きは、前記第ｉのバッファ回路と前記第ｉ−１のテスト
用バッファ回路を導通させ、それ以外のテスト用バッフ
ァ回路と前記第１のバッファ回路を導通させないで、前
記第１ないし第ｎのメモリブロックから順次前記テスト
データを前記第１のデータバスを介して読み出して、テ
ストすることを特徴とする半導体装置の検査方法。 - 【請求項６】 第１のメモリブロックにテストデータを
書き込むときは、ｍビットの第１のデータバスにテスト
データを供給し、一端が前記第１のデータバスに接続さ
れ他端が前記第１のメモリブロックのｍビットのデータ
線に接続された第１のバッファ回路を導通させ、ｉを１
からｎ−１までのいずれかの自然数として、第ｉのテス
ト用バッファ回路の一端が前記第１のデータバスに接続
され、第ｉのテスト用バッファ回路の他端がｍビットの
第ｉ＋１のデータバスに接続されている第１ないし第ｎ
−１のテスト用バッファ回路を導通させないで、ｉを２
からｎまでのいずれかの自然数として第ｉのメモリブロ
ックにテストデータを書き込むときは、前記第１のデー
タバスにテストデータを供給し、前記第ｉ−１のテスト
用バッファ回路と一端が前記第ｉのデータバスに接続さ
れ他端が前記第ｉのメモリブロックのｍビットのデータ
線に接続された第ｉのバッファ回路を導通させ、それ以
外の前記テスト用バッファ回路と前記第１のバッファ回
路を導通させないで、前記第１ないし第ｎのメモリブロ
ックに順次テストデータを書き込み、 前記第１のメモリブロックから前記テストデータを読み
出すときは、前記第１のバッファ回路を導通させ、前記
第１ないし第ｎ−１のテスト用バッファ回路を導通させ
ないで、ｉを２からｎまでのいずれかの自然数として第
ｉのメモリブロックから前記テストデータを読み出すと
きは、前記第ｉのバッファ回路と前記第ｉ−１のテスト
用バッファ回路を導通させ、それ以外のテスト用バッフ
ァ回路と前記第１のバッファ回路を導通させないで、前
記第１ないし第ｎのメモリブロックから順次前記テスト
データを前記第１のデータバスを介して読み出して、テ
ストすることを特徴とする半導体装置の検査方法。 - 【請求項７】 それぞれｍビットのデータ線を有する第
１ないし第ｎのメモリブロックと、それぞれｍビットの
第１ないし第ｎのデータバスと、ｉを１からｎまでのい
ずれかの自然数として、第ｉのバッファ回路の一端は前
記第ｉのメモリブロックのデータ線に接続され、第ｉの
バッファ回路の他端は前記第ｉのデータバスに接続され
ている第１ないし第ｎのバッファ回路と、ｉを１からｎ
−１までのいずれかの自然数として、第ｉのテスト用バ
ッファ回路の一端は前記第１のデータバスに接続され、
第ｉのテスト用バッファ回路の他端は前記第ｉ＋１のデ
ータバスに接続されている第１ないし第ｎ−１のテスト
用バッファ回路と、タイミング信号が入力端子に供給さ
れ、前記第１ないし第ｎのバッファ回路及び前記第１な
いし第ｎ−１のテスト用バッファ回路を制御する制御回
路とを具備する半導体装置の前記第１のデータバスに接
続される少なくとも１つのｍビットの入出力端子と、 前記タイミング信号を生成するタイミング信号発生回路
とを具備することを特徴とする半導体装置の検査装置。
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| JP26197196A JP3313591B2 (ja) | 1996-10-02 | 1996-10-02 | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
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| TW086114305A TW359031B (en) | 1996-10-02 | 1997-10-01 | Semiconductor, semiconductor checking method and semiconductor checking device |
| KR1019970050862A KR100286491B1 (ko) | 1996-10-02 | 1997-10-02 | 반도체장치와 반도체장치의 검사방법 및 반도체장치의 검사장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26197196A JP3313591B2 (ja) | 1996-10-02 | 1996-10-02 | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
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| JP3313591B2 JP3313591B2 (ja) | 2002-08-12 |
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ID=17369211
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| JP26197196A Expired - Fee Related JP3313591B2 (ja) | 1996-10-02 | 1996-10-02 | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
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| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
| JP2009205790A (ja) * | 2008-01-30 | 2009-09-10 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
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| JP2001126470A (ja) * | 1999-10-26 | 2001-05-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
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- 1996-10-02 JP JP26197196A patent/JP3313591B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-11 US US08/927,791 patent/US5923600A/en not_active Expired - Fee Related
- 1997-10-01 TW TW086114305A patent/TW359031B/zh not_active IP Right Cessation
- 1997-10-02 KR KR1019970050862A patent/KR100286491B1/ko not_active IP Right Cessation
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| KR100286491B1 (ko) | 2001-04-16 |
| US5923600A (en) | 1999-07-13 |
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