JP2002050199A - テスト機能を有する不揮発性半導体メモリ装置 - Google Patents
テスト機能を有する不揮発性半導体メモリ装置Info
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- G11C29/26—Accessing multiple arrays
- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 チップ１つに割り当てられるピン数を最小化
することによって、１つのウェーハ内で一度にテストで
きるチップ数を最大化できるメモリ装置を提供するこ
と。 【解決手段】 本発明によるメモリ装置は、外部から入
力された信号に応じて複数のアドレス信号を発生させる
アドレスカウンタ（８０）と、アドレス信号の経路を統
制するアドレス選択回路（９０）と、メモリアレイ（１
０）とデータ入出力ピン（DQｋ）の間に連結され、所定
個数のスイッチグループ（Gk）に分けられた複数のスイ
ッチ（SWｋ）と、外部信号に応じてスイッチグループ
（Gk）の開閉を統制するスイッチ制御信号を発生させる
スイッチ制御回路（１００）とを備え、データ入出力ピ
ン（DQｋ）はスイッチグループ（Gk）数と対応するよう
に一部が使用される
することによって、１つのウェーハ内で一度にテストで
きるチップ数を最大化できるメモリ装置を提供するこ
と。 【解決手段】 本発明によるメモリ装置は、外部から入
力された信号に応じて複数のアドレス信号を発生させる
アドレスカウンタ（８０）と、アドレス信号の経路を統
制するアドレス選択回路（９０）と、メモリアレイ（１
０）とデータ入出力ピン（DQｋ）の間に連結され、所定
個数のスイッチグループ（Gk）に分けられた複数のスイ
ッチ（SWｋ）と、外部信号に応じてスイッチグループ
（Gk）の開閉を統制するスイッチ制御信号を発生させる
スイッチ制御回路（１００）とを備え、データ入出力ピ
ン（DQｋ）はスイッチグループ（Gk）数と対応するよう
に一部が使用される
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はテスト機能を有する
不揮発性半導体メモリ装置に関する。
不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】フラッシュメモリは不揮発性メモリ装置
のうち、動作速度及び集積度において優れた機能を有す
るので、実用範囲が拡大されつつある。ソース及びドレ
イン領域とフローティングゲート及びコントロールゲー
トで形成されるメモリセルに対して、フローティングゲ
ートに電子を注入するプログラム動作、フローティング
ゲートからチャンネル領域に電子をトンネリングさせる
除去動作、そして、除去及びプログラム検証動作と読出
し動作を遂行する。他のメモリ装置と同様に、フラッシ
ュメモリもメモリとしての信頼性を確認するために様々
なテスト動作がウェーハ段階とパッケージ段階で遂行さ
れる。普通、ウェーハ段階のテストでは、１つのウェー
ハに多数のフラッシュメモリチップのうち、１つのチッ
プを選択してテストを遂行する。しかし、このような方
法はメモリ装置の集積密度が上がるほど、より多いテス
ト時間が必要である。
のうち、動作速度及び集積度において優れた機能を有す
るので、実用範囲が拡大されつつある。ソース及びドレ
イン領域とフローティングゲート及びコントロールゲー
トで形成されるメモリセルに対して、フローティングゲ
ートに電子を注入するプログラム動作、フローティング
ゲートからチャンネル領域に電子をトンネリングさせる
除去動作、そして、除去及びプログラム検証動作と読出
し動作を遂行する。他のメモリ装置と同様に、フラッシ
ュメモリもメモリとしての信頼性を確認するために様々
なテスト動作がウェーハ段階とパッケージ段階で遂行さ
れる。普通、ウェーハ段階のテストでは、１つのウェー
ハに多数のフラッシュメモリチップのうち、１つのチッ
プを選択してテストを遂行する。しかし、このような方
法はメモリ装置の集積密度が上がるほど、より多いテス
ト時間が必要である。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、テスト時間を最小化できる不揮発性半導体メモリ装
置を提供することである。
は、テスト時間を最小化できる不揮発性半導体メモリ装
置を提供することである。
【０００４】本発明の他の目的は、ウェーハ段階のテス
トでより多いメモリチップをより短い時間にテストでき
る不揮発性半導体メモリ装置を提供することである。
トでより多いメモリチップをより短い時間にテストでき
る不揮発性半導体メモリ装置を提供することである。
【０００５】
【課題を解決するための手段】前述の目的を達成するた
めに、本発明はチップ１つに割り当てられるピン数を最
小化することによって、１つのウェーハ内で一度にテス
トできるチップ数を増やす。
めに、本発明はチップ１つに割り当てられるピン数を最
小化することによって、１つのウェーハ内で一度にテス
トできるチップ数を増やす。
【０００６】本発明の構成上の特徴によると、外部から
入力された信号に応じて複数のアドレス信号を発生させ
るアドレスカウンタと、アドレス信号の経路を統制する
アドレス選択回路と、メモリアレイとデータ入出力ピン
の間に連結され、所定個数のスイッチグループに分けら
れた複数のスイッチと、外部入力信号に応じてスイッチ
グループの開閉を統制するスイッチ制御信号を発生させ
るスイッチ制御回路とを備え、データ入出力ピンはスイ
ッチグループ数と対応するように一部が使用される。
入力された信号に応じて複数のアドレス信号を発生させ
るアドレスカウンタと、アドレス信号の経路を統制する
アドレス選択回路と、メモリアレイとデータ入出力ピン
の間に連結され、所定個数のスイッチグループに分けら
れた複数のスイッチと、外部入力信号に応じてスイッチ
グループの開閉を統制するスイッチ制御信号を発生させ
るスイッチ制御回路とを備え、データ入出力ピンはスイ
ッチグループ数と対応するように一部が使用される。
【０００７】又、本発明は、１つのウェーハに形成され
た多数のメモリチップにおいて、メモリチップの各々
が、電源電圧ピン及び接地電圧ピンと、所定個数の制御
ピンと、テストイネーブル信号ピン及びクロック信号ピ
ンと、複数のデータ入出力ピンのうち一部と連結され、
テストイネーブル信号とクロック信号とに応じて複数の
カウンティング信号を発生させる入出力カウンタと、カ
ウンティング信号に応じて複数のアドレス信号を発生さ
せるアドレスカウンタと、アドレス信号の経路を統制す
るアドレス選択回路と、メモリアレイとデータ入出力ピ
ンの間に連結され、所定個数のスイッチグループに分け
られた複数のスイッチと、外部入力信号に応じてスイッ
チグループの開閉を統制するスイッチ制御信号を発生さ
せるスイッチ制御回路とを備え、一部のデータ入出力ピ
ン数はスイッチグループ数に対応する。
た多数のメモリチップにおいて、メモリチップの各々
が、電源電圧ピン及び接地電圧ピンと、所定個数の制御
ピンと、テストイネーブル信号ピン及びクロック信号ピ
ンと、複数のデータ入出力ピンのうち一部と連結され、
テストイネーブル信号とクロック信号とに応じて複数の
カウンティング信号を発生させる入出力カウンタと、カ
ウンティング信号に応じて複数のアドレス信号を発生さ
せるアドレスカウンタと、アドレス信号の経路を統制す
るアドレス選択回路と、メモリアレイとデータ入出力ピ
ンの間に連結され、所定個数のスイッチグループに分け
られた複数のスイッチと、外部入力信号に応じてスイッ
チグループの開閉を統制するスイッチ制御信号を発生さ
せるスイッチ制御回路とを備え、一部のデータ入出力ピ
ン数はスイッチグループ数に対応する。
【０００８】又、本発明は、スイッチは両方向に設計さ
れるので、読出しテストは勿論書込みテストにも適用で
きる。
れるので、読出しテストは勿論書込みテストにも適用で
きる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を添付し
た図面を参照して詳細に説明する。
た図面を参照して詳細に説明する。
【００１０】本発明の実施形態に参照される図で、
“n”で始まるイネーブル信号はその信号がローレベル
の場合に活性化されることを意味する。
“n”で始まるイネーブル信号はその信号がローレベル
の場合に活性化されることを意味する。
【００１１】図１は、本発明によるフラッシュメモリ装
置のピン配列及び内部構成を示す。図１のピン表示のう
ち、黒い部分だけがテスト動作で使用され、黒くないピ
ンは使用されない。ウェーハ段階の並列テストで１つの
チップ毎に割り当てられるピン数を最小化させるため
に、図１に示されたように、アドレスピン（A0〜Ak）を
除いて、並列テストを制御するために基本的に必要な制
御ピン（nCEx,nWEx,TE,TCLK）だけを使用する。又、フ
ラッシュメモリ装置が１６ビットのデータを処理する場
合、１６個の入出力ピン（DQ0〜DQ15）のうち、一部だ
けを使用し、残りの入出力ピンは使用する入出力ピンに
併合される。即ち、電源電圧ピン（Vcc）、接地電圧ピ
ン（Vss）、チップイネーブルピン（nCEx）、コマンド
入力を制御するライトイネーブルピン（nWEx）、並列テ
ストモードを活性化させるテストイネーブルピン（T
E）、内部のカウンタ動作のためのクロックピン（TCL
K）、そして、一部の入出力ピン(DQ0〜DQ3)が使用され
る。
置のピン配列及び内部構成を示す。図１のピン表示のう
ち、黒い部分だけがテスト動作で使用され、黒くないピ
ンは使用されない。ウェーハ段階の並列テストで１つの
チップ毎に割り当てられるピン数を最小化させるため
に、図１に示されたように、アドレスピン（A0〜Ak）を
除いて、並列テストを制御するために基本的に必要な制
御ピン（nCEx,nWEx,TE,TCLK）だけを使用する。又、フ
ラッシュメモリ装置が１６ビットのデータを処理する場
合、１６個の入出力ピン（DQ0〜DQ15）のうち、一部だ
けを使用し、残りの入出力ピンは使用する入出力ピンに
併合される。即ち、電源電圧ピン（Vcc）、接地電圧ピ
ン（Vss）、チップイネーブルピン（nCEx）、コマンド
入力を制御するライトイネーブルピン（nWEx）、並列テ
ストモードを活性化させるテストイネーブルピン（T
E）、内部のカウンタ動作のためのクロックピン（TCL
K）、そして、一部の入出力ピン(DQ0〜DQ3)が使用され
る。
【００１２】ここで、使用できる入出力ピンの個数は、
一度に入出できるデータの大きさによって決定される入
出力速度と、１つのウェーハで同時に並列テストできる
チップの個数とを考慮して決定される。同時に並列テス
トできるチップの個数は１つのチップに割り当てられる
ピン数と反比例する。即ち、使用される入出力ピンの個
数が多すぎると、１つのチップに割り当てられる全体ピ
ン数が増加するので、使用できる全体ピン数が限定され
た条件では同時にテストできるチップ数が減少する。こ
れに対して、使用される入出力ピンの個数が少なすぎる
と、同時にテストできるチップ数は増加するが、データ
の入出力に所要される時間が増加し、それによって、全
体的な並列テスト時間が増加する。このようなパラメー
タを考慮する時、１６の入出力ピンのうち、使用できる
入出力ピンの個数は約４つまでが適切である。
一度に入出できるデータの大きさによって決定される入
出力速度と、１つのウェーハで同時に並列テストできる
チップの個数とを考慮して決定される。同時に並列テス
トできるチップの個数は１つのチップに割り当てられる
ピン数と反比例する。即ち、使用される入出力ピンの個
数が多すぎると、１つのチップに割り当てられる全体ピ
ン数が増加するので、使用できる全体ピン数が限定され
た条件では同時にテストできるチップ数が減少する。こ
れに対して、使用される入出力ピンの個数が少なすぎる
と、同時にテストできるチップ数は増加するが、データ
の入出力に所要される時間が増加し、それによって、全
体的な並列テスト時間が増加する。このようなパラメー
タを考慮する時、１６の入出力ピンのうち、使用できる
入出力ピンの個数は約４つまでが適切である。
【００１３】nCExとnWExとは制御信号入力バッハァ５０
に入力され、制御信号入力バッハァ５０はnCExとnWExと
に応じてアドレスバッハァ６０を制御する信号を発生さ
せる。ノーマルアドレスピン（A0〜Ak）と連結されたア
ドレスバッハァ６０はCMOSレベルに定型化されたアドレ
ス信号（A:k＋1個）をアドレス選択回路９０に印加す
る。TEとTCLKを入力する入出力カウンタ７０はカウンテ
ィング出力信号（Q1,Q2）を発生させる。カウンティン
グ出力信号数が２つであるのは、本発明の実施形態で使
用される入出力ピン数が４であり、それによって入出力
スイッチングを制御する信号が４（＝２２）個必要であ
るためである。Q1及びQ2はスイッチ制御回路１００に印
加され、Q2はアドレスカウンタ８０に印加される。アド
レスカウンタ８０はTEに応じてQ2から複数の並列テスト
用アドレス信号（B:k＋1個）を発生させる。アドレスバ
ッハァ６０から出力されたノーマルアドレス信号（A）
とアドレスカウンタ８０から出力されたテスト用アドレ
ス信号（B）はアドレス選択回路９０でTEの論理状態に
従って経路が選択されて、最終的なアドレス信号（C:k
＋1個）として発生されてローデコーダ２０及びカラム
デコーダ３０に供給される。アドレス選択回路９０から
出力されるアドレス信号（Ｃ）は、並列テストモードで
ある場合、アドレスカウンタ８０から出力されたアドレ
ス信号（Ｂ）と同一であり、ノーマルモードである場合
には、アドレスバッハァ６０から出力されたアドレス信
号（A）と同一である。
に入力され、制御信号入力バッハァ５０はnCExとnWExと
に応じてアドレスバッハァ６０を制御する信号を発生さ
せる。ノーマルアドレスピン（A0〜Ak）と連結されたア
ドレスバッハァ６０はCMOSレベルに定型化されたアドレ
ス信号（A:k＋1個）をアドレス選択回路９０に印加す
る。TEとTCLKを入力する入出力カウンタ７０はカウンテ
ィング出力信号（Q1,Q2）を発生させる。カウンティン
グ出力信号数が２つであるのは、本発明の実施形態で使
用される入出力ピン数が４であり、それによって入出力
スイッチングを制御する信号が４（＝２２）個必要であ
るためである。Q1及びQ2はスイッチ制御回路１００に印
加され、Q2はアドレスカウンタ８０に印加される。アド
レスカウンタ８０はTEに応じてQ2から複数の並列テスト
用アドレス信号（B:k＋1個）を発生させる。アドレスバ
ッハァ６０から出力されたノーマルアドレス信号（A）
とアドレスカウンタ８０から出力されたテスト用アドレ
ス信号（B）はアドレス選択回路９０でTEの論理状態に
従って経路が選択されて、最終的なアドレス信号（C:k
＋1個）として発生されてローデコーダ２０及びカラム
デコーダ３０に供給される。アドレス選択回路９０から
出力されるアドレス信号（Ｃ）は、並列テストモードで
ある場合、アドレスカウンタ８０から出力されたアドレ
ス信号（Ｂ）と同一であり、ノーマルモードである場合
には、アドレスバッハァ６０から出力されたアドレス信
号（A）と同一である。
【００１４】本並列テストに使用される入出力ピン（DQ
0〜DQ3）に連結されたデータ入出力バッハァ１１０は１
６のデータビット数と対応するスイッチ（SW0〜SW15）
と互いに両方向に連結される。又、各スイッチ（SW0〜S
W15）はセンスアンプ及びラッチ回路４０内の対応する
各センスアンプ及びラッチ回路と一対一に両方向に連結
される。使用できる入出力ピンの個数が４個であるの
で、スイッチ（SW0〜SW15）は４つのグループ（G1〜G
4）に分けられる。即ち、G1はSW0〜SW3、 G2はSW4〜SW
7、 G3はSW8〜SW11 そして、G4はSW12〜SW15に分けられ
る。各スイッチグループ（G1〜G4）は、スイッチ制御回
路１００から提供されるスイッチ制御信号（Ｚ1〜Ｚ4）
の各々に応じて、センスアンプ及びラッチ回路４０の出
力データ信号（SA0〜SA15）をデータ入出力バッハァ１
１０に伝送したり（読出しテストである場合）、データ
入出力バッハァ１１０からのデータをセンスアンプ及び
ラッチ回路４０に伝送したりする（書込みテストである
場合）。Ｚ1が活性化された場合にはG1のSW0〜SW3（又
はIO0〜IO3）がDQ0〜DQ3に連結され、Ｚ2が活性化され
た場合にはG2のSW4〜SW7（又はIO4〜IO7）がDQ0〜DQ3に
連結され、Ｚ3が活性化された場合にはG3のSW8〜SW11
（又はIO8〜IO11）がDQ0〜DQ3に連結され、Ｚ4が活性化
された場合にはG4のSW12〜SW15（又はIO12〜IO15）がDQ
0〜DQ3に連結される。
0〜DQ3）に連結されたデータ入出力バッハァ１１０は１
６のデータビット数と対応するスイッチ（SW0〜SW15）
と互いに両方向に連結される。又、各スイッチ（SW0〜S
W15）はセンスアンプ及びラッチ回路４０内の対応する
各センスアンプ及びラッチ回路と一対一に両方向に連結
される。使用できる入出力ピンの個数が４個であるの
で、スイッチ（SW0〜SW15）は４つのグループ（G1〜G
4）に分けられる。即ち、G1はSW0〜SW3、 G2はSW4〜SW
7、 G3はSW8〜SW11 そして、G4はSW12〜SW15に分けられ
る。各スイッチグループ（G1〜G4）は、スイッチ制御回
路１００から提供されるスイッチ制御信号（Ｚ1〜Ｚ4）
の各々に応じて、センスアンプ及びラッチ回路４０の出
力データ信号（SA0〜SA15）をデータ入出力バッハァ１
１０に伝送したり（読出しテストである場合）、データ
入出力バッハァ１１０からのデータをセンスアンプ及び
ラッチ回路４０に伝送したりする（書込みテストである
場合）。Ｚ1が活性化された場合にはG1のSW0〜SW3（又
はIO0〜IO3）がDQ0〜DQ3に連結され、Ｚ2が活性化され
た場合にはG2のSW4〜SW7（又はIO4〜IO7）がDQ0〜DQ3に
連結され、Ｚ3が活性化された場合にはG3のSW8〜SW11
（又はIO8〜IO11）がDQ0〜DQ3に連結され、Ｚ4が活性化
された場合にはG4のSW12〜SW15（又はIO12〜IO15）がDQ
0〜DQ3に連結される。
【００１５】図２は、図１の入出力カウンタ７０の内部
構成を示す。２つのカウンティング信号を発生させるた
めに、２つのD-フリップフロップ（DF1,DF2）を直列に
連結した構造である。テストイネーブル信号（TE）がリ
セット端子(RST)に共通に印加され、DF1の出力端子がDF
2の入力端子に接続される。各フリップフロップで入力
端子（DI）は第２出力端子（nDO）と連結される。DF1及
びDF2の第１出力端子（DO）からカウンティング信号（Q
1,Q2）が発生される。D-フリップフロップの内部構造は
図７に示されている。
構成を示す。２つのカウンティング信号を発生させるた
めに、２つのD-フリップフロップ（DF1,DF2）を直列に
連結した構造である。テストイネーブル信号（TE）がリ
セット端子(RST)に共通に印加され、DF1の出力端子がDF
2の入力端子に接続される。各フリップフロップで入力
端子（DI）は第２出力端子（nDO）と連結される。DF1及
びDF2の第１出力端子（DO）からカウンティング信号（Q
1,Q2）が発生される。D-フリップフロップの内部構造は
図７に示されている。
【００１６】図３は、Q1及びQ2を入力して、４つのスイ
ッチ制御信号（Ｚ1〜Ｚ4）を発生させるスイッチ制御回
路１００の構成を示す。TEはインバーター(INV1)を通じ
てNORゲート(NR1)の入力として印加され、NORゲート（N
R1）のもう１つの入力はANDゲート(AD1)の出力である。
NORゲート（NR1）の出力は第１スイッチ制御信号（Z1）
になる。インバーター(INV２)を通過したQ1の反転信号
（nQ1）がANDゲート(AD1)の入力として印加され、イン
バーター(INV３)と通過したQ２の反転信号（nQ２）がAN
Dゲート(AD1)のもう１つの入力として印加される。NAND
ゲート(ND1)はQ1とnQ2とを入力した後、インバーター(I
NV５)を通じて第２スイッチ制御信号（Z２）を発生させ
る。NANDゲート(ND２)はnQ１とnQ2とを入力した後、イ
ンバーター(INV６)を通じて第３スイッチ制御信号（Z
３）を発生させる。NANDゲート(ND３)はQ１とQ2とを入
力した後、インバーター(INV７)を通じて第４スイッチ
制御信号（Z４）を発生させる。図３に示されたよう
に、第１制御信号（Z１）はTEがハイレベルに活性化さ
れた時にも発生されるように設計されているので、図１
で第１グループ（G1）のスイッチ（SW0〜SW3）には他の
グループのスイッチのようにセンスアンプ及びラッチ回
路４０とデータ入出力バッハァ１１０とを直接に連結す
る経路が提供されていない。従って、並列テストモード
だけでデータ経路に利用される第２乃至第４スイッチグ
ループ（Ｇ２〜Ｇ４）とは違って、第１スイッチグルー
プ（Ｇ１）はノーマルモードでは勿論、並列テストモー
ドでのデータ経路にも利用される。
ッチ制御信号（Ｚ1〜Ｚ4）を発生させるスイッチ制御回
路１００の構成を示す。TEはインバーター(INV1)を通じ
てNORゲート(NR1)の入力として印加され、NORゲート（N
R1）のもう１つの入力はANDゲート(AD1)の出力である。
NORゲート（NR1）の出力は第１スイッチ制御信号（Z1）
になる。インバーター(INV２)を通過したQ1の反転信号
（nQ1）がANDゲート(AD1)の入力として印加され、イン
バーター(INV３)と通過したQ２の反転信号（nQ２）がAN
Dゲート(AD1)のもう１つの入力として印加される。NAND
ゲート(ND1)はQ1とnQ2とを入力した後、インバーター(I
NV５)を通じて第２スイッチ制御信号（Z２）を発生させ
る。NANDゲート(ND２)はnQ１とnQ2とを入力した後、イ
ンバーター(INV６)を通じて第３スイッチ制御信号（Z
３）を発生させる。NANDゲート(ND３)はQ１とQ2とを入
力した後、インバーター(INV７)を通じて第４スイッチ
制御信号（Z４）を発生させる。図３に示されたよう
に、第１制御信号（Z１）はTEがハイレベルに活性化さ
れた時にも発生されるように設計されているので、図１
で第１グループ（G1）のスイッチ（SW0〜SW3）には他の
グループのスイッチのようにセンスアンプ及びラッチ回
路４０とデータ入出力バッハァ１１０とを直接に連結す
る経路が提供されていない。従って、並列テストモード
だけでデータ経路に利用される第２乃至第４スイッチグ
ループ（Ｇ２〜Ｇ４）とは違って、第１スイッチグルー
プ（Ｇ１）はノーマルモードでは勿論、並列テストモー
ドでのデータ経路にも利用される。
【００１７】スイッチ（SW0〜SW15）の内部構成は同一
であり、その一例が図４に示されている。図４を参照す
ると、スイッチは読出し又は書込みテストのモードで共
用に使用できるように、両方向にデータを伝送するよう
に設計される。P型電極とN型電極を有する伝送ゲート
（TG1）はスイッチ制御信号（Ｚ1〜Ｚ4のうち、１つ）
によって制御され、一端が入力である場合、他の一端は
出力である。
であり、その一例が図４に示されている。図４を参照す
ると、スイッチは読出し又は書込みテストのモードで共
用に使用できるように、両方向にデータを伝送するよう
に設計される。P型電極とN型電極を有する伝送ゲート
（TG1）はスイッチ制御信号（Ｚ1〜Ｚ4のうち、１つ）
によって制御され、一端が入力である場合、他の一端は
出力である。
【００１８】前述のように、並列テストで使用されるピ
ン数を最小化するためにアドレスピン（A0〜Ak）を排除
したので、テストに必要なアドレス信号（B）は、図５
に示されたアドレスカウンタ８０を利用して内部的に発
生させる。図５を参照すると、アドレスカウンタは必要
なアドレス信号数（k個）に対応するD-フリップフロッ
プが直列に連結されて構成される。フリップフロップ間
の連結方式は入力カウンタ７０での連結方式を同一であ
る。
ン数を最小化するためにアドレスピン（A0〜Ak）を排除
したので、テストに必要なアドレス信号（B）は、図５
に示されたアドレスカウンタ８０を利用して内部的に発
生させる。図５を参照すると、アドレスカウンタは必要
なアドレス信号数（k個）に対応するD-フリップフロッ
プが直列に連結されて構成される。フリップフロップ間
の連結方式は入力カウンタ７０での連結方式を同一であ
る。
【００１９】一般的に、フラッシュメモリ装置のメモリ
アレイ１０はセクタ単位に分けられ、各セクタはローと
カラムとで形成される。従って、このようなメモリアレ
イの組織的な構成に対応するために、アドレスの構成は
下位ビットから上位ビットまで、カラム用、ロー用及び
セクタ用で形成される。即ち、図５のフリップフロップ
から各々発生されるアドレス信号（B0〜Bk）のうち、B0
〜Bj-1は カラムを選択するアドレス信号であり、Bj〜B
m-1及び Bm〜Bkは各々ロー及びセクタを選択するアドレ
スである。アドレス信号の１番目ビットのB0を発生させ
る１番目段のフリップフロップは入出力カウンタ７０か
ら提供されるカウンティング信号（Q2）を入力にする。
Q2はクロック信号（TCLK）の４倍になるクロックサイク
ル周期を有する。初期の入力をTCLKの４倍周期を有する
Q2にするのは、入出力データが４つのグループに分けら
れている状態で、図８に示されたように、TCLKのクロッ
ク毎に一グループのデータ（IO3〜IO0, IO7〜IO4, IO11
〜IO8, 又はIO15〜IO12）がテスト専用入出力ピン（DQ0
〜DQ3）を通じて入力されたり（書込みテストモー
ド）、出力されたりする（読出しテストモード）ことに
よって、４クロック毎にカラム-ロー-セクタの手順にア
ドレスが増加されるようにするためである。
アレイ１０はセクタ単位に分けられ、各セクタはローと
カラムとで形成される。従って、このようなメモリアレ
イの組織的な構成に対応するために、アドレスの構成は
下位ビットから上位ビットまで、カラム用、ロー用及び
セクタ用で形成される。即ち、図５のフリップフロップ
から各々発生されるアドレス信号（B0〜Bk）のうち、B0
〜Bj-1は カラムを選択するアドレス信号であり、Bj〜B
m-1及び Bm〜Bkは各々ロー及びセクタを選択するアドレ
スである。アドレス信号の１番目ビットのB0を発生させ
る１番目段のフリップフロップは入出力カウンタ７０か
ら提供されるカウンティング信号（Q2）を入力にする。
Q2はクロック信号（TCLK）の４倍になるクロックサイク
ル周期を有する。初期の入力をTCLKの４倍周期を有する
Q2にするのは、入出力データが４つのグループに分けら
れている状態で、図８に示されたように、TCLKのクロッ
ク毎に一グループのデータ（IO3〜IO0, IO7〜IO4, IO11
〜IO8, 又はIO15〜IO12）がテスト専用入出力ピン（DQ0
〜DQ3）を通じて入力されたり（書込みテストモー
ド）、出力されたりする（読出しテストモード）ことに
よって、４クロック毎にカラム-ロー-セクタの手順にア
ドレスが増加されるようにするためである。
【００２０】図６はアドレス選択回路９０である。テス
トイネーブル信号（TE）がハイレベルに活性化される場
合、伝送ゲート（TG11）はターンオンされ、伝送ゲート
(TG12)がターンオンされることによってアドレスカウン
タ８０で発生させられた並列テスト用内部アドレス信号
（B0〜Bk）がデコーダ２０，４０に伝送される。図７に
示されたD-フリップフロップの回路は、図２の入出力カ
ウンタ７０と図５のアドレスカウンタ８０とで使用され
るフリップフロップの例である。入力端子（DI）から出
力端子(DO)まで４つの伝送ゲート(TG21〜TG24)が直列に
連結され、スイッチング(CLK)によってデータ経路が開
閉される。リセット端子(RST)からリセット信号(本実施
形態ではTE)が入力されると、DOはローレベルに設定さ
れる。
トイネーブル信号（TE）がハイレベルに活性化される場
合、伝送ゲート（TG11）はターンオンされ、伝送ゲート
(TG12)がターンオンされることによってアドレスカウン
タ８０で発生させられた並列テスト用内部アドレス信号
（B0〜Bk）がデコーダ２０，４０に伝送される。図７に
示されたD-フリップフロップの回路は、図２の入出力カ
ウンタ７０と図５のアドレスカウンタ８０とで使用され
るフリップフロップの例である。入力端子（DI）から出
力端子(DO)まで４つの伝送ゲート(TG21〜TG24)が直列に
連結され、スイッチング(CLK)によってデータ経路が開
閉される。リセット端子(RST)からリセット信号(本実施
形態ではTE)が入力されると、DOはローレベルに設定さ
れる。
【００２１】以下、図８のタイミング図を参照して本発
明による並列テスト動作を説明する。本並列テスト動作
はメモリセルからデータを読出す機能をテストする場合
（読出しテスト）、又はデータをメモリセルに書込みす
る機能をテストする場合（書込みテスト）に適用され
る。２つの場合に本発明を適用することにおいて、デー
タの伝送方向を除いては前述の回路と同様に利用され
る。
明による並列テスト動作を説明する。本並列テスト動作
はメモリセルからデータを読出す機能をテストする場合
（読出しテスト）、又はデータをメモリセルに書込みす
る機能をテストする場合（書込みテスト）に適用され
る。２つの場合に本発明を適用することにおいて、デー
タの伝送方向を除いては前述の回路と同様に利用され
る。
【００２２】先ず、並列テストのためのメモリ装置の駆
動ためにチップイネーブルピン（nCEx）がローレベルに
活性化され、ノーマルモードではなくテストモードであ
るので、コマンド入力を統制するライトイネーブルピン
（nWEx）がハイレベルに非活性化される。テストモード
であるので、TEはテスト動作の間ハイレベルに活性化さ
れる。TCLKが発振することによって、Q1及びQ2を入出力
カウンタ７０から発生させ、これに応じてZ1〜Z4と B0
〜Bkとを入出力制御回路１００とアドレスカウンタ８０
とから各々発生させる。入出力制御回路のうち、Z1が、
Q1及びQ2がローレベルである場合、ハイレベルに活性化
されるに従って、第１グループ（G1）のスイッチ（SW0
〜SW3）がターンオンされ、これに対応するデータ（IO0
〜IO3）がDQ0〜DQ3と連結される。Q1がハイレベルにな
ることに応じて、Z1はローレベルに非活性化され、Z2が
ハイレベルに活性化される。Z2が統制する第２グループ
（G２）のスイッチ（SW4〜SW7）がターンオンされ、こ
れに対応するデータ（IO4〜IO7）がDQ0〜DQ3と連結され
る。続いて、Q1が再びローレベルになり、Q2がハイレベ
ルになるに従って、Z2がローレベルに非活性化され、Z3
がハイレベルに活性化される。ハイレベルのZ3に応じて
第３グループ（G３）のスイッチ（SW8〜SW11）がターン
オンされ、これに対応するデータ（IO8〜IO11）がDQ0〜
DQ3と連結される。続いて、Q2がハイレベルの状態でQ1
が再びハイレベルになると、Z3はローレベルに非活性化
され、Z4はハイレベルに活性化される。ハイレベルのZ4
に応じて第４グループ（G４）のスイッチ（SW12〜SW1
5）がターンオンされ、これに対応するデータ（IO12〜I
O15）がDQ0〜DQ3と連結される。
動ためにチップイネーブルピン（nCEx）がローレベルに
活性化され、ノーマルモードではなくテストモードであ
るので、コマンド入力を統制するライトイネーブルピン
（nWEx）がハイレベルに非活性化される。テストモード
であるので、TEはテスト動作の間ハイレベルに活性化さ
れる。TCLKが発振することによって、Q1及びQ2を入出力
カウンタ７０から発生させ、これに応じてZ1〜Z4と B0
〜Bkとを入出力制御回路１００とアドレスカウンタ８０
とから各々発生させる。入出力制御回路のうち、Z1が、
Q1及びQ2がローレベルである場合、ハイレベルに活性化
されるに従って、第１グループ（G1）のスイッチ（SW0
〜SW3）がターンオンされ、これに対応するデータ（IO0
〜IO3）がDQ0〜DQ3と連結される。Q1がハイレベルにな
ることに応じて、Z1はローレベルに非活性化され、Z2が
ハイレベルに活性化される。Z2が統制する第２グループ
（G２）のスイッチ（SW4〜SW7）がターンオンされ、こ
れに対応するデータ（IO4〜IO7）がDQ0〜DQ3と連結され
る。続いて、Q1が再びローレベルになり、Q2がハイレベ
ルになるに従って、Z2がローレベルに非活性化され、Z3
がハイレベルに活性化される。ハイレベルのZ3に応じて
第３グループ（G３）のスイッチ（SW8〜SW11）がターン
オンされ、これに対応するデータ（IO8〜IO11）がDQ0〜
DQ3と連結される。続いて、Q2がハイレベルの状態でQ1
が再びハイレベルになると、Z3はローレベルに非活性化
され、Z4はハイレベルに活性化される。ハイレベルのZ4
に応じて第４グループ（G４）のスイッチ（SW12〜SW1
5）がターンオンされ、これに対応するデータ（IO12〜I
O15）がDQ0〜DQ3と連結される。
【００２３】Z1からZ4まで順次に活性化されるのに従っ
て、対応する各データグループ（IO0〜IO3, IO4〜IO7,
IO8〜IO11 ,IO12〜IO15）が順次にDQ0〜DQ3と選択的に
連結される期間は１つのアドレスによってなされる１つ
のテストサイクルである（CYCLE1）。その次のサイクル
（例えば、CYCLE２）を遂行するためにアドレスが増加
し（例えば、“000..000”から“000..001”に）、前述
のような動作がテストサイクル毎に同一に反復される。
各アドレスに対応して１つのテストサイクルが実施され
るので、総サイクル数は２ｋ（ｋはアドレスビット数）
個になる。
て、対応する各データグループ（IO0〜IO3, IO4〜IO7,
IO8〜IO11 ,IO12〜IO15）が順次にDQ0〜DQ3と選択的に
連結される期間は１つのアドレスによってなされる１つ
のテストサイクルである（CYCLE1）。その次のサイクル
（例えば、CYCLE２）を遂行するためにアドレスが増加
し（例えば、“000..000”から“000..001”に）、前述
のような動作がテストサイクル毎に同一に反復される。
各アドレスに対応して１つのテストサイクルが実施され
るので、総サイクル数は２ｋ（ｋはアドレスビット数）
個になる。
【００２４】
【発明の効果】前述のように、本発明はウェーハ段階の
テストで１つのチップに割り当てられるピン数を、テス
ト速度を低下させない範囲で最小化させることによっ
て、効率的なテスト機能を遂行できる。
テストで１つのチップに割り当てられるピン数を、テス
ト速度を低下させない範囲で最小化させることによっ
て、効率的なテスト機能を遂行できる。
【図１】本発明によるテスト動作のために準備されたフ
ラッシュメモリ装置の構成図。
ラッシュメモリ装置の構成図。
【図２】図１の入出力カウンタの実施形態を示す回路
図。
図。
【図３】図１のスイッチ制御回路の実施形態を示す回路
図。
図。
【図４】図１のスイッチの実施形態を示す回路図。
【図５】図１のアドレスカウンタの実施形態を示す回路
図。
図。
【図６】図１のアドレス選択回路の実施形態を示す回路
図。
図。
【図７】本発明の実施形態で利用されたD-フリップフロ
ップの回路図。
ップの回路図。
【図８】本発明によるテスト動作を示すタイミング図。
５ フラッシュメモリチップ １０ メモリアレイ ２０ ローデコーダ ３０ カラムデコーダ ４０ センスアンプ及びタッチ回路 ５０ 制御信号バッハァ ６０ アドレスバッハァ ７０ 入出力カウンタ ８０ アドレスカウンタ ９０ アドレス選択回路 １００ スイッチ制御回路 １１０ データ入出力バッハァ
Claims (6)
- 【請求項１】 半導体メモリ装置において、 外部から入力された信号に応じて複数のアドレス信号を
発生させるアドレスカウンタと、 前記アドレス信号の経路を統制するアドレス選択回路
と、 メモリアレイとデータ入出力ピンの間に連結され、所定
個数のスイッチグループに分けられた複数のスイッチ
と、 前記外部入力信号に応じて前記スイッチグループの開閉
を統制するスイッチ制御信号を発生させるスイッチ制御
回路とを備え、 前記データ入出力ピンは前記スイッチグループ数と対応
するように一部が使用されることを特徴とする不揮発性
半導体メモリ装置。 - 【請求項２】 前記スイッチは両方向にデータを伝送す
るように設計されることを特徴とする請求項１に記載の
不揮発性半導体メモリ装置。 - 【請求項３】 前記半導体メモリ装置が不揮発性である
ことを特徴とする請求項１に記載の不揮発性半導体メモ
リ装置。 - 【請求項４】 １つのウェーハに形成された多数のメモ
リチップにおいて、前記メモリチップ各々が、 電源電圧ピン及び接地電圧ピンと、 所定個数の制御信号ピンと、 テストイネーブル信号ピン及びクロック信号ピンと、 複数のデータ入出力ピンのうち一部と連結され、 前記テストイネーブル信号と前記クロック信号とに応じ
て複数のカウンティング信号を発生させる入出力カウン
タと、 前記カウンティング信号に応じて複数のアドレス信号を
発生させるアドレスカウンタと、 前記アドレス信号の経路を統制するアドレス選択回路
と、 メモリアレイとデータ入出力ピンの間に連結され、所定
個数のスイッチグループに分けられた複数のスイッチ
と、 前記外部信号に応じて前記スイッチグループの開閉を統
制するスイッチ制御信号を発生させるスイッチ制御信号
とを備え、 前記一部のデータ入出力ピン数は前記スイッチグループ
数と対応することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項５】 前記スイッチは両方向にデータを伝送す
るように設計されることを特徴とする請求項４に記載の
不揮発性半導体メモリ装置。 - 【請求項６】 前記メモリチップが不揮発性であること
を特徴とする請求項４に記載の不揮発性半導体メモリ装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000P-40215 | 2000-07-13 | ||
| KR1020000040215A KR100347069B1 (ko) | 2000-07-13 | 2000-07-13 | 테스트기능을 가진 불휘발성 반도체메모리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002050199A true JP2002050199A (ja) | 2002-02-15 |
Family
ID=19677827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001141935A Pending JP2002050199A (ja) | 2000-07-13 | 2001-05-11 | テスト機能を有する不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6452847B2 (ja) |
| JP (1) | JP2002050199A (ja) |
| KR (1) | KR100347069B1 (ja) |
| TW (1) | TW495976B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442696B1 (ko) * | 2001-12-19 | 2004-08-02 | 삼성전자주식회사 | 반도체 메모리 소자의 병렬 테스트 시스템 |
| US6901027B2 (en) * | 2002-04-30 | 2005-05-31 | Sony Corporation | Apparatus for processing data, memory bank used therefor, semiconductor device, and method for reading out pixel data |
| KR100500442B1 (ko) * | 2002-11-07 | 2005-07-12 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 테스트 방법 |
| KR100587233B1 (ko) * | 2004-06-14 | 2006-06-08 | 삼성전자주식회사 | 반도체 메모리소자의 번인테스트 방법 |
| DE602004032455D1 (de) * | 2004-12-15 | 2011-06-09 | St Microelectronics Srl | Ein nichtflüchtiger Speicher mit Unterstützung von hochparallelem Test auf Waferebene |
| JP2008299925A (ja) * | 2007-05-30 | 2008-12-11 | Elpida Memory Inc | 半導体メモリ |
| KR20130134609A (ko) * | 2012-05-31 | 2013-12-10 | 에스케이하이닉스 주식회사 | 패드를 통해 전류를 인가하고 측정할 수 있는 반도체 장치 |
| KR101962907B1 (ko) * | 2012-06-28 | 2019-03-28 | 에스케이하이닉스 주식회사 | 집적회로 칩 및 메모리 장치 |
| EP3011415B1 (en) * | 2013-06-19 | 2018-12-05 | Nokia Technologies Oy | Electronic-scribed input |
| KR102505721B1 (ko) * | 2016-03-25 | 2023-03-06 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 위한 특성 측정 회로 |
| US10237509B1 (en) * | 2016-08-05 | 2019-03-19 | Apple Inc. | Systems with keyboards and head-mounted displays |
| CN110892483B (zh) * | 2019-10-17 | 2021-01-29 | 长江存储科技有限责任公司 | 采用有限数量的测试引脚测试存储器件的方法以及利用该方法的存储器件 |
| CN111929562B (zh) * | 2020-07-03 | 2023-06-23 | 上海美仁半导体有限公司 | 芯片测试系统、测试方法、芯片的测试响应方法和芯片 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130300A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Testing circuit for read-only memory |
| JPH04205900A (ja) * | 1990-11-29 | 1992-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717712B2 (ja) * | 1989-08-18 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置 |
| KR100245411B1 (ko) * | 1997-12-20 | 2000-02-15 | 윤종용 | 반도체 장치의 병렬 테스트 회로 |
-
2000
- 2000-07-13 KR KR1020000040215A patent/KR100347069B1/ko active IP Right Grant
-
2001
- 2001-05-04 TW TW090110696A patent/TW495976B/zh not_active IP Right Cessation
- 2001-05-11 JP JP2001141935A patent/JP2002050199A/ja active Pending
- 2001-05-14 US US09/855,275 patent/US6452847B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130300A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Testing circuit for read-only memory |
| JPH04205900A (ja) * | 1990-11-29 | 1992-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH10106290A (ja) * | 1996-10-02 | 1998-04-24 | Toshiba Corp | 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW495976B (en) | 2002-07-21 |
| KR20020006792A (ko) | 2002-01-26 |
| US20020006066A1 (en) | 2002-01-17 |
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| US6452847B2 (en) | 2002-09-17 |
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