JPH07509800A - 非破壊的にランダムにアドレス可能なメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 非破壊的にランダムにアドレス可能なメモリシステムクロスレファレンス 本発明は、参考として取り上げる「構成可能なロジックアレー（ＣＯＮＦ　ＩＧ ［ＩＲＡＢＬＥＬＯＧＩＣＡＲＲＡＹ）Ｊ　と題するガーベリック、スザーラン ド、ポプリ、アルトリ、スミス、ビケット、ハウリー、チェン、モニ、チン、カ マロタ及びファーチクの発明者により１９９１年８月２９日に出願された米国特 許出願第７５２／２８２号に関連している。

発明の分野 本発明は一般にプログラム可能で且つ再構成可能なロジックデバイスに係り、よ り詳細には、このロジックデバイスを構成しプログラミングするためのメモリシ ステムに係る。

発明の背景 図１は、典型的な構成可能なロジックアレーを示す図である。この構成可能なロ ジックアレーは、同一セル１１の規則的なアレー１０と、外部Ｉ１０信号４０を このアレーｌＯに接続する１１０手段２０と、外部構成信号５０をアレー１０に 接続してアレーを再構成したり及び／又はその現在の構成を確認したりするプロ グラミング手段３０とを備えている。

図２は、構成可能なロジックアレーにおける典型的なセルを示している。各セル １１は、構成可能なロジックエレメント（ＯＬＥ）１５を備え、これは、最低限 、２人力ナンドゲートのような簡単なロジックゲートと、プログラミング手段３ ０からの構成信号５０に応答して他のセルのＣＬＥへのセル間接続１２を制御す るための手段とを有している。このような構成可能なロジ・ンクアレーデノくイ スは、例えば、「電子的に制御されるマイクロエレクトロニソクセルラーロジ・ ツクアレー（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｍｉｃｒ ｏｅｌｅｃｔｒｏｎｉｃ　Ｃｅ１ｌｕｌａｒ　Ｌｏｇｉｃ　Ａｒ窒≠凵jｊ と題する米国特許第３，４７３，１６０号：及び［集積回路の！＜・ノチ式製造 構成（Ｂａｔｃｈ　Ｆａｂｒｉｃａｔｉｏｎ　Ａｒｒａｎｇｅｍｅｎｔ　ｆｏｒ 　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ）　Ｊと題する米国■ 許第３，５３１，６６２号に開示されており、これらは参考としてここに取り上 げる。

又、１９６７年４月のジャーナル・オブ・ジ・アソシエーション・フォア・コン ピユーテイング・マシナリ、第１４巻、第２号、第２０３−２４１ページに掲載 されたロバートＣミニツク著のｒマイクロセルの研究調査（Ａ　５ｕｒｖｅｙ　 ｏｆ　Ｍｉｃｒ。

ｃｅｌｌｕｌａｒ　Ｒｅ５ｅｒｃｈ）　Ｊと題する論文は、１９６７年以前の構 成可能なロジックアレーデバイスの広範囲な調査を示すもので、これも、参考と してここに取り上げる。構成可能なロジックアレーの更に最新の例は、「プログ ラマブルアレー（Ｐｒ。

ｇｒａＩｒｌ！１ａｂｌｅ　Ａｒｒａｙｓ）　Ｊと題する米国特許第４，０２０ ，４６９号；　「構成可能なロジックアレーの特殊な相互接続（Ｓｐｅｃｉａｌ 　Ｉｎｔｅｒｃｏｎｎｅｃｔ　ｆｏｒ　Ｃｏｎｆｉｇｕｒａｂｌｅ　ＬｏｇｉＣ Ａｒｒａｙ）　」と題する米国特許第４．６４２，４８１号；及び［プロクラマ フルロジックセル及びアレー（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｃｅ１ ｌ　ａｎｄ　Ａｒｒａｙ）　Ｊと題する米国特許第４．９１８，４４０号に見る ことができ、これらも全て参考としてここに取り上げる。

図２に示すように、構成可能なロジックアレーの各セル１１は、一般に、構成可 能なロジックエレメント１５と、制御記憶部１６とを備えている。制御記憶部１ ６は、複数の制御記憶エレメント（各々１ビツトを記憶する）を備え、ＣＬＥ１ ５の論理構成を制御する複数の構成制御信号１７をＣＬＥ１５に与える。この構 成制御信号１７は、例えば、ＣＬＥ１５の種々のロジックゲート間の接続、ＣＬ Ｅ１５の種々のロジックゲートへの入力、及びＣＬＥ１５のロジックゲートとセ ル間接続端子１２との間の接続を決定することができる。アレーｌＯにおける種 々の制御記憶部１６の集合構成は、１１０手段２０へ及び該手段から接続される Ｉ１０信号４０に対するアレー１０の全体的な特性を決定する。

制御記憶部１６の制御記憶エレメントの状態は、プログラミング手段３０から接 続される構成信号５０によって決定される。構成可能なロジックアレーを集積回 路で実施する場合には、ピンの数が制限されるという問題に直面することは不可 避である。１１０手段２０に対し最大数のピンを割り当てることが重要であるの で、集積回路の構成可能なロジックアレーは、通常、プログラミング手段３０に は、できるだけ少数のピンしか割り当てない。プログラミング手段３０を実施す るために非常に多数のピンを必要とせずに構成可能なロジックアレーＩＯ全体に わたり構成信号５０を分配するための広く使用されている方法は、図３に示すよ うに、種々の制御記憶部１６を１つの長いシフトレジスタへと接続することを含 む。

図３に示す方法は、前記の米国特許第３，５３１，６６２号に開示されたものと 同様である。図３において、各制御記憶部１６は、シフトレジスタの１つの段を 形成する。シフトレジスタの段（制御記憶部１６）は、プログラミング接続部５ ０を経て直列に接続され、アレー内の全ての制御記憶部１６を接続する１つの長 いシフトレジスタを形成する。従って、プログラミング手段３０は、１つ程度の ピンと、もちろん、あるグローバルなシステムクロックとを用いて、全アレーに アクセスしそしてプログラムすることができる。この構成の主たる特徴は、プロ グラミング手段３０を実施するのに必要なピン数が非常に僅かであり、そしてお そらくもっと重要なこととして、アレーのサイズと共にピン数が増加しないこと である。しかしながら、その欠点は、長いシフトレジスタを経て構成信号を分配 するのに、相当量の時間を必要とし、その間にアレーが一般的に動作しないこと である。更に、図３の方法を用いてアレーを構成するのに必要な時間は、アレー におけるセル１１の数と共に直線的に増加する。前記した米国特許第４，０２０ ．４６９号は、図３のプログラミング方法の変型を提供するもので、この場合に 、各セル１１の制御記憶部１６は、４つの最も近い隣接セルのいずれかの制御記 憶部にソフトレジスタ式に直列に接続することができる。これは、シフトレジス タがアレー内の欠陥セルの「まわりを辿ることがｊできるようにする。

構成可能なロジックアレーについて益々重要になってきている１つの機能は、動 的な再プログラミング能力である。これは、プログラミング手段３０がセル１１ のサブセントを、他のセル１１の動作を妨げることなく再プログラミングできる ようにし、１１０手段２０によって与えられるＩ１０信号４０を連続的に動作処 理できるものである。動的な再プログラミング機能を用いる実際の用途は、例え ば、自律的な自己テスト及び適応フィルタ動作を含む。自己テストの用途におい ては、アレー内のセルの一部分を、他のセルの欠陥をテストするようにプログラ ムされた状態マシンとして構成することができる。適応フィルタの用途では、遅 延経路の長さ及び／又は係数の値を、フィルタのデータ経路の全動作を最小限に 妨げるだけて、動的に変更する必要性がしばしば生じる。

図４は、「シャドーレジスタ」を使用することにより動的な再プログラミング性 を与える１つの方法を示している。図４において、各制御記憶部１６は、シフト レジスタセル２１と、シャドーレジスタセル２２とを備えている。種々のシフト レジスタセル２１は、図３の場合と同様に、プログラミング接続部５０を経て直 列に接続されて、単一の長いシフトレジスタを形成する。しかしながら、これに 対し、シフトレジスタセル２１は、構成制御信号１７をＣＬＥ１５に直接与えな い。そうではなくて、シャドーレジスタセル２２がシフトレジスタセル２１から の構成制御情報をラッチし、そして構成制御信号１７をＣＬＥ１５に与える。

シャドーレジスタセル２２は、グローバルなシステムクロックに応答してそれら の新たな状態を同時にラッチする。従って、シャドーレジスタセル２２は、構成 信号がシフトレジスタセル２１へ直列に送られてアレー全体に分配される間に、 構成制御信号の破壊を防止する。プログラミングプロセスが完了すると、グロー バルなシステムクロックは、全てのシャドーレジスタセルに、アレーの新たな構 成状態を同時にラッチするように信号し、その後、アレー１０の変更された構成 が、１１０手段２０により与えられるＩ１０信号４０の処理に反映される。

このシャドーレジスタ方法は、アレーｌＯが１１０手段２０からの信号４０を連 続的に動作及び処理すると同時に、プログラミング手段３０からの新たな構成を ロードできるようにするが、プログラミング情報をアレー全体に分配するのに相 当量の時間を必要とする。これは、例えば、変化する状態に応答して遅延経路及 び／又は係数を僅かに変更しなければならない適応システムにおいて重大な欠点 となる。更に、シャドーレジスタ方法を使用する場合に、プログラミングされな いセルであっても、全てのセルの構成を保持するのにバックアップ記憶部を必要 とする。

従って、他の制御記憶エレメントにより与えられる構成制御信号を著しく破壊す ることなく制御記憶エレメントのサブセットを迅速に再プログラミングできるよ うな制御記憶装置及びこのような装置をプログラミングする方法が現在必要とさ れている。又、池の制御記憶エレメントの状態を知る必要なく（例えば、バック アップ記憶なしに）制御記憶エレメントのサブセットを再プログラミングするた めの装置及び方法も必要とされている。

発明の要旨 本発明は、動的に再プログラミングできる構成可能なロジックアレー及びこれを プログラミングする方法に係る。本発明は、複数の制御記憶エレメントを含む改 良された制御記憶部であって、他の制御記憶エレメントにより与えられる構成制 御信号を実質的に破壊することなく制御記憶エレメントのサブセットを動的に再 プログラミングすることができる改良された制御記憶部を備えている。更に、再 プログラミングされる制御記憶エレメントのこのサブセットは、他の制御記憶エ レメントを通る間接的な直列伝播によるのではなく、プログラミング手段への直 接的な接続を介してその構成を受け取るように直接アドレスされる。

直接的なアドレスによる再プログラミング方法は、再プログラミングの待ち時間 を実質的に短縮する。即ち、図１を参照すれば、プログラミング手段３０がアレ ーｌＯ内のセル１１のサブセットを再構成するために外部プログラミング接続部 ５０を経て一連の構成信号を開始する時間と、セル１１の新たな構成がＩ１０手 段２０に対する外部Ｉ１０接続部４０を経てアレーの動作に反映される時間との 間の待ち時間である。構成可能なロジックアレーを再プログラミングするための 公知の方法は、典型的に、アレー内のセルの数と共に直線的に増加するような再 プログラミング待ち時間を示す。本発明においては、アレー内のセルの小さなサ ブセットの再プログラミングに関連した待ち時間は、アレー内のセルの全数とほ ぼは独立した状態に保たれる。従って、本発明は、非常に多数のセルで構成され るＶＬＳ　Ｉアレーに対して著しい効果を与える。

本発明の別の効果は、構成可能なロジックアレー内のセルのサブセットを、他の セルの構成を知ることなく、動的に再プログラミングできることである。既に述 べたシャドーレジスタ方法のような公知の方法は、典型的に、たとえエレメント の小さなサブセットがそれらの構成を変えるだけであっても、全ての制御記憶エ レメントの完全な構成をシフトレジスタにロードすることを必要とする。これは 、次いて、アレー内の全てのセルの構成を維持するためにバックアップ記憶部を 必要とすることになる。このバンクアップ記憶部のサイズは、プログラミング待 ち時間と同様に、アレー内のセルの数と共に直線的に増大する。従って、本発明 は、ＶＬＳＩシステムにおいて実質的なハードウェア節約を果たし、動的な再プ ログラミング性を与えるように使用することができる。

本発明の更に別の効果は、いずれのセルにより与えられる構成制御信号も破壊す ることなく、ランダムに選択されたいかなるセルの構成も確認できる能力を与え ることである。このような構成情報は、直接的なアドレッシングによって得られ るので、それに関連した待ち時間は小さく、アレー内のセルの全数とほぼ独立本 発明のこれら及び他の特徴並びに効果は、添付図面を参照した以下の説明より明 らかとなろう。

図１は、典型的な公知の構成可能なロジックアレーを示す図である。

図２は、図１に示すような公知の構成可能なロジックアレーにおける典型的なセ ルの実施例を示す図である。

図３は、図１に示すような構成可能なロジックアレーにおけるセルへ構成信号を 分配するためのシフトレジスタ方法のような公知方法の一例を示す図である。

図４は、シャドーレジスタを使用することにより動的な再プログラミング性を与 える公知の方法を示す図である。

図５は、複数の制御記憶エレメントと、これを動的にプログラミング及び再プロ グラミングする手段とを備えた構成可能なロジックアレーの制御記憶区分を示す 図である。

図６は、図５に示すような構成可能なロジックアレーの制御記憶区分に使用され る本発明による制御記憶エレメントの第１実施例を示す図である。

図７は、図９ａに示すような構成可能なロジックアレーの制御記憶区分に使用さ れる本発明による制御記憶エレメントの第２実施例を示す図である。

図８は、図７に示す形式の制御記憶エレメントのアレーに組み合わせて使用され る列デコード回路を示す図である。

図９は、図５に示す構成可能なロジックアレーの制御記憶区分を変更したもので あって、列デコードワードラインと、個別の読み取り及び書き込みワードライン とを含む変更を示す図である。

図９ａは、図５に示す構成可能なロジックアレーの制御記憶区分を変更したもの てあって、個別の読み取り及び書き込みワードラインとを含む変更を示す図であ る。

図１Ｏは、図９に示すような構成可能なロジックアレーの制御記憶区分に使用さ れる本発明による制御記憶エレメントの第３実施例を示す図である。

図１１は、図５に示す構成可能なロジックアレーの制御記憶区分を変更したもの であって、列デコードワードラインを含む変更を示す図である。

図１２は、本発明による独特のデコードを使用しそして図１１に示す構成可能な ロジックアレーの制御記憶区分に使用される制御記憶エレメントの第４実施例を 示す図である。

好ましい実施例の詳細な説明 図５．９ａ及び１１は、構成可能なロジックアレーの制御記憶区分の全体的な編 成及び本発明によりこれをプログラミングする手段を示している。図５．９．９ ａ及び＋１において、アレー１０の制御記憶区分は、規則的な二次元アレーに配 列された複数の制御記憶エレメント１６を備えている。各制御記憶エレメントは 、特定のセル１１（図２に既に示されたような）に関連すると仮定され、制御記 憶エレメント１６は、構成制御信号１７をセルの構成可能なロジックニレメン１ −１５（ＣＬＥ）へ与え、該ロジックエレメントは、例えば、ＣＬＥ１５の論理 機能及び／又は他のセル１１への接続１２を制御する。図示明瞭化のために、図 ５．９．９ａ及び１１に示された各制御記憶エレメント１６は、単一のビ・ソト を備え、そして２つの構成制御信号、即ち制御記憶エレメント１６の状態を反映 する非反転構成制御信号１７ａと、制御記憶エレメント１６の状態の論理的な逆 数を反映する反転構成制御信号１７ｂとを与える。図５ないし１２に示された単 一ビットの制御記憶エレメントは、当業者により多ビツト制御記憶エレメントを 形成するように容易に拡張できることを理解されたい。更に、図２に制御記憶エ レメント１６がセル１１の境界内に存在するものとして示されているのは、単な る説明上のものに過ぎず、何らこれに限定するものではない。一般に、制御記憶 エレメント１６は、構成可能なロジックエレメント１５又は図示されてしＸなｔ １１他のエレメント、例えば、バス相互接続エレメント、クロ・ツク制御エレメ ント、１ノセツト制御エレメント又はＩ１０エレメントの機能を制御する構成制 御信号１７を発生するために特定のセル１１に作動的に関連される必要があるに 過ぎない。

図５は、本発明によるアレーｌＯの制御記憶区分の全体的な構成と、本発明によ りアレー１０に対して構成信号を通信するためのプログラミング手段３０とを示 している。アレー１０は、規則的な２次元アレーに配列された複数の単一ビット 制御記憶エレメント１６を備えている。各制御記憶エレメント１６は、非反転構 成制御信号１７ａと、反転構成制御信号１７ｂとを発生する。各制御記憶エレメ ント１６に対し、ビットライン端子１８及びワードライン端子１９に受信及び／ 又は発生される信号は、プログラミング手段３０と通信するのに使用される。

プログラミング手段３０は、行デコード手段６０と、列デコード手段７０と、デ ータライン７６とを備えている。プログラミング手段３０は、データライン７Ｇ と、制御記憶エレメント１６の１つとの間に直接アドレス接続を確立して、制御 記憶エレメント１６をデータライン７６を経て送られる信号に基づいて構成する か、或いは制御記憶エレメント１６の現在の構成をデータライン７６にダウンロ ードするのに使用される。行デコード手段６０は、複数のワードライン６５を備 えている。各ワードライン６５は、特定の行における全ての制御記憶エレメント １６のワードライン端子１９を行デコード手段６０へ接続する。行デコード手段 ６０は、典型的に、いかなる所与の時間にもワードライン６５の１つのみに信号 をアサートする。

列デコード手段７０も、同様に、複数のビットライン７５を備えている。各ビッ トライン７５は、所与の列における各制御記憶エレメント１６のビ・ノドライン 端子【８を列デコード手段７０に接続する。列デコード手段７０は、とりわけ、 １つのビットライン７５とデータライン７６との間に電気的接続を確立するのに 使用される。

図６．７．１０及び１２は、制御記憶エレメントの異なる実施例を各々示してお り、制御記憶エレメントの状態は、他の制御記憶エレメントにより再構成可能な ロジックへ与えられる構成制御信号を破壊することなく再プログラム（書き込み ）することができると共に、読み取られているセルを含むいかなるセルＩこよっ て与えられる構成制御信号も破壊することなくその構成を確認（読み取り）する よう問い合わせすることができる。

従来、図５における制御記憶エレメント１６は、例えば、双安定ラッチ及びスイ ッチで構成される。行デコード手段６０によりワードライン６５の１つにアサー トされた信号は、スイッチを作動し、特定の行における全ての双安定ラッチをビ ットライン端子１８を経てそれらの各々のビットライン７５に接続する。列デコ ード手段７０は、ビットライン７５の１つをデータライン７６に接続し、アクテ ィブなワードライン６５とビットライン７５との交点によって識別された特定の セルにおいてデータライン７６を経て読み取り又は書き込み動作を行えるように する。

又、列デコード手段７０は、種々のビットライン７５をプリチャージすることも 必要とされる。このプリチャージ動作は、行デコード手段６０がワードライン６ ５の１つに信号をアサートして、その特定のワードライン６５に関連した制御記 憶エレメント１６をそれら各ビットライン７５に接続させる時間までに、種々の ビットライン７５の各々に特定の電圧を確立するのに使用される。このプリチャ ージ動作は、選択されないビットライン（即ち、列デコード手段７０によって書 き込みも読み取りもされない列におけるライン）のキャパシタンスに関連した電 荷が、種々の選択されない制御記憶エレメントの状態を不所望に変更しないよう に防止する。

従来のプリチャージ技術は、双安定ラッチの状態が偶発的に変更されないよう確 保するのには充分であるが、ラッチ出力に与えられた構成制御信号（例えば、１ ７ａ及び１７ｂ）の破壊を防止するには充分でない。これらの構成制御信号はパ ストランジスタスイッチのゲートを駆動するのにしばしば用いられそしてこれら のスイッチは直列にカスケード構成にされ、この場合に、スイッチのゲートにお ける安定論理レベルの維持が特に重要であるから、種々の構成可能なロジックエ レメントの動作を妨げないようにするために必要な構成制御信号の裕度は、認め られる論理レベルを単に維持するよりも実質的に多くの制約を伴う。又、構成制 御信号は、論理ゲートの入力端子を駆動するのにも使用され、この場合に、構成 制御信号が実質的に破壊すると、論理ゲートの性能が不所望に低下することにな る。従って、構成制御信号の実質的破壊という概念は、破壊が、構成制御信号に よって制御される構成可能なロジックエレメントの性能に有害な機能的又はタイ ミング関連の副次的作用を生じ得るように、大きさの破壊を指すものでなければ ならない。

図６．７．１０及び１２に示された制御記憶エレメントの実施例は、各々異なる 構造を用いて、非破壊（ｎｏｎ−ｄｉｓｒｕｐｔｅｄ）の構成制御信号を与える という目標を実現するものである。その各々は、サイズ、速度、特定の製造技術 との両立性、及び設計裕度に関して特定の効果を有する。これらの実施例は、０ ＭＯ３実施に必要なトランジスタ数を減少する順序で説明する。即ち、図６の制 御記憶エレメント８０は９個のトランジスタを必要とし、図７の制御記憶エレメ ント９０は８個のトランジスタを必要とし、図１０の制御記憶エレメントｌＯＯ は７個のトランジスタを必要とし、そして図１２の制御記憶エレメント１２０は ６個のトランジスタを必要とする。

図６は、図５に示された形式の制御記憶部１０に使用するための制御記憶エレメ ント８０を示している。この制御記憶エレメント８０は、制御信号バッファ８２ を使用することにより非反転構成制御信号１７ａ及び反転構成制御信号１７ｂの 破壊を回避する。制御記憶エレメント８０は、セルの状態を記憶ノード８Ｂに維 持するための双安定ラッチ８１と、記憶ノードをビットライン７５に接続するた めのスイッチ８３と、構成制御信号をバッファするための制御信号バッファ８２ とを備えている。双安定ラッチ８１は、背中合わせのフィードバック構成に接続 された第１インバータ８４及び第２インバータ８５を備えていて、２つの安定な 論理状態を与える。それらは、論理ｒ１．＋に対応する記憶ノード８８の高電圧 状態と、論理「０」に対応する記憶ノード８８の低電圧状態である。

読み取り動作中に、スイッチ８３は、ワードライン端子１９にアサートされた信 号に応答して記憶ノード８８をビットライン端子１８に接続する。列デコード手 段７０は、次いで、選択されたビットライン７５をデータライン７６に接続する 。書き込み動作中に、スイッチ８３は、ワードライン端子１９に与えられた信号 に応答して同様に作動され、ビットライン端子１８を記憶ノード８８に接続する 。列デコード手段７０は、選択された記憶ノード８８の状態を所望の状態へと駆 動するに充分な信号をデータライン７６から選択されたビットライン７５へ与え る。制御記憶エレメント８０を適切に動作するには、選択されないビットライン ７５をプリチャージすることが一般的に必要であり、従って、選択されたエレメ ントと同じ行にある他の制御記憶エレメント１６は、記憶ノード８８の状態に偶 発的な変化を受けないことになる。

従来の静的なメモリセルと同様に、双安定ラッチ８１の内部ノード８８及び８８ ａにおける電圧レベルは、列デコード手段７０によりプリチャージするにも係わ らず、実質的に破壊することがある。このプリチャージは、単にこれらノードの 論理値が偶発的に変化しないよう確保するものである。非破壊の構成制御信号１ ７ａ及び１７ｂを与えるために、双安定ラッチ８１のノード８８ａと制御信号出 力端子１７ａ及び１７ｂとの間に制御信号バッファ８２が配置される。この制御 信号バッファ８２は、第１反転バッファ８６及び第２反転バッファ８７を備えて いる。これらバッファ８６及び８７は、それらの利得が非常に高いことによりノ ード８８ａの信号の破壊を効果的に分離し、安定な非破壊の構成制御信号１７ａ 及び１７ｂを与える。構成制御信号１７ａ及び１７ｂの安定度についての裕度が 特に重要な場合には、第１の反転バッファにヒステリシスが付加され、ノード８ ８ａにおける破壊を、端子１７ａ及び１７ｂに与えられる構成制御信号から更に 分離する。

図７は、図９ａに示された形式の制御記憶部ｌＯに有用な制御記憶エレメント９ ０の第２実施例を示しており、これは、本発明により非破壊の読み取り及び書き 込み動作を与えることができるものである。この制御記憶エレメント９０は、双 安定ラッチ９１と、書き込みスイッチ９２と、読み取りスイッチ９３と、読み取 りバッファ９４とを備えている。制御記憶エレメント９０は、非反転構成制御信 号を端子１７ａにそして反転構成制御信号を端子１７ｂに与え、そして読み取り ワードライン端子１９ａ、書き込みワードライン端子１９ｂ及びビットライン端 子１８を経てプログラミング手段３０と通信する。各制御記憶エレメント９０に 対し、行デコード手段６０からの単一ワードライン６５ａは、各読み取りワード ライン端子１９ａに接続され、そして行デコード手段６０からの異なるワードラ イン６５ｂは、単一の行におけるセルの各書き込みワードライン端子１９ｂに接 続される。列デコード手段７０からの１ビツトライン７５は、単一の列にある全 ての制御記憶エレメント９０に対するビットライン端子１Ｂを接続する。

制御記憶エレメント９０を用いて非破壊書き込みを達成するために、列デコード 手段７０は、図８に示すような読み取り一変更−書き込み列デコーダ１００を備 えている。制御記憶エレメント９０の非破壊読み取り動作は、列デコード手段７ ０に特殊な機能を必要としない。従って、制御記憶エレメント９０の動作の説明 は、読み取り動作から始める。

読み取り動作の間に、行デコード手段６０は、読み取られるべき制御記憶エレメ ントを含む行において制御記憶エレメント９０の読み取りワードライン端子１９ ａを接続する読み取りワードライン６５ａ（図９ａ）に信号をアサートする。

他の全てのワードライン６５ａ及び６５ｂは、非アサートに保たれる。読み取り ワードライン１９ａの信号は、読み取りスイッチ９３を導通状態にする。制御記 憶エレメント９０の状態は、記憶ノード９７（構成制御信号１７ａを与える）に 保持される。この状態は、双安定ラッチ９１の第２のインバータ９６で始まって 読み取りバッファ９４及びその後の読み取りスイッチ９３に続きそしてビットラ イン端子１８で終わる信号経路を経て、ビットライン端子１８に与えられる。読 み取りバッファ９４は双安定ラッチ９１から読み取りスイッチ９３への単一方向 の信号の流れのみを許し、そして書き込みスイッチ９２は読み取り動作中非導通 状態に保たれるので、ビットライン端子１８においてキャパシタンスに関連した 電荷が、読み取り動作中に端子１７ａ及び１７ｂに与えられる構成制御信号を破 壊することはない。更に、制御記憶エレメント９０は、ビットライン７５を読み 取り動作に対してプリチャージすることを必要としない。ビットライン７５に読 み取られた値は、読み取りバッファ１０５ａにバッファされ、そしてデコーダセ ル１０８ａの読み取りスイッチ１０６ａをイネーブルすることによりデータライ ン７６に与えられる（全て図８に示され、以下に述べる）。

制御記憶エレメント９０の非破壊書き込みは、図８に示す読み取り一変更−書き 込み列デコーダ１００を用いて実行され、書き込まれている同じ行の他の制御記 憶エレメント９０の状態を一時的に維持する。読み取り一変更−書き込み列デコ ーダ１００は、各ビットライン７５に対して１つづつの複数のデコーダセルを備 えている（２つ１０８ａ及び１０８ｂが示されている）。書き込み動作中に、デ コーダセルは、関連ビットラインが、書き込まれているセルのラインであるか又 は他の列におけるセルのラインであるかに基づいて、２つの考えられる機能の１ つを実行する。

図８を参照すれば、ビットライン７５ａは、書き込まれている制御記憶エレメン ト９０を含む列に接続すると仮定する。ビットライン７５ｂ、及び全ての残りの デコーダセル（図示せず）に関連したビットラインは、書き込まれている制御記 憶エレメント９０を含まない列に接続する。特定の制御記憶エレメント９ｏの非 破壊書き込みは、次のような３段階の読み取り一変更−書き込みサイクルを微行 デコード手段６０は、書き込まれるべき制御記憶エレメント９ｏの行に対応する 読み取りワードライン端子１９ａに接続するワードライン６５ａに信号をアサー トする。それに応答して、その行の全ての制御記憶エレメントは、それらの現在 状態を、ビットライン７５ａ及び７５ｂに接続されたビットライン端子１８に与 える。読み取り一変更−書き込みデコーダ１０８ａ及び１０８ｂは、ビットライ ン７５ａ及び７５ｂの値を、各々、レジスタ１０４ａ及び１０４ｂにラッチする 。

２、変更段階 読み取りワードライン端子１９ａに既にアサートされた信号は終了し、これによ り、制御記憶エレメント９０をビットライン７５ａ及び７５ｂから切断する。

書き込まれるべき制御記憶エレメントの列に対応する読み取り一変更−書き込み デコーダ１０８ａは、書き込み選択ＭＵＸ］０１ａの出力にデータライン７６を 与えるように構成される。書き込みスイッチ１０３ａは導通状態にセットされ、 書き込みバッファ１０２ａが書き込み選択ＭＵＸ１０１ａからの出力でビットラ イン７５ａを駆動できるようにする。これは、データライン７６の論理値をビッ トライン７５ａにアサートする。読み取り一変更−書き込み列デコーダ１０８ｂ と、書き込まれるべき制御記憶エレメントを含まない列に対応するこのような他 の全てのデコーダは、レジスタ１０４ｂに既にラッチされた値を書き込み選択Ｍ ｕｘｉｏｉｂの出力へ与えるように構成される。書き込みスイッチ１０３ｂは、 導通状態にセットされて、書き込みバッファ１０２ｂがレジスタ１０４ｂに記憶 された論理値でビットライン７５ｂを駆動できるようにする。従って、変更段階 の終わりに、ビットライン７５ａは、データライン７６の論理値に対応する信号 によって駆動さ札一方、ビットライン７５ｂ及びこのような他のビットラインは 、手前の読み取り段階からラッチされた論理値に対応する信号によって駆動され る。

３、書き込み段階 ビットライン７５ａ及び７５ｂの状態が変更段階の後に定められたように保たれ る間に、行デコード手段６０は、書き込まれるべき制御記憶エレメントを含む行 において書き込みワードライン端子１９ｂに接続するワードライン６５ｂに信号 をアサートする。この信号は、対応する制御記憶エレメント９ｏの書き込みスイ ッチ９２を導通状態にさせる。従って、書き込まれるべき制御記憶エレメント９ ０の記憶ノード９７は、ビットライン７５ａにより、データライン７６の論理値 に対応する状態に駆動される。他の制御記憶エレメントにおける記憶ノード９７ の値は、はぼ非破壊状態に保たれる。というのは、ビットライン端子１８を経て 入力される論理値は、このような記憶ノード９７に現在記憶されているものと同 じに保たれるからである。従って、このようなセル（書き込まれていない）の端 子１７ａ及び１７ｂに与えられた構成制御信号は、実質的に非破壊状態に保たれ る。書き込み段階は、書き込みワードライン端子１９ｂの信号を終了させ、これ により、ビットライン７５ａから記憶された新たな値をラッチすることにより終 わりとなる。

制御記憶エレメント９０をＣＭＯＳで実施する場合は、エレメント当たり８個の トランジスタを必要とする。読み取り一変更−書き込み列デコーダ１００を実施 するにはある程度の余計なハードウェアも必要とされるが、前記した９トランジ スタエレメント８０とは異なり、ビットライン７５のプリチャージ動作は不要で ある。又、読み取り一変更−書き込みサイクルの読み取り、変更及び／又は書き 込み段階をオーバーラツプし又は「パイプライン」構成にすることも効果的であ る。このような技術は、公知である。

図９は、図５に示した制御記憶部の変型を示している。１つの変型は、個別の読 み取り及び書き込みワードライン（各々６５ａ及び６５ｂ）を含ませることに関 連し、これらは、図９ａにも存在し、そして前記したように、例えば、制御記憶 エレメント９０の個別の読み取り及び書き込みワードライン端子（各々１９ａ及 び１９ｂ）を駆動するために必要とされる。更に重要な相違は、列デコードワー ドライン６５ｃの追加であり、これは、以下に述べるように、特定のデコード動 作の使用を容易にする。

図９に示す形式の制御記憶部に有用な図１０に示す制御記憶エレメント１１０は 、独特のデコード動作を使用することにより端子１７ａ及び１７ｂに非破壊の構 成制御信号を与え、そしてＣＭＯ３実施の場合にエレメント当たり７個のトラン ジスタを必要とする。独特のデコード動作は、読み取り又は書き込みされている もの以外の全てのセルの記憶ノードとビットラインとの間に電気的な分離を維持 してこのようなセルにおける破壊源を排除するために各エレメントに付加的なデ コード回路を追加することを伴う。制御記憶エレメント１１０のアレーにおいて は、読み取りワードライン６５ａ（図９）は、行デコード手段６０を各行のセル の読み取りワードライン端子１９ａに接続し、一方、書き込みワードライン６５ ｂ（図９）は、行デコード手段６０を行の各エレメントの書き込みワードライン 端子１９ｂに接続する。同様に、１ビツトライン７５は、列デコード手段７０を 所与の列の各制御記憶エレメントのビットライン端子１８に接続し、そして列デ コードワードライン６５ｃ（図９）は、列デコード手段７０を列の各エレメント の列デコード端子１９ｃに接続する。

制御記憶エレメント１１０は、双安定ラッチ１１１と、読み取りスイッチ１１２ と、書き込みスイッチ１１３と、列デコードスイッチ１１４とを備えている。

双安定ラッチ１１１は、フィードバック構成で配列された第１インバータ１１５ 及び第２インバータ１１６を備え、制御記憶エレメント１１０の状態を記憶ノー ド１１７に維持する。双安定ラッチ１１１は、非反転構成制御信号を端子１７ａ に与えそして反転構成制御信号を端子１７ｂに与える。スイッチ１１２．１１３ 及び１１４は、読み取りスイッチ１１２及び列デコードスイッチ１１４の両方が 導通ずるか又は書き込みスイッチ１１３及び列デコードスイッチ１１４の両方が 導通ずるときに、ビットライン端子１８と記憶ノード１１７との間に導通路を与 えるように構成される。

書き込み動作中に、行デコード手段６０は、書き込まれるべき制御記憶エレメン トの書き込みワードライン端子１９ｂに接続する書き込みワードライン６５ｂに 信号をアサートする。列デコード手段７０は、書き込まれるべきセルの列デコー ド端子１９ｃに接続する列デコードワードライン６５ｃに信号を同時にアサート する。その結果、書き込まれている同じ行にある全ての制御記憶エレメント１１ Ｏの書き込みスイッチ１１３が導通状態になり、一方、書き込まれている同じ列 にある全ての制御記憶エレメント１１０の列デコードスイッチ１１４も導通状態 になる。しかしながら、書き込まれるべき特定の制御記憶エレメント１１０のみ に対し、書き込みスイッチ１１３及び列デコードスイッチ１１４の両方が導通し 、それにより、ビットライン端子１８と記憶ノード１１７との間に電気導通路を 確立する。又、列デコード手段７０は、データライン７６と、書き込まれるべき 制御記憶エレメント１１０のビットライン端子１８に接続するビットライン７５ との間に接続を与え、ビットライン端子１８にデータライン７６からの論理値を アサートする。書き込まれるべき制御記憶エレメントにおいて、書き込みスイッ チ１１３及び列デコードスイッチ１１４は、ビットライン端子１８にアサートさ れた信号に基づいて記憶ノード１１７の状態を変更できるに充分な低いインピー ダンスをもつ電気導通路を与える。書き込み動作中にビットライン端子１８と記 憶ノード１１７との間にこのような電気導通路を形成する制御記憶エレメント１ １０は他にないので、このような他の全てのセルは、端子１７ａ及び１７ｂに与 えられた構成制御信号の実質的な破壊を回避する。

制御記憶エレメント１１０の読み取り動作は、前記の書き込み動作と同様である 。その相違は、行デコード手段６０が、書き込みワードライン端子１９ｂではな くて、読み取られるべき制御記憶エレメント１１０の読み取りワードライン端子 １９ａに接続する読み取りワードライン６５ａに信号をアサートすることである 。又、列デコード手段７０は、読み取られるべきエレメントに接続する列デコー ドワードライン６５ｃに信号をアサートする。列デコード手段７０は、書き込ま れるべきセルのビットライン端子１８に接続するビットライン７５を駆動するの ではなく、読み取られるべきセルのビットライン端子１８に接続するビットライ ン７５と、データライン７６との間に接続を与え、これにより、ビットライン端 子１８にアサートされた信号がデータライン７６の論理値を駆動できるようにす る。従って、制御記憶エレメント１１０の状態は、列デコードスイッチ１１４と 、読み取りスイッチ１１２と、ビットライン７５と、列デコード手段７０とによ って与えられる接続を介して読み取られる。読み取りスイッチ１１２のインピー ダンスは、非破壊読み取り動作を確保するように充分高く保たれる。書き込み動 作の場合と同様に、単一の制御記憶エレメントのみの独特のデコード動作は、制 御記憶エレメント１１０の読み取り動作中に、他の制御記憶エレメントにより与 えられる構成制御信号がいずれも実質的に破壊されないよう確保する。

読み取られているセルにより与えられる構成制御信号の実質的な破壊は、比較的 高い抵抗を与える読み取りスイッチ１１２を便利に選択することにより回避する ことができる。従って、読み取りスイッチ１１２と書き込みスイッチ１１３との 相違は、読み取りスイッチ１１２が導通状態において実質的に高い抵抗を維持す ることである。読み取り動作中に、第２のインバータ１１６の出力抵抗よりも実 質的に大きな抵抗をビットライン端子１８と記憶ノード１１７との間に維持する 読み取りスイッチ１１２を選択することにより、ビットライン７５の電荷により 生じる記憶ノード１１７の電圧の破壊を減少することができる。

図１１は、構成可能な論理アレーの制御記憶区分を示す図である。図９と同様に 、図１１は、列デコードワードライン６５ｃを含んでいる。図９とは異なり、図 １１は、個別の読み取り及び書き込みワードラインを含まず、これらを単一のワ ードライン６５に合体している。

図１２は、図１１に示された制御記憶部に使用するための制御記憶エレメント１ ２０の第４の実施例を示しており、これは、本発明による非破壊構成制御信号を 与えることができる。制御記憶エレメント１２０は、双安定ラッチ１２１と、行 デコードスイッチ１２２と、列デコードスイッチ１２３とを備えている。双安定 ラッチ１２１は、フィードバック構成で接続された第１インバータ１２４及び第 ２インバータ１２５を備え、制御記憶エレメント１２０の状態を記憶ノード１２ ６に保持する。又、双安定ラッチ１２１は、非反転構成制御信号を端子１７ａに 与えると共に、反転構成制御信号を端子１７ｂに与える。

既に述べた制御記憶エレメント１１０と同様に、行デコードスイッチ１２２と列 デコードスイッチ１２３は、読み取り又は書き込みされる制御記憶エレメントの みが記憶ノード１２６とビットライン端子１８との間に導通電気路を維持するよ うな独特のデコード動作を確立するように共働する。従って、読み取り又は書き 込みされている以外の制御記憶エレメントによって与えられる端子１７ａ及び１ ７ｂの構成制御信号は、読み取り又は書き込み動作中に破壊されない。

制御記憶エレメント１２０と１１０との相違は、制御記憶エレメント１２０が読 み取り及び書き込みの両方の動作に対して同じ電気的経路を記憶ノード１２６と ビットライン端子１８との間に使用することである。これは、読み取りスイッチ １１２を実施するのに１つのトランジスタを必要とすることを排除する。制御記 憶エレメント１２０を０ＭＯ８で実施する場合に、エレメント当たり６個のトラ ンジスタしか必要としない。しかしながら、制御記憶エレメント１２０は、読み 取りされるセルのビットライン端子１８に接続されるビットライン７５を列デコ ード手段７０がプリチャージして、そのセルにより与えられる構成制御信号の破 壊を最小限にすると共に、読み取り動作中にビットライン７５の電荷によって記 憶ノード１２６の状態が変化しないよう確保することを必要とする。

図６．７．１０及び１２に示された制御記憶エレメントの実施例は、本発明によ り非破壊読み取り及び／又は書き込み動作を与えることのできるエレメントの例 を単に表すものに過ぎない。当業者であれば、とりわけ、回路技術、アレーの構 造、制御記憶エレメントと構成可能なロジックエレメントとの間の関連方法、外 部Ｉ１０手段、又は外部プログラミング手段を変更することにより、本発明の多 数の別の実施例を導出できることが明らかであろう。従って、本発明の範囲は特 許請求の範囲のみによって限定されるものとする。

１２＼： □ Ｏ 寸 ○ ＦＩＧ、　５ ＦＩＧ、６ 読取り　書込み □ ＦＩＧ、　７ 読取り　書込み

Claims (18)

【特許請求の範囲】
1. １．少なくとも１つの記憶ノードを各々有する複数の記憶エレメントを備え、こ れらの記憶エレメントは少なくとも２つの状態へプログラムすることができ、各 記憶エレメントは、上記記憶ノードの状態に基づく信号を発生する手段も備えて おり、そして 上記記憶ノードの状態をプログラミングする手段を更に備え、このプログラミン グ手段は、上記記憶ノードのサブセットのプログラミングを容易にするために上 記記憶ノードのサブセットを直接アドレスする手段であって、他の上記記憶ノー ドの状態に基づく信号を実質的に破壊することなくこれを行う手段を構えたこと を特徴とする非破壊メモリシステム。
2. ２．各記憶エレメントは、双安定ラッチを備えている請求項１に記載のメモリシ ステム。
3. ３．上記記憶エレメントは規則的な２次元アレーに配列され、各記憶エレメント にはアレーの特定の行及び列が関連される請求項１に記載のメモリシステム。
4. ４．上記プログラミング手段は、 特定行の記憶エレメントに電気信号を選択的に接続するための行プログラミング 手段と、 特定列の記憶エレメントに電気信号を選択的に接続するための列プログラミング 手段とを備えた請求項３に記載のメモリシステム。
5. ５．上記行又は列プログラミング手段の少なくとも１つは、再プログラミング動 作中に上記サブセットの直接アドレスされた記憶ノードの幾つかの状態を一時的 に記憶する手段を備えている請求項４に記載のメモリシステム。
6. ６．少なくとも２つの構成状態を有する複数の構成可能なロジックエレメントと 、 上記構成可能なロジックエレメントの構成状態を選択するために上記構成可能な ロジックエレメントに構成制御信号を与える複数の制御記憶エレメントと、上記 制御記憶エレメントをプログラミングするためのプログラミング手段であって、 上記制御記憶エレメントのサブセットを直接プログラミングすることができ、し かも、他の上記制御記憶エレメントにより与えられる構成制御信号を実質的に破 壊することのないプログラミング手段とを備えたことを特徴とする構成可能なロ ジックアレー。
7. ７．上記制御記憶エレメントは２次元アレーに配列され、各エレメントがそのア レーの特定の行及び列に関連された請求項６に記載の構成可能なロジックアレー 。
8. ８．上記プログラミング手段は、 上記２次元アレーの単一行における制御記憶エレメントに各々接続された複数の ワードラインを含む行デコード手段と、上記２次元アレーの単一列における制御 記憶エレメントに各々接続された複数のビットラインを含む列デコード手段とを 備えた請求項７に記載の構成可能なロジックアレー。
9. ９．各々の制御記憶エレメントは、 ２つの状態を有する双安定ラッチと、 上記双安定ラッチから入力を受け取りそして構成制御信号を構成可能なロジック エレメントに与える制御信号バッファと、上記ワードラインの１つからの信号に 応答して、上記双安定ラッチを上記ビットラインの１つに接続するためのスイッ チとを備えた請求項８に記載の構成可能なロジックアレー。
10. １０．各々の制御記憶エレメントは、 ２つの状態を有し、構成制御信号を与える双安定ラッチと、上記ワードラインの １つに応答して、上記双安定ラッチを上記ビットラインの１つに接続するための 書き込みスイッチと、上記ワードラインの１つに応答して、上記双安定ラッチを 上記ビットラインの上記１つに接続するための読み取りスイッチと、上記読み取 りスイッチを通して接続された上記ビットラインの上記１つからの信号が上記双 安定ラッチの状態を実質的に破壊するのを防止するために上記双安定ラッチと上 記読み取りスイッチとの間に配置された読み取りバッファとを備えた請求項８に 記載の構成可能なロジックアレー。
11. １１．上記列デコード手段は、 上記ビットラインの上記１つをデータラインに接続する手段と、他の上記ビット ラインの信号を一時的に記憶し維持する手段とを備えた請求項１０に記載の構成 可能なロジックアレー。
12. １２．上記列デコード手段は、更に、複数の列デコードワードラインを備え、こ れらの列デコードワードラインは、列デコード手段と上記２次元アレーの単一の 列にある制御記憶エレメントとの間を接続する請求項８に記載の構成可能なロジ ックアレー。
13. １３．各々の制御記憶エレメントは、 ２つの状態を有し、構成制御信号を与える双安定ラッチと、列デコードワードラ インから与えられる信号に応答して第１端子と第２端子との間の導通を制御する 列デコードスイッチであって、上記第１端子が上記双安定ラッチに接続されてい るような列デコードスイッチと、ワードラインから与えられる信号に応答して上 記第２端子と上記ビットラインの１つとの間の導通を制御する書き込みスイッチ と、上記ワードラインの１つから与えられる信号に応答して上記第２端子と上記 ビットラインの上記１つとの間の導通を制御する読み取りスイッチとを備え、上 記読み取りスイッチが導通しているときの上記第２端子と上記ビットラインの上 記１つとの間の抵抗は、上記書き込みスイッチが導通しているときの上記第２端 子と上記ビットラインの上記１つとの間の抵抗より高い請求項１２に記載の構成 可能なロジックアレー。
14. １４．各々の制御記憶エレメントは、 ２つの状態を有し、構成制御信号を与える双安定ラッチと、上記列デコードワー ドラインの１つにより与えられる信号に応答して第１端子と第２端子との間の導 通を制御する列デコードスイッチであって、上記第１端子が上記双安定ラッチに 接続されているような列デコードスイッチと、上記ワードラインの１つによって 与えられる信号に応答して上記第２端子と上記ビットラインの１つとの間の導通 を制御する行デコードスイッチとを備えている請求項１２に記載の構成可能なロ ジックアレー。
15. １５．構成可能なロジックアレーをプログラミング及び再プログラミングする方 法において、 プログラミング手段と複数の制御記憶エレメントのサブセットとの間に電気的な 接続を確立し、そして 上記プログラミング手段から上記電気的接続を経て上記制御記憶エレメントの上 記サブセットへプログラミング信号をアサートし、上記複数の制御記憶エレメン トの他のものにより与えられる構成制御信号を実質的に破壊することなく上記制 御記憶エレメントの上記サブセットの状態を再プログラミングする、という段階 を備えたことを特徴とする方法。
16. １６．上記プログラミング手段と上記制御記憶エレメントの上記サブセットとの 間の上記電気接続は、独特のデコードによって確立される請求項１５に記載の構 成可能なロジックアレーをプログラミング及び再プログラミングする方法。
17. １７．請求項１５に記載の方法によってプログラミング及び再プログラミングさ れた構成可能なロジックアレー。
18. １８．請求項１６に記載の方法によってプログラミング及び再プログラミングさ れた構成可能なロジックアレー。