JPH11243334A - 積算項として構成可能なランダムアクセスメモリを備えるプログラマブルロジックアレイ装置 - Google Patents

積算項として構成可能なランダムアクセスメモリを備えるプログラマブルロジックアレイ装置

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JPH11243334A
JPH11243334A JP10092511A JP9251198A JPH11243334A JP H11243334 A JPH11243334 A JP H11243334A JP 10092511 A JP10092511 A JP 10092511A JP 9251198 A JP9251198 A JP 9251198A JP H11243334 A JPH11243334 A JP H11243334A
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logic device
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JP10092511A
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Francis B Heile
ビー ハイル フランシス
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Altera Corp
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Abstract

(57)【要約】 【課題】 多数の入力を有するロジック機能をより容易
に実行することができる検索テーブル型プログラマブル
ロジック装置を提供する。 【解決手段】 検索テーブルに基づいたプログラマブル
ロジック装置に、ランダムアクセスメモリ（“ＲＡ
Ｍ”）または積算項（Ｐターム）ロジックを実行するた
めのもののいずれかとして動作し得るメモリ回路を設け
る。メモリ内の個々の列は、メモリ内にデータを書き込
むため、あるいはＲＡＭモードにおいてはメモリからの
データを読み込むためにそれぞれ分離してアドレスする
ことができる。他方、メモリからのＰタームを読み込む
ためにメモリの複数の列を同時にアドレスすることがで
きる。本発明のメモリ回路は、特に検索テーブル型プロ
グラマブルロジック装置への付加に適しており、これは
メモリ回路のＰターム容量が広範なファンインロジック
機能の実行を有効に達成するからであり、これはさもな
ければ複数の検索テーブルの組み合わせを必要とするも
のである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、埋め込み型ランダム
アクセスメモリ配列を有するプログラマブルロジックア
レイに関し、このランダムアクセスメモリは必要に応じ
てプログラム可能な積算項型要素として形成することが
できる。より具体的には、本発明は、ロジックを実行す
るための検索テーブルと大規模なブロックのランダムア
クセスメモリからなり、このランダムアクセスメモリは
ユーザによりデータ蓄積と追加的な検索テーブルロジッ
クに使用され、あるいはランダムアクセスメモリからな
る大規模なブロックをプログラム可能な積算項型ロジッ
ク要素として構成することもできる。
【０００２】
【従来の技術】既知のこの種のプログラマブルロジック
装置は、プログラム可能なＡＮＤゲートの配列を含み、
このＡＮＤゲートは特に複数の出力を生成し、この出力
はそれぞれ複数の入力のＡＮＤ演算によって算出され
る。これらのＡＮＤゲートアレイ出力は、ＡＮＤ機能の
論理表示が掛算に相当するため、一般に“積算項”と呼
ばれている。一般に、これらの複数の積算項または“Ｐ
ターム”は、積算和出力を生成するためＯＲゲートによ
って結合される（ＯＲ機能は加算と同等になる）。
【０００３】別の形式のプログラマブルロジック装置
は、多数の比較的小さな検索テーブルを使用して実施さ
れ、この検索テーブルの入力はプログラマブルロジック
装置の入力か、または装置内の他の検索テーブルの出力
となる。
【０００４】近年開発されたプログラマブルロジック構
造においては、検索テーブル型プログラマブルロジック
のブロックの中にユーザが設定することができる比較的
大きなランダムアクセスメモリ（ＲＡＭ）のブロックが
形成されている。この種の構造の一つが、クリフ等によ
る米国特許第５６８９１９５号に記載されており、この
文献はここにおいて参照として全般的に組み入れてい
る。このユーザが設定可能なメモリブロックは一般的に
装置のメモリ目的で使用するか、あるいは追加的な比較
的大きい検索テーブルとして使用することができる。
【０００５】検索テーブル型のロジックは、手ごろな大
きさのブロックの回路内において実行されるロジック機
能の入力数の点に関して、Ｐターム型ロジックに比べて
難点を有する。例えば、前述したクリフ等の特許におい
ては、多数の４入力検索テーブルといくつかの比較的大
きなブロックのユーザ設定可能なＲＡＭからなる装置が
示されており、このＲＡＭブロックは８ないし１１入力
の検索テーブルとして機能することができる。この装置
において１１入力以上のロジック機能を実行するには市
販の検索テーブルユニットの組み合わせを使用する必要
がある。より大きなユーザＲＡＭブロックを備え、充分
に大きな数の入力（例えば、２０、３０、またはより多
数の入力）を有する検索テーブルとして動作するよう設
計変更することは実用的ではなく、これはこのようなＲ
ＡＭブロックが極めて大きなサイズとなるからである。
しかしながら、２０、３０、またはより多数の入力を有
するＰターム型ロジックアレイは過度に大きなものでは
なく、したがって多数の入力として機能する出力をより
容易に提供することができる。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、多数の入力を有するロジック機能をより容易に
実行することができる検索テーブル型プログラマブルロ
ジック装置を提供することである。
【０００７】本発明の別の目的は、ユーザ設定可能な比
較的大きいＲＡＭのブロックを備え、このユーザ設定可
能なＲＡＭ内において必要に応じて選択的にＰターム型
ロジックを使用するロジック機能を実行することができ
る検索テーブル型プログラマブルロジック装置を提供す
ることである。
【０００８】
【課題を解決するための手段】本発明のこれらまたはそ
の他の目的は、本発明の原理にしたがって、検索テーブ
ル型ロジックと、選択的にＰターム型ロジックの実行に
使用できる比較的大きいユーザ設定可能なＲＡＭブロッ
クとを備えるプログラマブルロジック装置を提供するこ
とによって達成される。ＲＡＭブロック内にデータを記
憶するか、またはＲＡＭブロックを通常メモリ（追加的
な検索テーブルを含む）として使用するために、ブロッ
クの異なった列を異なった基礎に基づいた時間において
アドレスする回路を設ける。他方、ＲＡＭブロックをＰ
ターム型ロジックの実行に使用するため、ブロックの複
数の列を平行してアドレスするための回路を設ける。Ｒ
ＡＭブロック内のメモリ位置の各行に対して、平行して
アドレスされた列の内容が論理的にＡＮＤ演算され、そ
れによってこれらの列の内容のＰターム出力が生成され
る。ＲＡＭブロックをＰタームモードで使用する際に、
異なった行出力の論理的ＯＲ演算を選択的に使用しこれ
によって積算和出力信号を生成するための回路を設け
る。
【０００９】本発明の他の特徴および種々の利点は、添
付図面ならびに以下の好適な実施例の記述によって明ら
かにされよう。
【００１０】
【実施例】図１には、本発明にしたがって構成された説
明的なランダムアクセスメモリモジュール１０が示され
ている。ＲＡＭモジュール１０は、前述したクリフ等の
特許のような構造を有するプログラマブルロジックデバ
イス、あるいは埋め込み型ＲＡＭブロックまたはモジュ
ールを有する他のいずれかのタイプの装置内の埋め込み
型アレイブロックとすることができる。図２には、複数
のＲＡＭブロック１０がプログラマブルロジック装置２
０のロジックブロック２１内にどのように埋め込まれて
いるかを示している。各ロジックブロック２１はいくつ
かのロジックモジュール２２からなり、それらはそれぞ
れ４入力検索テーブルを含む。装置２０の追加的な構造
（相互接続コンダクタネットワーク２３を含む）は、前
述したクリフ等の特許に詳細に記載されている。本発明
に係る植込み型ＲＡＭブロック１０を含む別のプログラ
マブルロジックデバイスの実施例が図６に示されてお
り、後に詳細に記述する。
【００１１】ＲＡＭモジュール１０の心臓部にはＲＡＭ
アレイ１１がある。図１に示されている説明的なＲＡＭ
モジュール１０は、一つの１６ビット書き込みポート
（データ入力バスコンダクタ１２）および一つの１６ビ
ット読み込みポート（コンダクタ１１０）を有する。図
１に示されているように、ＲＡＭアレイ１１は６４×３
２で配列された２キロビットのアレイである。ＲＡＭア
レイ１１は、データ入力バス１２を介して同時に１６ビ
ットのデータを入力することにより書き込みができ、こ
れは行復号、データ選択および制御ロジック１３に伝送
される。行制御ロジック１３は、ＡｄｄｒＷライン１４
上の書き込みアドレスデータビット１０ないし６を使用
してライン１２上のデータがアレイ１１のどの行に該当
するかを復号および選択する。３２本の行選択ライン１
５および３２本のデータライン１６が行選択ロジック１
３からアレイ１１に接続されている。ライン１２上のデ
ータがどの行に該当するかを示す追加的なアドレスデー
タビット５ないし０がＡｄｄｒＷライン１７に入力さ
れ、デコーダ１８およびアドレスマルチプレクサ１９に
よって復号される。書き込み可能化入力１００が高位で
ある際、アドレスマルチプレクサ１９は書き込み可能化
ライン１０１の一つを介してアレイ１１に復号されたア
ドレスデータを伝送する。言い換えれば、ＲＡＭアレイ
１１に書き込みデータが発せられた際、要素１８および
１９は、ＡｄｄｒＷビット５ないし０によってアドレス
されたＲＡＭアレイの６４個の列の一つに対する書き込
み可能化入力１０１を選択する。
【００１２】図３に示されているように、所与のＲＡＭ
セル３０に対して、対応する行選択ライン３１５ならび
に列書き込み選択ライン３０１の両方がともに高位であ
る際、該当するデータ入力ライン３１６上のデータがそ
れぞれ電界効果トランジスタ３４、３５を介して記憶要
素３１（一般的に閉ループ内に結合された強インバータ
３２および弱インバータ３３からなる）に結合される。
【００１３】読み込みモードにおいて、モジュール１０
が通常ＲＡＭとして使用される際、ＡｄｄｒＲライン１
７１上において列アドレスデータビット５ないし０が提
供され、ＡｄｄｒＲライン１０２上において行アドレス
データビット１０ないし６が提供される。ライン１０２
上の行アドレスデータは出力制御モジュール１０３のデ
ータ出力選択ロジックを制御し、導線１１０を介してデ
ータを出力するＲＡＭアレイ１１の行を選択する。ライ
ン１７１上で入力される列アドレスデータは、アドレス
デコーダ１８ならびにアドレスマルチプレクサ１９によ
って復号される。読み込み可能化入力１０４が高位であ
る際、アドレスマルチプレクサ１９はアドレスされた６
４本の読み込みアドレスライン１０５の一つにおいて、
復号されたアドレスデータをアレイ１１に伝送する。プ
ログラム可能なＰタームモード機能可能化制御要素
（“ＦＣＥ”）１０６からの適正な信号によってＰター
ムモードが使用不可にされることを仮定すると、ライン
１０５上の復号されたアドレスデータはＰタームアドレ
スマルチプレクサ１０７によって変更されることなくラ
イン２０５ならびにアレイ１１に伝送され、読み込みを
行うアレイの一つの列を選択する。
【００１４】図示されているように、特定のセルが選択
された場合、該当する列読み込みライン３０５が高位に
なるため、電界効果トランジスタ３６はメモリ要素３１
をデータ出力ライン３０４に接続し、これはこのライン
がロジック１０３によって選択された場合に読み取るこ
とができる。列読み込みライン３０５によってトランジ
スタ３６がターンオンされた際、要素３１が論理“１”
を記憶していれば、トランジスタ３７はデータ出力ライ
ン３０４を接地方向に引き下げられ、プルアップ３０６
によって高位に保持される。ＲＡＭモジュール１０が通
常メモリとして使用される際においても、ライン３０４
の出力の読み込みには検出アンプが必要とされることが
あり、したがって出力制御ロジック１０３は検出アンプ
を備えることが好適であり、これは全ての出力ライン３
０４に対して同様であり得る。
【００１５】モジュール１０をＰタームモードで使用す
る際（ＦＣＥ１０６を適切にプログラムすることによ
り）、読み込みのみが影響を受ける。Ｐタームモードに
おいて、Ｐタームアドレスマルチプレクサ１０７はアド
レスライン２０５をアドレスライン１０５から切断して
代わりにライン１１５上の６４個のＰターム入力に接続
し、これはアドレス入力１４，１０２，１７１およびデ
ータ入力１２の３２個の正および補足信号をなすもので
ある。入力１２，１４は、通常読み込みモードでは使用
されないため、Ｐターム入力として使用することができ
る。このＰタームモードに対する入力信号の特定の選択
は任意のものであり、以下に記述するように、３２個の
Ｐタームモード入力の一部または全てに対して他のいず
れかの信号を代わりに使用することができる。したがっ
て、ライン２０５は複数の列を同時に選択し、各出力ラ
イン３０４は６４個の外部への正および補足信号のＰタ
ームとなり、この出力ラインと結合された行内において
多様なメモリセルが論理“１”にプログラムされる。特
に、ライン３０４は、このライン上のいずれかのセル３
０が論理“１”にプログラムされ結合された列読み込み
ライン３０５上の論理“１”によって選択された場合、
低位に下げられる。再び、各ライン３０４の出力が制御
ロジック１０３内の検出アンプによって読み込まれる。
制御ロジック１０３はさらに一つまたは複数のＯＲゲー
トを備えることができ、積算和を得るために、それらに
はライン３０４上の二つまたはそれ以上のＰタームがそ
れぞれ接続される。ロジック１０３は、登録された出力
を選択的に提供するために、フリップフロップまたは他
のレジスタ要素を備えることができる。ロジック１０３
の代表的な部分の説明的実施例を図４に詳細に示し、以
下に記述する。
【００１６】図４において、コンダクタ３０４ｎおよび
３０４ｍは、図３のコンダクタ３０４の代表的な二つの
例に相当する。ＡＮＤゲート４０２ｎおよび４０２ｍは
図３の複数のトランジスタ３６の各コンダクタ３０４へ
の接続によって実行されるＡＮＤ機能を示している。要
素４０４，４０６，４１０，４２０，４３０および４７
０により、またはこれらの補助によって、積算和ロジッ
クに必要なＯＲ機能が実行される。コンダクタ３０４か
らプログラマブルロジックコネクタ（“ＰＬＣ”）４５
０への別のルート４４０は、ＲＡＭモジュール１０がＰ
タームロジックではなくむしろ通常ＲＡＭとして動作し
ている際に使用される。したがって、ブロック４４０に
よって示される回路は前述したクリフ等の特許に示され
ているように構成することができる。積算和ロジックを
実行するために使用する際、図４に示された回路はロジ
ックマクロセル回路として想定することができ、時々そ
のように呼称する。
【００１７】ＰＬＣ４０６ａはＦＣＥ−Ｒ１によってプ
ログラムすることができ、ＰＬＣ４７０の入力の一つに
ＶＣＣ（論理１）またはＰターム３０４ｎのいずれか一
方を付加する。ＰＬＣ４０６ｂはＦＣＥ−Ｒ１によって
プログラムすることができ、ＯＲゲート４１０の入力の
一つにＰターム３０４ｎまたはＶＳＳ（論理０）のいず
れか一方を付加する。ＰＬＣ４０６ｃはＦＣＥ−Ｒ２に
よってプログラム可能であり、ＯＲゲート４１０の第二
の入力にＰターム３０４ｍまたはＰターム３０４ｍの論
理逆数（インバータ４０４によって生成される）のいず
れかを付加する。ＯＲゲート４１０への第三の入力は、
近接する積算和ロジック（図示されていないが図４に示
されたＰターム３０４ロジックと類似である）からのカ
スケード接続４０８ｉｎである。特に、各マクロセルの
カスケード入力４０８ｉｎは、近接するマクロセルのカ
スケード出力４０８ｏｕｔとなる。
【００１８】ＯＲゲート４１０の出力は各ＰＬＣ４２０
ａおよび４２０ｂの一つの入力に付加される。ＰＬＣ４
２０ａはＦＣＥ−Ｒ３によってプログラム可能であり、
ＯＲゲート４１０の出力またはＶＳＳのいずれか一方を
カスケード出力４０８ｏｕｔに付加する。ＰＬＣ４２０
ｂはＦＣＥ−Ｒ３によってプログラム可能であり、ＯＲ
ゲート４１０の出力またはＶＳＳのいずれか一方を排他
的ＯＲゲート４３０の入力端子の一つに付加する。排他
的ＯＲゲート４３０への他の入力はＰＬＣ４７０の出力
信号である。マクロセルが（１）ＶＣＣ（ＰＬＣ４０６
ａから）、（２）単一Ｐターム３０４ｎ出力（ＰＬＣ４
０６ａから）、（３）ＶＳＳ、（４）フリップフロップ
４６０のＱ出力、（５）フリップフロップ４６０の逆数
化されたＱ出力のいずれかを用いてＯＲゲート４１０の
出力の排他的ＯＲを生成することを可能にするために、
要素４３０および４７０が共に作動する。ＰＬＣ４７０
はＦＣＥ−Ｒ４およびＲ５によってプログラム制御され
る。ＰＬＣ４５０はＦＣＥ４５２（これは図１のＦＣＥ
１０６と同一のものとすることができる）によってプロ
グラム可能であり、排他的ＯＲゲート４３０の出力また
はロジック４４０の出力のいずれかを選択してフリップ
フロップ４６０のＤ入力およびＰＬＣ４８０の一つの入
力に付加する。ＰＬＣ４８０はＦＣＥ−Ｒ６によってプ
ログラム可能であり、ＰＬＣ４５０の出力またはフリッ
プフロップ４６０のＱ出力をＲＡＭモジュール１０の出
力線１１０に付加する。したがって、図４に示されたマ
クロセルは、登録された（Ｑ）あるいは組成された積算
和信号をコンダクタ１１０を介して出力することができ
る。要素４６０および４８０は回路４４０と結合して同
様に使用することができ、ＲＡＭモジュール１０から登
録された、または非登録の従来のＲＡＭまたはＲＯＭ出
力を提供する。
【００１９】図４に示された積算和マクロセル回路は、
全体的に米国特許第５１２１００６号に記載されたもの
と同様であり、ここで参照として組み入れてある。
【００２０】図１に示された６４×３２アレイ１１にお
いて、３２個の入力を有する３２個のＰタームを提供す
ることができる。出力ロジック１０３内において異なっ
た数のＯＲゲート４１０を効果的に組み合わせることに
よって、出力ごとに３２ないし２個のＰタームを有する
１ないし１６個の積算和が得られる。この方法により、
ＯＲゲート４１０が前述したカスケード出力およびカス
ケード入力接続４０８を介して有効に結合される。
【００２１】３２個の入力を有する３２個のＰタームを
設けることにより、４入力検索テーブルの組み合わせを
使うことに比べて広範なファンインおよび高速な回路を
提供することができる。このことは、より複雑なロジッ
クまたは状態の機器を実行することを可能にする。ま
た、同様にして一つのプログラマブルロジック装置内に
この種のアレイを複数使用することもできる。
【００２２】ライン１０１の書き込みポートは前述した
モジュール１０のＰタームモード動作においては使用さ
れない。その結果、書き込みポートはＰターム動作中に
おいてアレイ１１の書き込みに使用できる。したがっ
て、アレイ１１への書き込みのためのアドレスデータを
アレイに付加できると仮定すると、自己修正型の装置を
設けることができる。書き込みアドレスラインがＰター
ム入力に使用されることを記述したが、自己修正型のロ
ジックが必要とされる場合は、他の構成を使用すること
もできる。例えば、Ｐターム入力のいくつかに対して使
用される書き込みアドレスラインの使用に代えて、他の
Ｐターム入力を使用することができる。したがって、書
き込みアドレスラインはアレイ１１の内容の変更に使用
することができる。Ｐタームブロック（すなわちアレイ
１１）へ書き込みができることによって、演算操作の再
構成に対する効果的なロジックの実行が達成される。例
えば、Ｐタームアレイ１１は３２入力−１６出力のマル
チプレクサとして使用することができ、柔軟なルート設
定および急速な変更が達成される。加えて、ロジック機
能を実行するためにＰタームの全出力を使用することに
より、アレイ１１の内容を変更することによって充分に
異なったロジック機能を“ダウンロード”することが可
能になる。
【００２３】図５には、図１に示された回路を変更して
アレイ１１への新規のデータの書き込みを可能にする方
式が示されており、これによって、積算和ロジックにお
けるＰタームアレイとしてのアレイの使用を妨害するこ
となくアレイ１１内のデータを完全に自由に変更するこ
とが可能になる。図５に示された別の実施例において
は、Ｐタームモードにおいてアレイ１１が必要とする３
２個のワードライン信号が、コンダクタ１２、１４、１
０２、および１７１等の他のソースから“借りられる”
ことなく、独立したワードライン信号コンダクタ１１４
から伝送される。（このような全てのワードライン信号
の独立したソーシングは絶対に必要なものではない。例
えば、いくつかのワードライン信号は図１に示されるよ
うに読み込みアドレスコンダクタ１０２および１７１か
ら“借りる”事ができ、これはこれらのコンダクタ上の
信号が回路のＰタームモードの動作中において要素１
８、１９、１０３、および１０７によって必要とされな
いからである。）この回路構成は、連続するいずれかの
時間においてもＰターム出力を提供するアレイの使用を
妨害することなく、アレイ１１のいずれかのセルへ新規
のデータを書き込むことを可能にする。したがって、図
５に示された回路は前段落において記述された全ての追
加的な利点を備えている（すなわち、回路は再構成可能
な演算操作のためのロジックを実行でき、動的な３２入
力−１６出力マルチプレクサとして機能することがで
き、必要であればアレイ１１に全く異なったＰタームロ
ジック機能を“ダウンロード”することができる）。
【００２４】ここに記述される方式でＲＡＭブロック１
０をＳＲＡＭに基づいた検索テーブル型装置２０で構成
することにより、多数の入力を有するＰタームロジック
機能を選択的に提供できる検索テーブル型装置を得るこ
とができる。
【００２５】図６は、ロジックブロック２１′に内蔵さ
れたＲＡＭブロック１０を備える別の方式のプログラマ
ブルロジック装置２０′の一例を示している。この場合
において、装置２０′は、フリーマンの米国特許Ｒｅ．
第３４３６３号に示されているように構成することがで
き、これもここで参照に組み入れてある。したがって、
各ロジックブロック２１′は、一つまたは二つの小さな
検索テーブルからなる設定可能なロジックブロック
（“ＣＬＢ”）とすることができる。各ＣＬＢ２１′は
相互接続コンダクタ２３′によって包囲することがで
き、これによりＣＬＢ２１′または装置内外の他の回路
との間で信号を伝送することができる。装置上の他の回
路とはＲＡＭブロック１０を含むものである。各ＣＬＢ
２１′はその側辺のいずれかに近接する相互接続コンダ
クタ２３′から信号を受信することができる。同様に、
各ＣＬＢはその側辺のいずれかに信号を送信することが
できる。図２の実施例に示されているように、各ＲＡＭ
ブロック１０は通常ＲＡＭ／ＲＯＭとして、あるいはＰ
タームロジックを実行するために使用することができ
る。
【００２６】図７には、データ処理システム５０２内に
おける本発明のプログラマブルロジック装置２０／２
０′が示されている。データ処理システム５０２は以下
に示す構成要素の一つあるいは複数のものを備えてお
り：それらはプロセッサ５０４；メモリ５０６；Ｉ／Ｏ
回路５０８；および周辺装置５１０である。これらの構
成要素はシステムバス５２０によって互いに結合され回
路基板５３０上に形成されており、この回路基板はエン
ドユーザシステム５４０内に包合されている。
【００２７】システム５０２は、コンピュータネットワ
ーク、データネットワーク処理、ビデオ処理、デジタル
信号処理等の広範な応用操作、あるいはプログラマブル
またはリプログラマブルロジックの長所を必要とする他
の応用処理に使用することができる。プログラマブルロ
ジック装置２０／２０′は種々の異なったロジック機能
を実行するために使用することができる。例えば、プロ
グラマブルロジック装置２０／２０′は、プロセッサ５
０４と共に作動するプロセッサまたはコントローラとし
て形成することができる。また、プログラマブルロジッ
ク装置２０／２０′は、システム５０２内の割り当てら
れたリソースへのアクセスを仲介するアービタとして使
用することもできる。さらに別の実施例において、プロ
グラマブルロジック装置２０／２０′は、プロセッサ５
０４とシステム５０２内の他の一要素との間のインタフ
ェースとして構成することもできる。システム５０２は
単に一例を示すものであり、本発明の本質的な範囲なら
びに精神は請求の範囲によって示されることが理解され
よう。
【００２８】本発明のＲＡＭモジュール１０を使用する
プログラマブルロジック装置２０／２０′を実施するた
めに、このＲＡＭモジュールの種々の構成要素ならびに
種々の技術を使用することができる。例えば、動作制御
要素１０６ならびに他のＦＣＥは、ＳＲＡＭ、ＤＲＡ
Ｍ、ファストインファストアウト（“ＦＩＦＯ”）メモ
リ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、動作制御レジスタ（例
えばワールストロムの米国特許第３４７３１６０号に記
載されている）、フェロエレクトリックメモリ、ヒュー
ズ、アンチヒューズ等とすることができる。前述した数
々の実施例から、本発明が一回のみプログラムできる装
置およびリプログラム可能な装置の双方に適用できるこ
とが理解されよう。
【００２９】以上の記述は単に本発明の原理を説明する
ためのものであり、当業者においては本発明の範囲なら
びに精神から逸脱することなく種々の設計変更をなし得
ることが理解されよう。例えば、上記の説明で示された
アレイ１１のメモリセルの特定数の行および列は単に説
明のためのものであり、必要に応じて異なった数の行な
らびに列（一般にＮ列およびＭ行）を提供することがで
きる。ここで、“列”および“行”という用語は任意に
使用したものであり、絶対的あるいは固定的な方向また
は方向性を示すものではない。例えば、これらの用語は
この説明および請求の範囲において必要に応じて入れ替
えることができる。本発明の範囲内における別の変更例
として、ここで言及された種々の信号ならびにロジック
の極性は単に説明的なものであり、必要に応じて他の極
性を使用することができる。したがって、トランジスタ
３７が接続される固定電位は、図３に示された論理０で
はなく論理１とすることもでき、各データ出力コンダク
タ３０４は、図３に示されているような論理１へのプル
アップ接続ではなく、論理０へのプルダウン接続を有す
ることができる。
【図面の簡単な説明】
【図１】本発明にしたがってランダムアクセスメモリま
たはＰターム型ロジックとして形成されたランダムアク
セスメモリロジックアレイの説明的な実施例を示す概略
図である。
【図２】本発明にしたがって構成したランダムアクセス
メモリブロックを含む説明的な検索テーブル型プログラ
マブルロジック装置を示す概略図である。
【図３】本発明に係るランダムアクセスメモリのセルの
説明的な実施例を示す概略図である。
【図４】図１の回路の出力部の代表的な部分の説明的な
実施例を示す概略図である。
【図５】全般的に図１のものと類似するが、本発明の別
の実施例を示す概略図である。
【図６】本発明にしたがって構成したランダムアクセス
メモリブロックを含む別の説明的な検索テーブル型プロ
グラマブルロジック装置を示す概略図である。
【図７】本発明に係るランダムアクセスメモリブロック
を内蔵するプログラマブルロジックデバイスを使用する
説明的なシステムを示すブロック線図である。
【符号の説明】
１０ ＲＡＭモジュール １１ ＲＡＭアレイ １２，２３，２３′，１１０，１１４ コンダクタ １３ コントロールロジック １４，１５，１６，１７，１０１，１０５，１１５，１
７１，２０５，３０１，３０４，３０４ｍ，３０４ｎ，
３０５，３１５， ライン １８ デコーダ １９，１０７ マルチプレクサ ２０，２０′ プログラマブルロジック装置 ２１，２１′ ロジックブロック ２２ ロジックモジュール ３０ セル ３１ 記憶要素 ３２，３３ インバータ ３４，３５，３６，３７ 電界効果トランジスタ １００，１０４ 入力 １０３ 出力制御モジュール １０６ 制御要素 １１０ 導線 ４０２ｍ，４０２ｎ ＡＮＤゲート ４０４ インバータ ４０８ｉｎ，４０８ｏｕｔ カスケード接続 ４１０，４３０ ＯＲゲート ４４０ ルート ４５０，４０６ａ，４０６ｂ，４２０ａ，４２０ｂ，４
７０，４８０ ＰＬＣ ４５２，Ｒ１，Ｒ２，Ｒ３，Ｒ６ ＦＣＥ ４６０ フリップフロップ ５０２ データ処理システム ５０４ プロセッサ ５０６ メモリ ５０８ Ｉ／Ｏ回路 ５１０ 周辺機器 ５２０ システムバス ５３０ 回路基板 ５４０ エンドユーザシステム

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが選択されたロジック機能を実
    施するためにプログラム可能である複数の検索テーブル
    と；ランダムアクセスメモリのブロックと；ランダムア
    クセスメモリをメモリまたはＰターム型ロジック機能を
    実行するためのロジックとして使用するよう選択的に構
    成する回路と；プログラマブルロジック装置上の検索テ
    ーブルおよびランダムアクセスメモリのブロックを選択
    的に結合するよう構成された相互接続回路とからなるプ
    ログラマブルロジック装置。
  2. 【請求項２】 前記回路がＰターム型ロジック機能を実
    行するようランダムアクセスメモリを設定するＰターム
    能動化回路を備える請求項１記載のプログラマブルロジ
    ック装置。
  3. 【請求項３】 Ｐターム型ロジック機能を実行するよう
    設定された際にランダムアクセスメモリにＰターム入力
    信号を伝送するためのランダムアクセスメモリへの入力
    を前記回路が備える請求項１記載のプログラマブルロジ
    ック装置。
  4. 【請求項４】 前記回路がＰターム入力信号を受信する
    よう構成されたマルチプレクサをさらに備える請求項３
    記載のプログラマブルロジック装置。
  5. 【請求項５】 マルチプレクサがランダムアクセスメモ
    リ内の複数の列を選択する複数の選択信号を発生させる
    よう構成された請求項４記載のプログラマブルロジック
    装置。
  6. 【請求項６】 ランダムアクセスメモリが複数のＰター
    ム出力ラインを備える請求項１記載のプログラマブルロ
    ジック装置。
  7. 【請求項７】 複数のメモリセルが複数のＰターム出力
    ラインのそれぞれに結合され、結合されたメモリセルの
    一つが論理１を記憶している場合に第一の状態を想定す
    るよう各Ｐターム出力ラインを構成する請求項６記載の
    プログラマブルロジック装置。
  8. 【請求項８】 複数のメモリセルが複数のＰターム出力
    ラインのそれぞれに結合され、結合されたメモリセルの
    一つが論理０を記憶している場合に第二の状態を想定す
    るよう各Ｐターム出力ラインを構成する請求項６記載の
    プログラマブルロジック装置。
  9. 【請求項９】 Ｐターム出力ラインの受信を行うよう結
    合されたＯＲゲートをさらに備える請求項６記載のプロ
    グラマブルロジック装置。
  10. 【請求項１０】 ランダムアクセスメモリのブロックに
    結合された列アドレスデコーダをさらに備える請求項１
    記載のプログラマブルロジック装置。
  11. 【請求項１１】 ランダムアクセスメモリのブロックに
    結合された行アドレスデコーダをさらに備える請求項１
    記載のプログラマブルロジック装置。
  12. 【請求項１２】 ランダムアクセスメモリのブロックに
    結合された検出アンプを備える請求項１記載のプログラ
    マブルロジック装置。
  13. 【請求項１３】 複数の検索テーブルがこの検索テーブ
    ルからなる複数のブロック内に形成された請求項１記載
    のプログラマブルロジック装置。
  14. 【請求項１４】 各検索テーブルが相互接続回路を介し
    て近接する検索テーブルから分離される請求項１記載の
    プログラマブルロジック装置。
  15. 【請求項１５】 検索テーブルを二つのグループにグル
    ープ分けし、各グループが相互接続回路を介して近接す
    るグループから分離される請求項１記載のプログラマブ
    ルロジック装置。
  16. 【請求項１６】 各検索テーブルをその四辺のそれぞれ
    に近接する相互接続回路から少なくとも一つの入力を受
    信するよう構成する請求項１４記載のプログラマブルロ
    ジック装置。
  17. 【請求項１７】 各グループをその四辺のそれぞれに近
    接する相互接続回路から少なくとも一つの入力を受信す
    るよう構成する請求項１５記載のプログラマブルロジッ
    ク装置。
  18. 【請求項１８】 ランダムアクセスメモリを選択的に構
    成する回路が；ランダムアクセスメモリのいずれかの位
    置にデータを書き込むことを可能にするよう構成された
    書き込み回路と；ランダムアクセスメモリの選択された
    複数の位置からデータを読み込むとともにＰターム型ロ
    ジック機能内に論理的に結合するよう構成された読み込
    み回路とを備える請求項１記載のプログラマブルロジッ
    ク装置。
  19. 【請求項１９】 書き込み回路は実質的に読み込み回路
    から独立して動作し得る請求項１８記載のプログラマブ
    ルロジック装置。
  20. 【請求項２０】 実質的に独立した書き込みおよび読み
    込み回路の動作により、Ｐタームロジック機能における
    ランダムアクセスメモリからのデータを読み込みかつ結
    合する読み込み回路の動作を妨害することなく、書き込
    み回路を使用してランダムアクセスメモリ内のデータを
    変更し得る請求項１９記載のプログラマブルロジック装
    置。
  21. 【請求項２１】 実質的に独立した書き込みおよび読み
    込み回路の動作により、再構成可能な演算処理のための
    Ｐタームロジック機能を提供するようランダムアクセス
    メモリを使用することを可能にする請求項１９記載のプ
    ログラマブルロジック装置。
  22. 【請求項２２】 実質的に独立した書き込みおよび読み
    込み回路の動作により、ランダムアクセスメモリを動的
    マルチプレクサとして使用することを可能にする請求項
    １９記載のプログラマブルロジック装置。
  23. 【請求項２３】 実質的に独立した書き込みおよび読み
    込み回路の動作により、プログラマブルロジック装置の
    動作中の異なった時点において異なったロジック機能を
    ランダムアクセスメモリ内にロードすることを可能にす
    る請求項１９記載のプログラマブルロジック装置。
  24. 【請求項２４】 処理回路と；前記処理回路に結合され
    たメモリと；前記処理回路ならびにメモリに結合された
    請求項１記載のプログラマブルロジック装置とからなる
    デジタル処理システム。
  25. 【請求項２５】 請求項１記載のプログラマブルロジッ
    ク装置を実装したプリント回路基板。
  26. 【請求項２６】 プリント回路基板上に取り付けられる
    とともにメモリ回路に結合されたメモリをさらに備える
    請求項２５記載のプリント回路基板。
  27. 【請求項２７】 プリント回路基板上に取り付けられる
    とともにメモリ回路に結合された処理回路をさらに備え
    る請求項２５記載のプリント回路基板。
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