JP2541248B2 - プログラマブル・ロジック・アレイ - Google Patents
プログラマブル・ロジック・アレイInfo
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、プログラマブル・ロジック・アレイ（Pr
ogramable Logic Array;以下、PLAと称す）に関し、特
に、任意にロジックの変更が可能なPLAに関する。
ogramable Logic Array;以下、PLAと称す）に関し、特
に、任意にロジックの変更が可能なPLAに関する。
［従来の技術］ 第8A図は、たとえばNeil H.E.Weste,Kamran Echraghi
an著“PRINCIPLES OF CMOS VLSI DESIGN"（Addison−We
sley Publishing 1985）p.368〜379、またはIntroducti
on to nMOS and CMOS VLSI Ststems Design by Amar Mu
kherjee p.52〜63に示された従来のPLAの一例を示す回
路図である。この図に示すPLAは、いわゆるNOR−NOR型
のPLAであり、一例として、３入力（I1〜I3）,3出力（O
1〜O3）のものを示してあるが、入力数，出力数は、同
じ回路構成を繰返せば、任意に増やすことが可能であ
る。図において、このPLAは、AND論理をプログラムする
ためのAND平面と、OR論理をプログラムするためのOR平
面とを有する。入力信号I1,I2およびI3は、それぞれ1,2
および３を介して入力線X1,X2およびX3に与えられる。
また、入力信号I1はインバータ４および５を介して反転
入力線１に与えられ、入力信号I2はインバータ６およ
び７を介し反転入力線２に与えられ、入力信号I3はイ
ンバータ８および９を介して反転入力線３に与えられ
る。したがって、各入力線X1〜X3,反転入力線１〜
３には、入力信号I1〜I3が反転して与えられていること
になる。これら入力線X1〜X3,反転入力線１〜３と
直交して、３本の積項線10〜12が設けられる。これら積
項線10〜12は、入力信号I1〜I3の所望の論理積を出力す
るものである。各積項線10〜12の一端には、電源Vccと
の間に負荷としてのＰチャネル型MOSトランジスタ13〜1
5がそれぞれ接続される。各トランジスタ13〜15は常時
オンするように、そのゲートが接地されており、そのオ
ン抵抗が負荷として利用されている。各積項線10,11お
よび12とそれぞれ対をなすように、接地線16,17および1
8が設けられる。積項線10はインバータ19および20を介
して、積項線11はインバータ21および22を介して、積項
線12はインバータ23および24を介して、それぞれOR平面
に延びている。これらインバータ19,20および21,22およ
び23,24はそれぞれバッファとして設けられている。OR
平面においては、積項線10,11および12に直交して３本
の出力線25,26よび27が設けられている。これら出力線2
5,26および27のそれぞれの一端は、Ｐチャネル型MOSト
ランジスタ28,29および30を介して電源Vccに接続されて
いる。これらトランジスタ28,29および30は、前記トラ
ンジスタ13〜15と同様に、それぞれのゲートが接地さ
れ、負荷として機能している。出力線25,26および27の
他端は、それぞれ、インバータ31,32および33に接続さ
れる。これらインバータ31,32および33から出力O1,O2お
よびO3が得られる。上記のような構成において、第8A図
中、Ｎチャネル型MOSトランジスタ100が配置されている
ところが、プログラムされているところである。第8A図
の場合、これによって得られる論理は、 O1＝I1・▲▼＋▲▼ O2＝I2・I3 O3＝I2・▲▼＋I2・I3 である。なお、第8A図のNOR−NOR型PLAは、基本的に
は、第8B図に示すような論理構成であるが、これが、第
8C図に示すAND−OR構成と同等であることは、明らかで
ある。
an著“PRINCIPLES OF CMOS VLSI DESIGN"（Addison−We
sley Publishing 1985）p.368〜379、またはIntroducti
on to nMOS and CMOS VLSI Ststems Design by Amar Mu
kherjee p.52〜63に示された従来のPLAの一例を示す回
路図である。この図に示すPLAは、いわゆるNOR−NOR型
のPLAであり、一例として、３入力（I1〜I3）,3出力（O
1〜O3）のものを示してあるが、入力数，出力数は、同
じ回路構成を繰返せば、任意に増やすことが可能であ
る。図において、このPLAは、AND論理をプログラムする
ためのAND平面と、OR論理をプログラムするためのOR平
面とを有する。入力信号I1,I2およびI3は、それぞれ1,2
および３を介して入力線X1,X2およびX3に与えられる。
また、入力信号I1はインバータ４および５を介して反転
入力線１に与えられ、入力信号I2はインバータ６およ
び７を介し反転入力線２に与えられ、入力信号I3はイ
ンバータ８および９を介して反転入力線３に与えられ
る。したがって、各入力線X1〜X3,反転入力線１〜
３には、入力信号I1〜I3が反転して与えられていること
になる。これら入力線X1〜X3,反転入力線１〜３と
直交して、３本の積項線10〜12が設けられる。これら積
項線10〜12は、入力信号I1〜I3の所望の論理積を出力す
るものである。各積項線10〜12の一端には、電源Vccと
の間に負荷としてのＰチャネル型MOSトランジスタ13〜1
5がそれぞれ接続される。各トランジスタ13〜15は常時
オンするように、そのゲートが接地されており、そのオ
ン抵抗が負荷として利用されている。各積項線10,11お
よび12とそれぞれ対をなすように、接地線16,17および1
8が設けられる。積項線10はインバータ19および20を介
して、積項線11はインバータ21および22を介して、積項
線12はインバータ23および24を介して、それぞれOR平面
に延びている。これらインバータ19,20および21,22およ
び23,24はそれぞれバッファとして設けられている。OR
平面においては、積項線10,11および12に直交して３本
の出力線25,26よび27が設けられている。これら出力線2
5,26および27のそれぞれの一端は、Ｐチャネル型MOSト
ランジスタ28,29および30を介して電源Vccに接続されて
いる。これらトランジスタ28,29および30は、前記トラ
ンジスタ13〜15と同様に、それぞれのゲートが接地さ
れ、負荷として機能している。出力線25,26および27の
他端は、それぞれ、インバータ31,32および33に接続さ
れる。これらインバータ31,32および33から出力O1,O2お
よびO3が得られる。上記のような構成において、第8A図
中、Ｎチャネル型MOSトランジスタ100が配置されている
ところが、プログラムされているところである。第8A図
の場合、これによって得られる論理は、 O1＝I1・▲▼＋▲▼ O2＝I2・I3 O3＝I2・▲▼＋I2・I3 である。なお、第8A図のNOR−NOR型PLAは、基本的に
は、第8B図に示すような論理構成であるが、これが、第
8C図に示すAND−OR構成と同等であることは、明らかで
ある。
さて、第8A図のPLAにおけるプログラム方法は、トラ
ンジスタ100を作るか作らないかによるわけであるが、
その具体的な一例を第9A図に示す。
ンジスタ100を作るか作らないかによるわけであるが、
その具体的な一例を第9A図に示す。
第9A図は、薄い酸化膜層40を作るか作らないかで、プ
ログラムを行なっているPLAセルのマスク・レイアウト
の一例を示す図である。第9A図において、薄い酸化膜層
40は、ゲート配線に相当する入力線Ｘあるいは反転入力
線を挾んで隣接する２つのコンタクトホール41（一方
のコンタクトホールは積項線に接続され、他方のコンタ
クトホールは接地線に接続される）を覆うように形成さ
れる。なお、薄い酸化膜層40以外の部分は、厚い酸化膜
で覆われている。この状態で、イオンインプランテーシ
ョンを行なうと、薄い酸化膜層40の下部の半導体基板表
面のみにイオンが射ち込まれ、ドレイン領域とソース領
域が形成される。したがって、第9B図に示す位置にトラ
ンジスタ100が形成される。
ログラムを行なっているPLAセルのマスク・レイアウト
の一例を示す図である。第9A図において、薄い酸化膜層
40は、ゲート配線に相当する入力線Ｘあるいは反転入力
線を挾んで隣接する２つのコンタクトホール41（一方
のコンタクトホールは積項線に接続され、他方のコンタ
クトホールは接地線に接続される）を覆うように形成さ
れる。なお、薄い酸化膜層40以外の部分は、厚い酸化膜
で覆われている。この状態で、イオンインプランテーシ
ョンを行なうと、薄い酸化膜層40の下部の半導体基板表
面のみにイオンが射ち込まれ、ドレイン領域とソース領
域が形成される。したがって、第9B図に示す位置にトラ
ンジスタ100が形成される。
その他、アルミニウム配線を利用したり、コンタクト
ホールの有無によってプログラムする方法があるが、い
ずれも、いわゆるマスク・プログラムであり、１度デバ
イスを作りつけてしまうと、プログラムした論理を後で
変更することはできない。
ホールの有無によってプログラムする方法があるが、い
ずれも、いわゆるマスク・プログラムであり、１度デバ
イスを作りつけてしまうと、プログラムした論理を後で
変更することはできない。
また、ヒューズを溶断してプログラムを行なうもの
や、ノン・ボラタイル・メモリを用いてプログラムを行
なうもの等、デバイス形成後にプログラムできるFPLA
（Field Programable Logic Array）もある。しかし、
ヒューズを溶断してプログラムを行なうものは、１度プ
ログラムすると、その後、任意にプログラムの変更を行
なうことはできない。また、ノン・ボラタイル・メモリ
を用いるものは、プログラム変更は可能であるが、書換
には高電圧あるいは特種な書換回路が必要で、システム
の動作中にプログラム変更を行なうことができない。さ
らに、特殊なプロセスを用いるので、コストが高くな
る。
や、ノン・ボラタイル・メモリを用いてプログラムを行
なうもの等、デバイス形成後にプログラムできるFPLA
（Field Programable Logic Array）もある。しかし、
ヒューズを溶断してプログラムを行なうものは、１度プ
ログラムすると、その後、任意にプログラムの変更を行
なうことはできない。また、ノン・ボラタイル・メモリ
を用いるものは、プログラム変更は可能であるが、書換
には高電圧あるいは特種な書換回路が必要で、システム
の動作中にプログラム変更を行なうことができない。さ
らに、特殊なプロセスを用いるので、コストが高くな
る。
［発明が解決しようとする問題点］ 従来のPLAは以上のように構成されているので、１度
プログラムすると、その後は任意にプログラムの変更が
行なえず、プログラムを変更するためには、マスクから
作り直さなければならないという問題点があった。ま
た、ノン・ボラタイル・メモリを用いたFPLAは、プログ
ラムの変更は行なえるが、システムの動作中にプログラ
ムの変更を行なうことができず、さらには、特殊プロセ
スを用いるためコストが高くなるという問題点があっ
た。
プログラムすると、その後は任意にプログラムの変更が
行なえず、プログラムを変更するためには、マスクから
作り直さなければならないという問題点があった。ま
た、ノン・ボラタイル・メモリを用いたFPLAは、プログ
ラムの変更は行なえるが、システムの動作中にプログラ
ムの変更を行なうことができず、さらには、特殊プロセ
スを用いるためコストが高くなるという問題点があっ
た。
この発明は、上述した従来のPLAの問題点を解消する
ためになされたもので、デバイスを作った後でもまたシ
ステムの動作中でも任意にプログラムを変更することが
可能であり、特に入力データと記憶データとの一致を検
出する機能を実現できるPLAを提供することを目的とす
る。
ためになされたもので、デバイスを作った後でもまたシ
ステムの動作中でも任意にプログラムを変更することが
可能であり、特に入力データと記憶データとの一致を検
出する機能を実現できるPLAを提供することを目的とす
る。
［問題点を解決するための手段］ この発明に係るPLAは、入力信号をそのまま伝達する
複数の第１の入力信号線および反転された入力信号を伝
達する複数の第２の入力信号線と複数の出力信号線との
各交点にPLAセルを設け、このPLAセルでは、アドレッシ
ング手段によって選択されたとき外部からのデータを書
換可能な記憶手段で記憶保持し、その記憶手段の出力に
よって１対のスイッチ手段を相補的に開閉制御し、この
１対のスイッチ手段の開閉によって、対応する第１また
は第２の入力信号線と出力信号線とに対して能動的に接
続あるいは遮断することにより１対のプログラム素子を
プログラムするように構成したものである。
複数の第１の入力信号線および反転された入力信号を伝
達する複数の第２の入力信号線と複数の出力信号線との
各交点にPLAセルを設け、このPLAセルでは、アドレッシ
ング手段によって選択されたとき外部からのデータを書
換可能な記憶手段で記憶保持し、その記憶手段の出力に
よって１対のスイッチ手段を相補的に開閉制御し、この
１対のスイッチ手段の開閉によって、対応する第１また
は第２の入力信号線と出力信号線とに対して能動的に接
続あるいは遮断することにより１対のプログラム素子を
プログラムするように構成したものである。
［作用］ この発明においては、第１および第２の入力信号線と
出力信号線との各交点に設けられたPLAセルが、アドレ
ッシング手段によって外部からのデータに基づいて任意
にプログラム可能な１対のプログラム素子を含むことに
より、任意にロジックの変更が行なえるとともに、PLA
セルに記憶されたデータと入力データとの一致検出機能
を容易に実現することができる。
出力信号線との各交点に設けられたPLAセルが、アドレ
ッシング手段によって外部からのデータに基づいて任意
にプログラム可能な１対のプログラム素子を含むことに
より、任意にロジックの変更が行なえるとともに、PLA
セルに記憶されたデータと入力データとの一致検出機能
を容易に実現することができる。
［実施例］ 第１図はこの発明の一実施例のPLAの構成を示すブロ
ック図である。図中、第8A図に示すPLAと同様の部分に
は、同一の参照番号を付し、その説明を省略する。
ック図である。図中、第8A図に示すPLAと同様の部分に
は、同一の参照番号を付し、その説明を省略する。
図において、PLAのAND平面およびOR平面のいずれに
も、本発明の特徴となるPLAセル200がマトリクス状に配
置されている。各PLAセル200は、端子a,b,cおよびｄを
有する。また、AND平面には外部（たとえばマイクロコ
ンピュータ）からのアドレス信号ADR1に応じてワード線
W1,W2およびW3のいずれかを選択するためのワード線デ
コーダ51と、外部からのアドレス信号ADR2に応じてビッ
ト線B1,B2,B3およびB4のいずれかも選択するとともに選
択されたビット線に外部からのデータDA1を供給するた
めのビット線デコーダ61とが設けられる。前記ワード線
W1,W2およびW3は、それぞれ、第１行目，第２行目およ
び第３行目のPLAセル200の各端子ａに接続される。ま
た、前記ビット線B1,B2,B3およびB4は、それぞれ、第１
列目，第２列目，第３列目および第４列目のPLAセルの
各端子ｂに接続される。また、積項線10,11および12
は、それぞれ、第１行目，第２行目および他行目のPLA
セル200の各端子ｃに接続される。さらに、入力線X1は
第１行目のPLAセルの各端子ｄに接続され、反転入力線
１は第２行目のPLAセル200の各端子ｄに接続され、入
力線X2は第３行目のPLAセル200の各端子ｄに接続され、
反転入力線２は第４行目のPLAセル200の各端子ｄに接
続される。
も、本発明の特徴となるPLAセル200がマトリクス状に配
置されている。各PLAセル200は、端子a,b,cおよびｄを
有する。また、AND平面には外部（たとえばマイクロコ
ンピュータ）からのアドレス信号ADR1に応じてワード線
W1,W2およびW3のいずれかを選択するためのワード線デ
コーダ51と、外部からのアドレス信号ADR2に応じてビッ
ト線B1,B2,B3およびB4のいずれかも選択するとともに選
択されたビット線に外部からのデータDA1を供給するた
めのビット線デコーダ61とが設けられる。前記ワード線
W1,W2およびW3は、それぞれ、第１行目，第２行目およ
び第３行目のPLAセル200の各端子ａに接続される。ま
た、前記ビット線B1,B2,B3およびB4は、それぞれ、第１
列目，第２列目，第３列目および第４列目のPLAセルの
各端子ｂに接続される。また、積項線10,11および12
は、それぞれ、第１行目，第２行目および他行目のPLA
セル200の各端子ｃに接続される。さらに、入力線X1は
第１行目のPLAセルの各端子ｄに接続され、反転入力線
１は第２行目のPLAセル200の各端子ｄに接続され、入
力線X2は第３行目のPLAセル200の各端子ｄに接続され、
反転入力線２は第４行目のPLAセル200の各端子ｄに接
続される。
一方、OR平面には、外部からのアドレス信号ADR4に応
じてワード線W1,W2およびW3のいずれかを選択するため
のワード線デコーダ52と、外部からのアドレス信号ADR3
に応じてビット線B1およびB2のいずれかを選択するとと
もに選択されたビット線に外部からのデータDA2を供給
するためのビット線デコーダ62とが設けられる。AND平
面の場合と同様の態様で、第１行目，第２行目および第
３行目のPLAセル200の各端子ａには、それぞれ、ワード
線W1,W2およびW3が接続され、各端子ｃには、それぞ
れ、積項線10,11および12が接続される。また、第１列
目および第２列目のPLAセルの各端子ｂには、それぞ
れ、ビット線B1およびB2が接続され、各端子ｄには、そ
れぞれ、出力線25および26が接続される。
じてワード線W1,W2およびW3のいずれかを選択するため
のワード線デコーダ52と、外部からのアドレス信号ADR3
に応じてビット線B1およびB2のいずれかを選択するとと
もに選択されたビット線に外部からのデータDA2を供給
するためのビット線デコーダ62とが設けられる。AND平
面の場合と同様の態様で、第１行目，第２行目および第
３行目のPLAセル200の各端子ａには、それぞれ、ワード
線W1,W2およびW3が接続され、各端子ｃには、それぞ
れ、積項線10,11および12が接続される。また、第１列
目および第２列目のPLAセルの各端子ｂには、それぞ
れ、ビット線B1およびB2が接続され、各端子ｄには、そ
れぞれ、出力線25および26が接続される。
第2A図，第2B図および第2C図は、第１図に示すPLAセ
ル200の具体的構成例を３通り示したものである。各図
において、RAMセル201と、Ｎチャネル型MOSトランジス
タ100と、スイッチ素子202とを備える構成は同じであ
る。ただ、トランジスタ100に対してスイッチ素子202を
どこに配置するかが異なっているだけである。RAMセル2
01は、ワード線デコーダ51または52によって選択された
とき、端子ｂを介して選択ビット線から供給されるデー
タを記憶保持するとともに、その反転出力を端子Ｒから
導出する。このようなRAMセル201の回路構成の一例を、
第3A図に示す。なお、第3B図は２本のビット線B,を持
つ場合のRAMセルの構成例である。第3A図および第3B図
のいずれのRAMセルも保持データの反転出力を端子Ｒか
ら取出してある以外は、通常のRAMセルと同様である。
ル200の具体的構成例を３通り示したものである。各図
において、RAMセル201と、Ｎチャネル型MOSトランジス
タ100と、スイッチ素子202とを備える構成は同じであ
る。ただ、トランジスタ100に対してスイッチ素子202を
どこに配置するかが異なっているだけである。RAMセル2
01は、ワード線デコーダ51または52によって選択された
とき、端子ｂを介して選択ビット線から供給されるデー
タを記憶保持するとともに、その反転出力を端子Ｒから
導出する。このようなRAMセル201の回路構成の一例を、
第3A図に示す。なお、第3B図は２本のビット線B,を持
つ場合のRAMセルの構成例である。第3A図および第3B図
のいずれのRAMセルも保持データの反転出力を端子Ｒか
ら取出してある以外は、通常のRAMセルと同様である。
上記のようなRAMセル201の端子Ｒから導出される出力
は、第2A図〜第2C図のいずれの場合もスイッチ素子202
に開閉制御信号として与えられる。このスイッチ素子20
2は、たとえば第４図に示すごとく、Ｎチャネル型MOSト
ランジスタが用いられる。第2A図ではスイッチ素子202
がトランジスタ100のソースと接地との間に介挿され、
第2B図ではスイッチ素子202がトランジスタ100のゲート
と端子ｄ（入力線に接続される）との間に介挿され、第
2C図ではスイッチ素子202がトランジスタ100のドレイン
と端子ｃ（積項線に接続される）との間に介挿される。
なお、トランジスタ100は、第8A図に示す従来のPLAにお
けるプログラム用のトランジスタ100と同様の機能を果
たすものである。
は、第2A図〜第2C図のいずれの場合もスイッチ素子202
に開閉制御信号として与えられる。このスイッチ素子20
2は、たとえば第４図に示すごとく、Ｎチャネル型MOSト
ランジスタが用いられる。第2A図ではスイッチ素子202
がトランジスタ100のソースと接地との間に介挿され、
第2B図ではスイッチ素子202がトランジスタ100のゲート
と端子ｄ（入力線に接続される）との間に介挿され、第
2C図ではスイッチ素子202がトランジスタ100のドレイン
と端子ｃ（積項線に接続される）との間に介挿される。
なお、トランジスタ100は、第8A図に示す従来のPLAにお
けるプログラム用のトランジスタ100と同様の機能を果
たすものである。
以上のような構成において、第2A図〜第2C図に示すPL
Aセルは、スイッチ素子202がオンしていると、トランジ
スタ100のドレインが端子ｃを介して積項線に接続さ
れ、ソースが接地に接続され、ゲートが端子ｄを介して
入力線に接続される。したがって、トランジスタ100
は、第8A図に示すトランジスタ100と同様の働きをす
る。また、スイッチ素子202がオフしていると、トラン
ジスタ100のソース，ドレインおよびゲートのいずれか
がカットオフされ、トランジスタ100は存在しないのと
同じである。トランジスタ100のソース，ドレインおよ
びゲートのいずれかがカットオフされるかは、第2A図，
第2B図および第2C図で異なる。そして、スイッチ素子20
2は、RAMセル201が蓄えているデータ（端子Ｒから取出
される）によって制御される。スイッチ素子202とし
て、第４図に示すＮチャネル型MOSトランジスタを用い
るとすれば、端子Ｒの出力が０のときスイッチ素子202
はオフし、端子Ｒの出力が１のときスイッチ素子202は
オンする。端子Ｒの出力は、ビット線を通して書込まれ
るデータを反転したものであるので、１を書込んだPLA
セルはプログラムされていないことになり、０を書込ん
だPLAセルはプログラムされていることになる。
Aセルは、スイッチ素子202がオンしていると、トランジ
スタ100のドレインが端子ｃを介して積項線に接続さ
れ、ソースが接地に接続され、ゲートが端子ｄを介して
入力線に接続される。したがって、トランジスタ100
は、第8A図に示すトランジスタ100と同様の働きをす
る。また、スイッチ素子202がオフしていると、トラン
ジスタ100のソース，ドレインおよびゲートのいずれか
がカットオフされ、トランジスタ100は存在しないのと
同じである。トランジスタ100のソース，ドレインおよ
びゲートのいずれかがカットオフされるかは、第2A図，
第2B図および第2C図で異なる。そして、スイッチ素子20
2は、RAMセル201が蓄えているデータ（端子Ｒから取出
される）によって制御される。スイッチ素子202とし
て、第４図に示すＮチャネル型MOSトランジスタを用い
るとすれば、端子Ｒの出力が０のときスイッチ素子202
はオフし、端子Ｒの出力が１のときスイッチ素子202は
オンする。端子Ｒの出力は、ビット線を通して書込まれ
るデータを反転したものであるので、１を書込んだPLA
セルはプログラムされていないことになり、０を書込ん
だPLAセルはプログラムされていることになる。
RAMセル201に対する書込は、通常のRAMと同様であ
る。AND平面に対するRAMセル201はアドレス信号ADR1お
よびADR2で指定されるRAMセル201にデータDA1が書込ま
れ、OR平面に対するRAMセル201はアドレス信号ADR3およ
びADR4で指定されるRAMセル201にデータDA2が書込まれ
る。このようなRAMセルの書込制御については、従来か
らよく知られているので、ここでは詳しく触れない。
る。AND平面に対するRAMセル201はアドレス信号ADR1お
よびADR2で指定されるRAMセル201にデータDA1が書込ま
れ、OR平面に対するRAMセル201はアドレス信号ADR3およ
びADR4で指定されるRAMセル201にデータDA2が書込まれ
る。このようなRAMセルの書込制御については、従来か
らよく知られているので、ここでは詳しく触れない。
なお、第１図は、入力数2,出力数２および積項線３の
PLAを示したが、これに限定されるものではなく、アレ
イ構造を拡張すれば、さらに多くの入力数，出力数およ
び積項線数を得ることができる。また、第１図に示した
PLAは、積項線負荷として常時オンしているＰチャネル
型トランジスタ13〜15を用いたスタチック型であるが、
PLA構造としてはダイナミック型であってもよく、同じP
LAセルを用いる限り同様の効果がある。また、PLAの用
途によっては、AND平面およびOR平面の両方を備えてい
なくともよく、どちらか一方の平面だけを備えるように
してもよい。
PLAを示したが、これに限定されるものではなく、アレ
イ構造を拡張すれば、さらに多くの入力数，出力数およ
び積項線数を得ることができる。また、第１図に示した
PLAは、積項線負荷として常時オンしているＰチャネル
型トランジスタ13〜15を用いたスタチック型であるが、
PLA構造としてはダイナミック型であってもよく、同じP
LAセルを用いる限り同様の効果がある。また、PLAの用
途によっては、AND平面およびOR平面の両方を備えてい
なくともよく、どちらか一方の平面だけを備えるように
してもよい。
第5A図は、第１図に示すPLAを用いて構成された信号
発生回路の一例を示す図である。図において、PLA300
は、３入力,3出力のPLAとして構成されている。このPLA
300には、外部からアドレス信号ADRSとデータDATとが与
えられる。アドレス信号ADRSはAND平面におけるアドレ
ス信号（第１図ではアドレス信号ADR1およびADR2）とOR
平面におけるアドレス信号（第１図ではアドレス信号AD
R3およびADR4）をまとめたものであり、データDATはAND
平面に与えられるデータ（第１図ではデータDA1）とOR
平面に与えられるデータ（第１図ではデータDA2）とを
まとめたものである。JKフリップフロップ401〜403は、
いずれもＪ＝Ｋ＝１であるので、クロック入力があるご
とに出力Ｑが反転する構成となっている。したがって、
JKフリップフロップ401〜403はそれぞれ２分周の動作を
することになり、JKフリップフロップ401〜403の３つで
８分周を行なうことができる。各JKフリップフロップ40
1〜403の出力Q1〜Q3は、端子SETにセット信号が入らな
ければ、クロックの入力ごとに、Q1を最下位ビットとし
て、２進数000から111まで順に変化する。この出力Q1〜
Q3をPLA300の入力とし、PLA300の３出力O1〜O3の論理を
たとえば第5B図あるいは第5C図のようにプログラムして
やることで、異なる周期の２相非重複クロック信号O2お
よびO3を発生することができる。すなわち、第１図の実
施例のPLA300を用いれば、適宜そのPLAセル200内のRAM
セル201の内容を書換えることにより、１つの回路で周
期の違うクロック信号を発生できるわけである。また、
第5B図および第5C図の例では２つの場合しか示していな
いが、異なる値をPLA300にプログラムしてやれば、８ク
ロックの範囲で任意のクロック信号を発生できる。ま
た、３つのJKフリップフロップ401〜403は、いわゆるカ
ウンタを形成しているが、この回路は他の構成でもよ
く、ビット数も３ビットに限定されるものではない。
発生回路の一例を示す図である。図において、PLA300
は、３入力,3出力のPLAとして構成されている。このPLA
300には、外部からアドレス信号ADRSとデータDATとが与
えられる。アドレス信号ADRSはAND平面におけるアドレ
ス信号（第１図ではアドレス信号ADR1およびADR2）とOR
平面におけるアドレス信号（第１図ではアドレス信号AD
R3およびADR4）をまとめたものであり、データDATはAND
平面に与えられるデータ（第１図ではデータDA1）とOR
平面に与えられるデータ（第１図ではデータDA2）とを
まとめたものである。JKフリップフロップ401〜403は、
いずれもＪ＝Ｋ＝１であるので、クロック入力があるご
とに出力Ｑが反転する構成となっている。したがって、
JKフリップフロップ401〜403はそれぞれ２分周の動作を
することになり、JKフリップフロップ401〜403の３つで
８分周を行なうことができる。各JKフリップフロップ40
1〜403の出力Q1〜Q3は、端子SETにセット信号が入らな
ければ、クロックの入力ごとに、Q1を最下位ビットとし
て、２進数000から111まで順に変化する。この出力Q1〜
Q3をPLA300の入力とし、PLA300の３出力O1〜O3の論理を
たとえば第5B図あるいは第5C図のようにプログラムして
やることで、異なる周期の２相非重複クロック信号O2お
よびO3を発生することができる。すなわち、第１図の実
施例のPLA300を用いれば、適宜そのPLAセル200内のRAM
セル201の内容を書換えることにより、１つの回路で周
期の違うクロック信号を発生できるわけである。また、
第5B図および第5C図の例では２つの場合しか示していな
いが、異なる値をPLA300にプログラムしてやれば、８ク
ロックの範囲で任意のクロック信号を発生できる。ま
た、３つのJKフリップフロップ401〜403は、いわゆるカ
ウンタを形成しているが、この回路は他の構成でもよ
く、ビット数も３ビットに限定されるものではない。
第6A図はこの発明の他の実施例のPLAを示す図であ
る。図において、この実施例における各PLAセル200′
は、第１図において同一行に配置されたPLAセル200のう
ち隣り合って配置されたものであって、かつ対をなす入
力線Ｘと反転入力線につながれている２つのPLAセル2
00を１つにまとめたものとして構成されている。なお、
周辺回路のデコーダ等は、第１図と同様に接続すればよ
い。PLAセル200′の回路構成の一例を第6B図に示す。な
お、この第6B図は、代表的に１つのPLAセルの構成につ
いて示しているが、その他のPLAセルの構成もこの第6B
図に示すものと同様である。第6B図において、PLAセル2
00′は、RAMセル201′を含むが、このRAMセル201′とし
て、第3B図に示したものを用いている。なお、PLAが第
１図のようにシングルビット構成の場合は、第3A図に示
すようなRAMセルを用いてもよい。また、スイッチ素子2
02および202′としては、第４図に示すものを用いてい
る。この第6B図に示すPLAセル200′は、上記RAMセル20
1′に蓄えられたデータによってスイッチ素子202および
202′が相補的にオンオフし、それによってトランジス
タ100および100′のいずれかが能動化される構成となっ
ている。したがって、このPLAセル200′は入力信号Ijま
たはその否定であるｊのいずれかに応答してプログラ
ムされるように動作する。Ｒ＝１の場合の等価回路を第
6C図に、Ｒ＝０の場合の等価回路を第6D図に示す。
る。図において、この実施例における各PLAセル200′
は、第１図において同一行に配置されたPLAセル200のう
ち隣り合って配置されたものであって、かつ対をなす入
力線Ｘと反転入力線につながれている２つのPLAセル2
00を１つにまとめたものとして構成されている。なお、
周辺回路のデコーダ等は、第１図と同様に接続すればよ
い。PLAセル200′の回路構成の一例を第6B図に示す。な
お、この第6B図は、代表的に１つのPLAセルの構成につ
いて示しているが、その他のPLAセルの構成もこの第6B
図に示すものと同様である。第6B図において、PLAセル2
00′は、RAMセル201′を含むが、このRAMセル201′とし
て、第3B図に示したものを用いている。なお、PLAが第
１図のようにシングルビット構成の場合は、第3A図に示
すようなRAMセルを用いてもよい。また、スイッチ素子2
02および202′としては、第４図に示すものを用いてい
る。この第6B図に示すPLAセル200′は、上記RAMセル20
1′に蓄えられたデータによってスイッチ素子202および
202′が相補的にオンオフし、それによってトランジス
タ100および100′のいずれかが能動化される構成となっ
ている。したがって、このPLAセル200′は入力信号Ijま
たはその否定であるｊのいずれかに応答してプログラ
ムされるように動作する。Ｒ＝１の場合の等価回路を第
6C図に、Ｒ＝０の場合の等価回路を第6D図に示す。
第6A図および第6B図に示すような構成とした場合、AN
D平面の任意の出力Yi（ｉ＝１〜ｎ）が１になるのは、
第ｉ行目の各PLAセル200′中のRAMセル201′の保持デー
タと、入力信号I1,I2,…,Ikとがすべて一致したときの
みである。これは、以下のように説明される。第6B図で
RAMセル201′の記憶データが１、すなわちＲ＝0,R′＝
１の場合は、第6D図の等価回路となるが、入力信号Ij
（ｊ＝１〜ｋ）が１（一致）だと、トランジスタ100は
オフなので、出力Yiは１である。ところが、入力信号Ij
が０だと、トランジスタ100はオンして、出力Yiは０と
なる。逆に、RAMセル201′の記憶データが０の場合は、
Ｒ＝1,R′＝０となり、第6C図のような等価回路とな
る。この場合、入力信号Ijが０（一致）だと、トランジ
スタ100はオフなので、出力Yiは１である。一方、入力
信号Ijが１だと、トランジスタ100がオンして出力Yiは
０となる。第ｉ行目のPLAセル200′はいずれも同一の積
項線10iに接続されているので、これらのうち１つでも
データが一致していないPLAセルがあると、出力Yiは０
になる。逆に言えば、第ｉ行目のすべてのPLAセル200′
でデータが一致した場合のみ出力Yiが１となる。
D平面の任意の出力Yi（ｉ＝１〜ｎ）が１になるのは、
第ｉ行目の各PLAセル200′中のRAMセル201′の保持デー
タと、入力信号I1,I2,…,Ikとがすべて一致したときの
みである。これは、以下のように説明される。第6B図で
RAMセル201′の記憶データが１、すなわちＲ＝0,R′＝
１の場合は、第6D図の等価回路となるが、入力信号Ij
（ｊ＝１〜ｋ）が１（一致）だと、トランジスタ100は
オフなので、出力Yiは１である。ところが、入力信号Ij
が０だと、トランジスタ100はオンして、出力Yiは０と
なる。逆に、RAMセル201′の記憶データが０の場合は、
Ｒ＝1,R′＝０となり、第6C図のような等価回路とな
る。この場合、入力信号Ijが０（一致）だと、トランジ
スタ100はオフなので、出力Yiは１である。一方、入力
信号Ijが１だと、トランジスタ100がオンして出力Yiは
０となる。第ｉ行目のPLAセル200′はいずれも同一の積
項線10iに接続されているので、これらのうち１つでも
データが一致していないPLAセルがあると、出力Yiは０
になる。逆に言えば、第ｉ行目のすべてのPLAセル200′
でデータが一致した場合のみ出力Yiが１となる。
したがって、第6A図および第6B図に示す構成で、入力
信号I1〜IkとRAMセル201′の記憶データを比較すること
ができ、データ一致検出回路が得られたことになる。こ
れは、マイクロコンピュータにおけるキャシュ・メモリ
などのアドレス一致検出部に応用可能である。入力信号
が同一行のRAMセル201′のうちいずれか１つに一致した
ことを知りたいときは、さらにOR平面を追加すればよ
い。
信号I1〜IkとRAMセル201′の記憶データを比較すること
ができ、データ一致検出回路が得られたことになる。こ
れは、マイクロコンピュータにおけるキャシュ・メモリ
などのアドレス一致検出部に応用可能である。入力信号
が同一行のRAMセル201′のうちいずれか１つに一致した
ことを知りたいときは、さらにOR平面を追加すればよ
い。
なお、AND平面,OR平面には、その一部に第１図に示す
構成を採用し、残りの部分には従来の第8A図に示す構成
を採用してもよい。この組合わせは、PLAを設計，使用
するものが必要に応じて定めればよい。
構成を採用し、残りの部分には従来の第8A図に示す構成
を採用してもよい。この組合わせは、PLAを設計，使用
するものが必要に応じて定めればよい。
また、RAMセル部分について言えば、書込回路さえ備
えていればよく、センス・アンプ等の読出回路は必須で
はない。但し、読出回路を備えていればそれだけ応用が
拡がる可能性がある。
えていればよく、センス・アンプ等の読出回路は必須で
はない。但し、読出回路を備えていればそれだけ応用が
拡がる可能性がある。
さらに、各PLAセル200,200′および積項線負荷および
出力線負荷に用いたMOS型トランジスタは、図示のチャ
ネル型に限定されるものでなく、反対のチャネル型のも
のを用いることもできる。
出力線負荷に用いたMOS型トランジスタは、図示のチャ
ネル型に限定されるものでなく、反対のチャネル型のも
のを用いることもできる。
最後に、以上説明しPLAを用いて構築される一般的制
御システムの一例を第7A図に示しておく。図において、
マイクロコンピュータ400は、本実施例のPLA300に対し
てアドレスとデータとを与え、所望のPLAセルをプログ
ラムする。PLA300は、被制御系500から与えられる入力
信号I1〜Ikをプログラムされた所定の論理に従って処理
し、出力O1〜Onを被制御系500に対して導出する。な
お、第7B図に示すごとく、マイクロコンピュータ400の
プログラムによって、PLA300のプログラム状態をシステ
ムの動作中に任意に変更することができる。
御システムの一例を第7A図に示しておく。図において、
マイクロコンピュータ400は、本実施例のPLA300に対し
てアドレスとデータとを与え、所望のPLAセルをプログ
ラムする。PLA300は、被制御系500から与えられる入力
信号I1〜Ikをプログラムされた所定の論理に従って処理
し、出力O1〜Onを被制御系500に対して導出する。な
お、第7B図に示すごとく、マイクロコンピュータ400の
プログラムによって、PLA300のプログラム状態をシステ
ムの動作中に任意に変更することができる。
［発明の効果］ 以上説明したように、この発明によれば、デバイス作
成後でも任意にプログラムの変更が可能であり、しかも
特別の書換装置を用いることなくシステムの動作中でも
プログラムの変更が行なえ、得にPLAセルに記憶された
データと入力データとの一致検出機能を容易に実現する
ことができるPLAを得ることができる。
成後でも任意にプログラムの変更が可能であり、しかも
特別の書換装置を用いることなくシステムの動作中でも
プログラムの変更が行なえ、得にPLAセルに記憶された
データと入力データとの一致検出機能を容易に実現する
ことができるPLAを得ることができる。
第１図はこの発明の一実施例のPLAを示す図である。 第2A図〜第2C図は、第１図の実施例における各PLAセル
の構成例を示した図である。 第3A図および第3B図は、第2A図〜第2C図に示されるRAM
セル201の回路構成の例を示した図である。 第４図は第2A図〜第2C図におけるスイッチ素子202の構
成の一例を示した図である。 第5A図は第１図に示すPLAを用いて構成される信号発生
回路の一例を示す図である。 第5B図および第5C図は、第5A図に示す信号発生回路にお
けるPLA300のプログラム論理および出力信号の波形を示
した図である。 第6A図はこの発明の他の実施例のPLAを示す図である。 第6B図は第6A図の実施例で用いられるPLAセル200′の回
路構成の一例を示す図である。 第6C図および第6D図は、第6B図に示すPLAセル200′の動
作を説明するための図である。 第7A図はこの発明の実施例のPLAを用いて構築される一
般的制御システムの一例を示した図である。 第7B図は第7A図におけるマイクロコンピュータ400のプ
ログラムリストの一例を示した図である。 第8A図は従来のPLAの一例を示す図である。 第8B図および第8C図は、第8A図に示すPLAの論理構成を
示した図である。 第9A図は第8A図に示すPLAのプログラム方法の一例を説
明するためのマスクパターン平面図である。 第9B図は第9A図に従ってプログラムされたPLAの等価回
路を示す図である。 図において、1,2,4〜7,19〜24,31および32はインバー
タ、X1,X2は入力線、1,２は反転入力線、10〜12は
積項線、25および26は出力線、W1〜W3はワード線、B1〜
B4はビット線、51および52はワード線デコーダ、61およ
び62はビット線デコーダ、200および200′はPLAセル、2
01および201′はRAMセル、100および100′はプログラム
素子としてのＮチャネル型MOSトランジスタ、202および
202′はスイッチ素子、300はPLA、401〜403はJKフリッ
プフロップ、400はマイクロコンピュータ、500は被制御
系を示す。
の構成例を示した図である。 第3A図および第3B図は、第2A図〜第2C図に示されるRAM
セル201の回路構成の例を示した図である。 第４図は第2A図〜第2C図におけるスイッチ素子202の構
成の一例を示した図である。 第5A図は第１図に示すPLAを用いて構成される信号発生
回路の一例を示す図である。 第5B図および第5C図は、第5A図に示す信号発生回路にお
けるPLA300のプログラム論理および出力信号の波形を示
した図である。 第6A図はこの発明の他の実施例のPLAを示す図である。 第6B図は第6A図の実施例で用いられるPLAセル200′の回
路構成の一例を示す図である。 第6C図および第6D図は、第6B図に示すPLAセル200′の動
作を説明するための図である。 第7A図はこの発明の実施例のPLAを用いて構築される一
般的制御システムの一例を示した図である。 第7B図は第7A図におけるマイクロコンピュータ400のプ
ログラムリストの一例を示した図である。 第8A図は従来のPLAの一例を示す図である。 第8B図および第8C図は、第8A図に示すPLAの論理構成を
示した図である。 第9A図は第8A図に示すPLAのプログラム方法の一例を説
明するためのマスクパターン平面図である。 第9B図は第9A図に従ってプログラムされたPLAの等価回
路を示す図である。 図において、1,2,4〜7,19〜24,31および32はインバー
タ、X1,X2は入力線、1,２は反転入力線、10〜12は
積項線、25および26は出力線、W1〜W3はワード線、B1〜
B4はビット線、51および52はワード線デコーダ、61およ
び62はビット線デコーダ、200および200′はPLAセル、2
01および201′はRAMセル、100および100′はプログラム
素子としてのＮチャネル型MOSトランジスタ、202および
202′はスイッチ素子、300はPLA、401〜403はJKフリッ
プフロップ、400はマイクロコンピュータ、500は被制御
系を示す。
Claims (12)
- 【請求項１】入力信号をそのまま伝達する複数の第１の
入力信号線、 前記複数の第１の入力信号線とそれぞれ対をなし、反転
された前記入力信号を伝達する複数の第２の入力信号
線、 前記複数の第１および第２の入力信号線と交差する複数
の出力信号線、 前記第１および第２の入力信号線の複数の対と前記複数
の出力信号線の交点に設けられ、それぞれがプログラム
可能な複数のPLAセル、および 前記PLAセルを選択するためのアドレッシング手段を備
え、 前記PLAセルの各々は、 前記アドレッシング手段によって選択されたとき、外部
からのデータを記憶保持する書換可能な記憶手段と、 前記記憶手段の出力によって相補的に開閉される１対の
スイッチ手段と、 前記１対のスイッチ手段の開閉に応じて、対応する前記
第１または第２の入力信号線と前記出力信号線に対して
能動的に接続あるいは遮断される１対のプログラム素子
とを含む、プログラマブル・ロジック・アレイ。 - 【請求項２】前記１対のプログラム素子の各々は、MOS
型トランジスタであり、当該MOS型トランジスタは、対
応の前記スイッチ手段が閉成されたとき、そのドレイン
が前記出力信号線に接続され、そのソースが接地され、
そのゲートが対応の前記入力信号線に接続されるように
配置されている、特許請求の範囲第１項記載のプログラ
マブル・ロジック・アレイ。 - 【請求項３】前記１対のスイッチ手段の各々は、対応の
前記MOS型トランジスタのドレインと前記出力信号線と
の間に介挿されている、特許請求の範囲第２項記載のプ
ログラマブル・ロジック・アレイ。 - 【請求項４】前記１対のスイッチ手段の各々は、対応の
前記MOS型トランジスタのソースと接地との間に介挿さ
れている、特許請求の範囲第２項記載のプログラマブル
・ロジック・アレイ。 - 【請求項５】前記１対のスイッチ手段の各々は、対応の
前記MOS型トランジスタのゲートと対応の前記入力信号
線との間に介挿されている、特許請求の範囲第２項記載
のプログラマブル・ロジック・アレイ。 - 【請求項６】前記記憶手段は、ランダムアクセスメモリ
である、特許請求の範囲第１項記載のプログラマブル・
ロジック・アレイ。 - 【請求項７】前記１対のスイッチ手段の各々は、MOS型
トランジスタである、特許請求の範囲第１項記載のプロ
グラマブル・ロジック・アレイ。 - 【請求項８】前記PLAセルは、AND平面を構成するように
展開されている、特許請求の範囲第１項記載のプログラ
マブル・ロジック・アレイ。 - 【請求項９】前記出力信号線は、前記PLAセルの各行の
論理積を出力する積項線である、特許請求の範囲第８項
記載のプログラマブル・ロジック・アレイ。 - 【請求項１０】前記PLAセルは、さらに前記積項線を入
力信号線とするOR平面を構成するように展開されてい
る、特許請求の範囲第９項記載のプログラマブル・ロジ
ック・アレイ。 - 【請求項１１】前記PLAセルは、OR平面を構成するよう
に展開されている、特許請求の範囲第１項記載のプログ
ラマブル・ロジック・アレイ。 - 【請求項１２】前記アドレッシング手段は、 前記PLAセルの行を選択するための第１のデコーダと、 前記PLAセルの列を選択するための第２のデコーダとを
含む、特許請求の範囲第１項記載のプログラマブル・ロ
ジック・アレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294557A JP2541248B2 (ja) | 1987-11-20 | 1987-11-20 | プログラマブル・ロジック・アレイ |
| US07/269,763 US4876466A (en) | 1987-11-20 | 1988-11-10 | Programmable logic array having a changeable logic structure |
| DE3839113A DE3839113A1 (de) | 1987-11-20 | 1988-11-18 | Programmierbares logikfeld mit veraenderbarem logikaufbau |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62294557A JP2541248B2 (ja) | 1987-11-20 | 1987-11-20 | プログラマブル・ロジック・アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01136416A JPH01136416A (ja) | 1989-05-29 |
| JP2541248B2 true JP2541248B2 (ja) | 1996-10-09 |
Family
ID=17809329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62294557A Expired - Fee Related JP2541248B2 (ja) | 1987-11-20 | 1987-11-20 | プログラマブル・ロジック・アレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4876466A (ja) |
| JP (1) | JP2541248B2 (ja) |
| DE (1) | DE3839113A1 (ja) |
Families Citing this family (89)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
| EP0365733B1 (en) * | 1988-10-28 | 1994-01-05 | International Business Machines Corporation | Reprogrammable logic fuse based on a 6-device SRAM cell for logic arrays |
| US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
| US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US5206817A (en) * | 1989-03-31 | 1993-04-27 | Sgs-Thomson Microelectronics, Inc. | Pipelined circuitry for allowing the comparison of the relative difference between two asynchronous pointers and a programmable value |
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