JP2515853Y2 - ダイナミック型ｐｌａ回路 - Google Patents

ダイナミック型ｐｌａ回路

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JP2515853Y2 JP1989040748U JP4074889U JP2515853Y2 JP 2515853 Y2 JP2515853 Y2 JP 2515853Y2 JP 1989040748 U JP1989040748 U JP 1989040748U JP 4074889 U JP4074889 U JP 4074889U JP 2515853 Y2 JP2515853 Y2 JP 2515853Y2
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Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は、マイクロコンピュータ、ディジタルシグナ
ルプロセッサ等の制御回路に使用されるスループット
（処理量）の高いダイナミック型PLA（Programmable Lo
gic Array）回路に関するものである。
（従来の技術） 従来、この種のPLA回路としては、例えば特開昭59-10
0627号公報（文献１）、及び特開昭60-223326号公報
（文献２）に記載されるものがあった。
前記文献１に記載されたPLA回路は、クロック信号に
同期してプリチャージ／プルダウンを行うダイナミック
型のもので、直列に接続された少なくとも２個のトラン
ジスタ群（この各直列接続トランジスタ群をデコーダと
いう）を備えている。各群のトランジスタの導電路は並
列に接続配置され、各トランジスタの制御電極は各列の
データ入力ラインに接続されている。そして、これらト
ランジスタ群の接続点をもって動作中プリチャージ可能
なノードを形成し、前記直列接続トランジスタ群の一端
が動作中少なくとも予定のインターバルで低電圧にプル
ダウンされ、前記直列接続トランジスタ群の他端（出力
端）から、積和演算結果を出力するようになっている。
前記文献２に記載されたPLA回路は、一部がダイナミ
ック構造になっており、AND-OR平面で構成されている。
このPLA回路は、OR平面のプリチャージ中にAND平面から
の出力信号をOR平面に入力し、次にAND平面のプリチャ
ージャ中にOR平面からの出力信号をPLA出力として外部
に読出す。このように、OR平面とAND平面のプリチャー
ジを交互に行って回路の簡単化を図っている。
（考案が解決しようとする課題） しかしながら、従来のダイナミック型PLA回路では、
次のような課題があった。
前記文献１のPLA回路では、入力信号に応答して解読
信号を出力するデコーダを有している。そして、解読信
号の出力の前に、該解読信号が出力されるデコーダの出
力端の電位を予め第１の電位にプリチャージする第１の
プリチャージ期間経過後に、外部より該デコーダに入力
される入力信号に応答して、該デコーダの出力端から第
１の電位あるいは第１の電位とは異なる第２の電位を有
する解読信号を出力する構成になっている。そのため、
その回路構成上、PLA回路のプリチャージ期間中はPLA出
力を得ることができない。
前記文献２のPLA回路においても、PLA出力が有効なの
は、AND平面のプリチャージ中であり、OR平面のプリチ
ャージ中はPLA出力を得ることができない。
このように、従来のPLA回路では、プリチャージ中にP
LA出力を得ることができない。そのため、PLA回路を用
いた制御回路のタイミングが遅くなり、命令の実行スピ
ードの低下や、スループットの低下等といった問題が生
じ、それらを解決することが困難であった。
本考案は前記従来技術が持っていた課題として、プリ
チャージ期間中にPLA出力を得ることができない点につ
いて解決したダイナミック型PLA回路を提供するもので
ある。
（課題を解決するための手段） 本考案は、前記課題を解決するために、マイクロコン
ピュータ等に使用するダイナミック型PLA回路におい
て、第１の電位に接続されるスイッチと、前記スイッチ
を介して前記第１の電位に接続され、外部より与えられ
る入力信号に応答して出力端より解読信号を出力するデ
コーダと、ラッチ回路と、所定のタイミング信号によっ
て前記ラッチ回路の出力を制御するゲート回路とを、備
えている。
ここで、前記デコーダは、前記解読信号の出力前に前
記スイッチがオンすることによって出力端の電位が前記
第１の電位にプリチャージされる第１のプリチャージ期
間経過後に、前記入力信号に応答して、該出力端から前
記第１の電位あるいは該第１の電位とは異なる第２の電
位を有する前記解読信号を出力する回路である。また、
前記ラッチ回路は、前記第１のプリチャージ期間経過後
であり、かつ前記解読信号が出力された後と再び前記ス
イッチがオンして前記出力端の電位が前記第１の電位に
プリチャージされる第２のプリチャージ期間との間に前
記解読信号をラッチする回路である。
（作用） 本考案によれば、以上のようにダイナミック型PLA回
路を構成したので、デコーダは、第１のプリチャージ期
間経過後に、入力信号に応答して出力端から解読信号を
出力する。この解読信号は、第１のプリチャージ期間経
過後の第２のプリチャージ期間の前に、ラッチ回路にラ
ッチされる。その後、ゲート回路が、ラッチ回路の出力
を所定のタイミング信号に同期して出力する。これによ
り、第２のプリチャージ期間にかかわらず、任意のタイ
ミングでPLA出力が得られる。従って、前記課題を解決
できるのである。
（実施例） 第１図は、本考案の一実施例を示すダイナミック型PL
A回路の回路図である。
このPLA回路は、マイクロコンピュータ等に設けられ
るもので、相補的な複数の命令コード入力信号A,,B,
,C,，……を解読する複数のデコーダ10-1,10-2……
を備えている。各デコーダ10-1,10-2……は、複数のエ
ンハンスメント型MOSトランジスタ（以下、EMOSとい
う）11とデプレッション型MOSトランジスタ（以下、DMO
Sという）12とが直列に接続され、NAND回路を構成して
いる。デコーダ10-1,10-2……の一端には、複数のＮチ
ャンネルMOSトランジスタ（以下、NMOSという）21から
なるプリチャージ回路20が接続され、その各NMOS21のゲ
ートにはプリチャージ信号▲▼が共通接続されて
いる。
デコーダ10-1,10-2……の他端、つまり出力端は互い
に接続され、ワイヤードOR回路30を構成している。ワイ
ヤードOR回路30の出力信号（解読信号）P1は、ゲートが
プリチャージ信号▲▼に接続されたＰチャンネル
MOSトランジスタ（以下、PMOSという）41のスイッチか
らなるプリチャージ回路40と、センスアンプ50の入力側
とに、接続されている。
センスアンプ50は、ワイヤードOR回路30の出力信号P1
を増幅する機能を有し、該出力信号P1を反転するインバ
ータ51と、そのインバータ51の出力信号P2を正帰還して
立上り及び立下り波形を急峻にする波形整形用のPMOS52
とで構成され、その出力信号P2がラッチ回路60の入力端
子Ｄに接続されている。ラッチ回路60は、タイミング信
号P3が供給されるクロック端子Ｌ、リセット信号RTが供
給されるリセット端子Ｒ、及び出力端子Ｑを有し、その
出力端子Ｑの出力信号P4とタイミング信号P5とが、ゲー
ト回路である２入力ANDゲート70の入力に接続され、そ
のANDゲート70の出力信号P6がPLA回路の出力として使用
される。
第２図は、第１図のタイミングチャートであり、この
図を参照しつつ第１図の動作を説明する。
なお、第２図において、M1〜M3はこのPLA回路が使用
されている例えばマイクロコンピュータのマシンサイク
ルであり、その各マシンサイクルM1〜M3が４つのステー
トタイミングT1〜T4でそれぞれ構成されている。
一般に、マシンサイクルM1におけるステートタイミン
グT1〜T2の期間は命令のフェッチ期間であり、第１図の
命令コード入力信号A,〜C,が確定する期間である。
PLA回路のプリチャージも、この期間M1・T1〜T2（第１
のプリチャージ期間）内で行われる。また期間M1・T1の
タイミングで、第１図のリセット信号RTが供給される。
期間M1・T3〜T4は命令の実行期間であり、フェッチした
命令コード入力信号A,〜C,をデコードしたPLA回路
の出力信号P6が使用される期間である。期間M1・T4のタ
イミングでタイミング信号P3が供給される。
期間M2・T1〜T2は、命令の２バイト目や命令のモディ
ファイ（変換）のために、再び命令コード入力信号Ａ〜
Ｃが変化する期間であり、そのためプリチャージを再度
行う必要がある。この期間M2・T1のタイミング（第２の
プリチャージ期間）でタイミング信号P5が供給される。
期間M2・T3〜T4は、期間M2・T1〜T2で確定した命令コー
ド入力信号A,〜C,に基づいた命令の実行期間であ
る。以下、マシンサイクルM3の期間についても同様であ
る。
第２図のタイミングチャートにおいて、プリチャージ
期間であるマシンサイクルM2中のステートタイミングT1
で、PLA出力信号P6を得る場合について説明する。
先ず、マシンサイクルM1において、ステートタイミン
グT1でプリチャージ信号▲▼が“L"レベルになる
と、プリチャージ回路20,40中のNMOS21がオフ状態、PMO
S41がオン状態となり、ワイヤードOR回路30の出力信号
が電源電位（第１の電位）VDDへプリチャージされる。
そしてこのマシンサイクルM1において、デコーダ10-1,1
0-2……により、命令コード入力信号A,〜C,……の
デコードを行う。
ここで、デコーダ10-1,10-2……はEMOS11とDMOS12を
適宜組合せることにより、どのような入力の組合せに対
してもデコード可能である。従って、プリチャージ信号
▲▼が“H"レベルになり、プリチャージ回路20,4
0中のNMOS21がオン状態、PMOS41がオフ状態となってプ
リチャージが終わると、ワイヤードOR回路30の出力が接
地電位（第２の電位）に下がる。すると、それがセンス
アンプ50中のインバータ51で反転され、そのセンスアン
プ50の出力信号P2が“H"レベルに立上がる。この出力信
号P2をラッチ回路60にて、期間M1・T4のタイミング信号
P3でラッチすれば、そのラッチ回路60の出力信号P4が
“H"レベルとなる。
次に、マシンサイクルM2において、プリチャージ期間
であるステートタイミングT1で、タイミング信号P5が
“H"レベルになると、ANDゲート70が開き、そのANDゲー
ト70を通して、ステートタイミングT1期間にPLA出力信
号P6を得ることができる。
前記と同様の動作により、タイミング信号P5を変化さ
せることで、期間M2・T2、M3・T1、M3・T2……において
も、PLA出力信号P6が得られる。
本実施例では、次のような利点を有している。
従来のダイナミック型PLA回路では、第１図のラッチ
回路60やANDゲート70が設けられていないため、プリチ
ャージ中は、第２図の出力信号P2a波形（これは、本実
施例の出力信号P2波形に対応）に示すように、プリチャ
ージ回路40により出力信号P1が“H"レベルとなってセン
スアンプ50の出力信号P2aが“L"レベルに固定されるた
め、PLA出力を使用することができなかった。
即ち、従来のダイナミック型PLA回路では、まず、プ
リチャージ回路40が出力信号P1の電位を“H"レベルにプ
リチャージする。次に、デコーダ10-1,10-2、ワイヤー
ドOR回路30、及びプリチャージ回路20により、命令コー
ド入力信号A,〜C,に応答して出力信号P1（即ち、
“H"レベルあるいは“L"レベルの電位レベルを有する解
読信号）が出力される。ここで、出力信号P1が“L"レベ
ルとなるのは、デコーダ10-1あるいはデコーダ10-2の少
なくとも一方のデコーダのすべてのEMOS11がオンするよ
うな入力信号が入力したときである。また、出力信号P1
が“H"レベルの状態でいるのは、デコーダ10-1及びデコ
ーダ10-2の両方のデコーダの少なくとも１つのEMOS11が
オフするような入力信号が入力したときである。
つまり、従来のダイナミック型PLA回路は、第１のプ
リチャージを行うことで入力信号に対して電源電位（第
１の電位）VDDあるいはその電位とは異なる接地電位
（第２の電位）を有する出力信号（解読信号）P1が得ら
れる。そのため、プリチャージ中にPLA出力を得ること
ができなかった。
そこで、本実施例では、期間M2・T1,T2、M3・T1,T2…
…のプリチャージ中、例えば、期間M2・T1でPLA出力信
号P6が必要な場合、期間M1・T4で出力するようにデコー
ダ10-1,10-2……を構成し、その出力信号P1をセンスア
ンプ50を介してラッチ回路60でラッチし、そのラッチ出
力信号とタイミング信号P5との論理積をANDゲート70で
とるようにしている。そのため、期間M2・T1でのPLA出
力信号P6が得られる。このように、期間M2・T1,T2、M3
・T1,T2……のプリチャージ中でも、PLA出力信号P6が得
られるので、マイクロコンピュータの制御回路として、
タイミングに無駄のない回路が実現でき、それによって
命令の実行スピードやスループットを向上できる。
なお、本考案は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば、次のよ
うなものがある。
（ａ）デコーダ10-1,10-2……は、他のトランジスタ等
で構成してもよい。さらに、それらのデコーダ10-1,10-
2……で構成されるNAND回路は、インバータ等を設ける
ことによってAND回路の構成にしてもよい。
（ｂ）ゲート回路は、ANDゲート70で構成したが、NAND
ゲート等の他のゲートで構成してもよい。
（ｃ）プリチャージ回路20,40及びセンスアンプ50を、
他のトランジスタ等を用いて構成したり、ワイヤードOR
回路30を、ゲート回路を用いて構成したり、さらには上
記実施例を、マイクロコンピュータ以外の装置に用いて
もよい。
（考案の効果） 以上詳細に説明したように、本考案によれば、デコー
ダの出力端から出力される解読信号を、第２のプリチャ
ージの前にラッチ回路でラッチし、そのラッチ回路の出
力信号をゲート回路で制御する構成にしたので、ダイナ
ミック型PLA回路のプリチャージにかかわらず、そのプ
リチャージ中をも含めて、任意のタイミングでPLA出力
を得ることができる。従って、マイクロコンピュータの
制御回路等として、タイミングに無駄のない回路が実現
でき、命令の実行スピードやスループット等を改善する
ことができる。
【図面の簡単な説明】
第１図は本考案の実施例を示すダイナミック型PLA回路
の回路図、第２図は第１図のタイミングチャートであ
る。 10-1,10-2……デコーダ、20,40……プリチャージ回路、
30……ワイヤードOR回路、50……センスアンプ、60……
ラッチ回路、70……ANDゲート。

Claims (1)

    (57)【実用新案登録請求の範囲】
  1. 【請求項１】第１の電位に接続されるスイッチと、 前記スイッチを介して前記第１の電位に接続され、外部
    より与えられる入力信号に応答して出力端より解読信号
    を出力するデコーダであって、前記解読信号の出力前に
    前記スイッチがオンすることによって前記出力端の電位
    が前記第１の電位にプリチャージされる第１のプリチャ
    ージ期間経過後に、前記入力信号に応答して、前記出力
    端から前記第１の電位あるいは該第１の電位とは異なる
    第２の電位を有する前記解読信号を出力するデコーダ
    と、 前記第１のプリチャージ期間経過後であり、かつ前記解
    読信号が出力された後と再び前記スイッチがオンして前
    記出力端の電位が前記第１の電位にプリチャージされる
    第２のプリチャージ期間との間に前記解読信号をラッチ
    するラッチ回路と、 所定のタイミング信号によって前記ラッチ回路の出力を
    制御するゲート回路とを、 備えたことを特徴とするダイナミック型PLA回路。
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