JP2623979B2 - ダイナミック型論理回路 - Google Patents
ダイナミック型論理回路Info
- Publication number
- JP2623979B2 JP2623979B2 JP756291A JP756291A JP2623979B2 JP 2623979 B2 JP2623979 B2 JP 2623979B2 JP 756291 A JP756291 A JP 756291A JP 756291 A JP756291 A JP 756291A JP 2623979 B2 JP2623979 B2 JP 2623979B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- decoder
- address
- sequencer
- decode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 230000004913 activation Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17784—Structural details for adapting physical parameters for supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴがアレイ
状に配列されたダイナミック型論理回路に関する。
状に配列されたダイナミック型論理回路に関する。
【０００２】
【従来の技術】ダイナミック型論理回路は、集積度の高
い、またプログラマブルな論理回路として、ＬＳＩの重
要な設計手法の一つであり、マイクロＲＯＭの設計など
に用いられる。
い、またプログラマブルな論理回路として、ＬＳＩの重
要な設計手法の一つであり、マイクロＲＯＭの設計など
に用いられる。
【０００３】以下、図５，図６を用いて従来のダイナミ
ック型論理回路を説明する。
ック型論理回路を説明する。
【０００４】図５は従来のダイナミック型論理回路を示
す回路図、図６は従来のダイナミック型論理回路が内蔵
するデコーダの回路図である。
す回路図、図６は従来のダイナミック型論理回路が内蔵
するデコーダの回路図である。
【０００５】ダイナミック型論理回路５００はダイナミ
ック型論理回路５００の内部アドレスを生成するシーケ
ンサ５１０と、内部アドレスの上位アドレスをデコード
する第１のデコーダ（以下、Ｘデコーダと記す）５２
０、並びに、内部アドレスの下位アドレスをデコードす
る第２のデコーダ（Ｙデコーダ）５３０と、内部アドレ
スに対する出力データの論理を決定するコード部５４０
と、内部アドレスの下位アドレスに基づきコード部の出
力を選択するセレクタ５５０と、セレクタ５５０の出力
を特定のタイミングで保持する出力部５６０で構成す
る。
ック型論理回路５００の内部アドレスを生成するシーケ
ンサ５１０と、内部アドレスの上位アドレスをデコード
する第１のデコーダ（以下、Ｘデコーダと記す）５２
０、並びに、内部アドレスの下位アドレスをデコードす
る第２のデコーダ（Ｙデコーダ）５３０と、内部アドレ
スに対する出力データの論理を決定するコード部５４０
と、内部アドレスの下位アドレスに基づきコード部の出
力を選択するセレクタ５５０と、セレクタ５５０の出力
を特定のタイミングで保持する出力部５６０で構成す
る。
【０００６】シーケンサ５１０とＸデコーダ５２０は上
位アドレスバス５１２で、シーケンサ５１０とＹデコー
ダ５３０は下位アドレスバス５１３で、Ｘデコーダ５２
０とコード部５４０はデコード線群５２２で、Ｙデコー
ダ５３０とセレクタ５５０はデコード線５３１〜５３４
で、コード部５４０とセレクタ５５０はコード部出力バ
ス５４１で、セレクタ５５０と出力部５６０はセレクタ
出力バス５５１で接続され、また、シーケンサは入力ア
ドレスバス５１４とシーケンサ起動信号線５１１を、Ｘ
デコーダ５２０は第１のクロック信号線５２１を、出力
部は第２のクロック信号線５６１を入力し、出力部５６
０は出力バス５６２を出力する。
位アドレスバス５１２で、シーケンサ５１０とＹデコー
ダ５３０は下位アドレスバス５１３で、Ｘデコーダ５２
０とコード部５４０はデコード線群５２２で、Ｙデコー
ダ５３０とセレクタ５５０はデコード線５３１〜５３４
で、コード部５４０とセレクタ５５０はコード部出力バ
ス５４１で、セレクタ５５０と出力部５６０はセレクタ
出力バス５５１で接続され、また、シーケンサは入力ア
ドレスバス５１４とシーケンサ起動信号線５１１を、Ｘ
デコーダ５２０は第１のクロック信号線５２１を、出力
部は第２のクロック信号線５６１を入力し、出力部５６
０は出力バス５６２を出力する。
【０００７】また、Ｘデコーダ５２０はＰチャネルＭＯ
ＳＦＥＴアレイ６３０、ＮチャネルＭＯＳＦＥＴアレイ
６１０，６２０、インバータ６４１〜６４４で構成さ
れ、更にＰチャネルＭＯＳＦＥＴアレイ６３０を構成す
るＰチャネルＭＯＳＦＥＴならびにＮチャネルＭＯＳＦ
ＥＴアレイ６１０を構成するＮチャネルＭＯＳＦＥＴは
デコード線６０１〜６０８のいずれかに接続しており、
ＮチャネルＭＯＳＦＥＴアレイ６２０を構成するＮチャ
ネルＭＯＳＦＥＴは任意のアドレス線６５１〜６５３，
６６１〜６６３並びに任意のデコード線６０１〜６０８
に接続している。
ＳＦＥＴアレイ６３０、ＮチャネルＭＯＳＦＥＴアレイ
６１０，６２０、インバータ６４１〜６４４で構成さ
れ、更にＰチャネルＭＯＳＦＥＴアレイ６３０を構成す
るＰチャネルＭＯＳＦＥＴならびにＮチャネルＭＯＳＦ
ＥＴアレイ６１０を構成するＮチャネルＭＯＳＦＥＴは
デコード線６０１〜６０８のいずれかに接続しており、
ＮチャネルＭＯＳＦＥＴアレイ６２０を構成するＮチャ
ネルＭＯＳＦＥＴは任意のアドレス線６５１〜６５３，
６６１〜６６３並びに任意のデコード線６０１〜６０８
に接続している。
【０００８】ここで、内部アドレスをｎビット、Ｙデコ
ーダ５３０にはｎビットのうち２ビットが入力されてい
るものとして、ダイナミック型論理回路の動作について
説明する。
ーダ５３０にはｎビットのうち２ビットが入力されてい
るものとして、ダイナミック型論理回路の動作について
説明する。
【０００９】シーケンサ５１０はシーケンサ起動信号線
５１１がアクティブになると入力アドレスバス５１４か
らｎビットのアドレスを生成し、その時点からクロック
毎に連続したアドレスを生成する。シーケンサによって
生成されたアドレスは、（ｎ−２）ビットのアドレスバ
ス及び、２ビットアドレスバスに分割して、出力アドレ
スをそれぞれＸデコーダ５２０、Ｙデコーダ５３０に出
力する。Ｘデコーダ５２０はシーケンサ５１０の出力し
た上位（ｎ−２）ビットのアドレスをデコードし、デコ
ード線群５２２のなかのデコード線をアクティブし、コ
ード部５４０に出力する。一方、Ｙデコーダ５３０はシ
ーケンサ５１０の出力した下位２ビットのアドレスをデ
コードし、下位２ビットのアドレスが“０”を示すとき
デコード線５３１を、“１”を示すときデコード線５３
２を、“２”を示すときデコード線５３３を、“３”を
示すときデコード線５３４をアクティブにし、セレクタ
５５０に出力する。コード部５４０は入力されるデコー
ド線群５２２に対する論理をコード部出力バス５４１を
介してセレクタ５５０に出力する。セレクタ５５０はＹ
デコーダ５３０がアクティブにしたデコード線５３１〜
５３４により、コード出力バス５４１のデータを選択
し、その結果をセレクタ出力バス５５１を介して、出力
部５６０に出力する。出力部はセレクタ出力バス５５１
のデータを第２のクロック信号線５６１のタイミングで
保持し、その出力データを出力バス５６２に出力する。
５１１がアクティブになると入力アドレスバス５１４か
らｎビットのアドレスを生成し、その時点からクロック
毎に連続したアドレスを生成する。シーケンサによって
生成されたアドレスは、（ｎ−２）ビットのアドレスバ
ス及び、２ビットアドレスバスに分割して、出力アドレ
スをそれぞれＸデコーダ５２０、Ｙデコーダ５３０に出
力する。Ｘデコーダ５２０はシーケンサ５１０の出力し
た上位（ｎ−２）ビットのアドレスをデコードし、デコ
ード線群５２２のなかのデコード線をアクティブし、コ
ード部５４０に出力する。一方、Ｙデコーダ５３０はシ
ーケンサ５１０の出力した下位２ビットのアドレスをデ
コードし、下位２ビットのアドレスが“０”を示すとき
デコード線５３１を、“１”を示すときデコード線５３
２を、“２”を示すときデコード線５３３を、“３”を
示すときデコード線５３４をアクティブにし、セレクタ
５５０に出力する。コード部５４０は入力されるデコー
ド線群５２２に対する論理をコード部出力バス５４１を
介してセレクタ５５０に出力する。セレクタ５５０はＹ
デコーダ５３０がアクティブにしたデコード線５３１〜
５３４により、コード出力バス５４１のデータを選択
し、その結果をセレクタ出力バス５５１を介して、出力
部５６０に出力する。出力部はセレクタ出力バス５５１
のデータを第２のクロック信号線５６１のタイミングで
保持し、その出力データを出力バス５６２に出力する。
【００１０】次に、Ｘデコーダについて動作を説明す
る。
る。
【００１１】デコード線６０１〜６０８は、第１のクロ
ック信号線５２１がハイレベルであるとき、インバータ
６４４とＰチャネルＭＯＳＦＥＴアレイ６３０を構成す
るＰチャネルＭＯＳＦＥＴによりハイレベルにプリチャ
ージされる。そして、第１のクロック信号線５２１がロ
ウレベルであるときに、デコード線６０１〜６０８とア
ドレス線６５１〜６５３，６６１〜６６３の任意の交点
に配置されたＮチャネルＭＯＳＦＥＴアレイ６２０を構
成するＮチャネルＭＯＳＦＥＴにより、アドレス線６５
１〜６５３，６６１〜６６３に対するデコード線６０１
〜６０８の論理を決定する。
ック信号線５２１がハイレベルであるとき、インバータ
６４４とＰチャネルＭＯＳＦＥＴアレイ６３０を構成す
るＰチャネルＭＯＳＦＥＴによりハイレベルにプリチャ
ージされる。そして、第１のクロック信号線５２１がロ
ウレベルであるときに、デコード線６０１〜６０８とア
ドレス線６５１〜６５３，６６１〜６６３の任意の交点
に配置されたＮチャネルＭＯＳＦＥＴアレイ６２０を構
成するＮチャネルＭＯＳＦＥＴにより、アドレス線６５
１〜６５３，６６１〜６６３に対するデコード線６０１
〜６０８の論理を決定する。
【００１２】
【発明が解決しようとする課題】上述した従来のダイナ
ミック型論理回路では、連続したアドレスを入力したと
き、Ｘデコーダの出力は変化しないのにもかかわらず、
内部のデコード線はプリチャージ／ディスチャージされ
るため、その際に発生する電流により、ダイナミック型
論理回路の動作電流が多くなるという欠点を有してい
る。
ミック型論理回路では、連続したアドレスを入力したと
き、Ｘデコーダの出力は変化しないのにもかかわらず、
内部のデコード線はプリチャージ／ディスチャージされ
るため、その際に発生する電流により、ダイナミック型
論理回路の動作電流が多くなるという欠点を有してい
る。
【００１３】
【課題を解決するための手段】本発明のダイナミック型
論理回路は、特定のタイミング信号により入力アドレス
から内部アドレスを生成し、以下クロック毎に連続した
アドレスを生成するシーケンサと、前記シーケンサの出
力の上位アドレスのみをデコードし、クロック信号線に
より内部のデコード線をプリチャージされ、前記シーケ
ンサの出力アドレスによりサンプリングされる第１のデ
コーダと、前記シーケンサの出力の下位アドレスのみを
デコードする第２のデコーダと、第１のデコーダの出力
を保持する保持回路とを備えたダイナミック型論理回路
において、前記第２のデコーダの出力信号線の一部と前
記シーケンサに入力される前記タイミング信号を用い
て、前記第１のデコーダのプリチャージを禁止する手段
を有する。
論理回路は、特定のタイミング信号により入力アドレス
から内部アドレスを生成し、以下クロック毎に連続した
アドレスを生成するシーケンサと、前記シーケンサの出
力の上位アドレスのみをデコードし、クロック信号線に
より内部のデコード線をプリチャージされ、前記シーケ
ンサの出力アドレスによりサンプリングされる第１のデ
コーダと、前記シーケンサの出力の下位アドレスのみを
デコードする第２のデコーダと、第１のデコーダの出力
を保持する保持回路とを備えたダイナミック型論理回路
において、前記第２のデコーダの出力信号線の一部と前
記シーケンサに入力される前記タイミング信号を用い
て、前記第１のデコーダのプリチャージを禁止する手段
を有する。
【００１４】
【実施例】以下、実施例につき詳述する。
【００１５】本発明の一実施例のダイナミック型論理回
路を図１，図２，図３を参照して説明する。
路を図１，図２，図３を参照して説明する。
【００１６】図１は本発明の一実施例を示すダイナミッ
ク型論理回路の回路図、図２は本発明の一実施例を示す
ダイナミック型論理回路が内蔵するデコーダの回路図、
図３は本発明の一実施例を示すダイナミック型論理回路
の動作タイミング図である。
ク型論理回路の回路図、図２は本発明の一実施例を示す
ダイナミック型論理回路が内蔵するデコーダの回路図、
図３は本発明の一実施例を示すダイナミック型論理回路
の動作タイミング図である。
【００１７】ダイナミック型論理回路１００はダイナミ
ック型論理回路１００の内部アドレスを生成するシーケ
ンサ１１０と、内部アドレスの上位アドレスをデコード
するＸデコーダ１２０と、並びに、内部アドレスの下位
アドレスをデコードするＹデコーダ１３０と、Ｘデコー
ダ１２０の出力を保持する保持回路１７０と、内部アド
レスに対する出力データの論理を決定するコード部１４
０と、内部アドレスの下位アドレスに基づきコード部１
４０の出力を選択するセレクタ１５０と、セレクタ１５
０の出力を特定のタイミングで保持する出力部１６０と
ラッチ回路１９０と論理ゲート１８０で構成する。
ック型論理回路１００の内部アドレスを生成するシーケ
ンサ１１０と、内部アドレスの上位アドレスをデコード
するＸデコーダ１２０と、並びに、内部アドレスの下位
アドレスをデコードするＹデコーダ１３０と、Ｘデコー
ダ１２０の出力を保持する保持回路１７０と、内部アド
レスに対する出力データの論理を決定するコード部１４
０と、内部アドレスの下位アドレスに基づきコード部１
４０の出力を選択するセレクタ１５０と、セレクタ１５
０の出力を特定のタイミングで保持する出力部１６０と
ラッチ回路１９０と論理ゲート１８０で構成する。
【００１８】シーケンサ５１０とＸデコーダ１２０は上
位アドレスバス１１２で、シーケンサ１１０とＹデコー
ダ１３０は下位アドレスバス１１３で、Ｘデコーダ１２
０と保持回路１７０はデコード線群１２２で、保持回路
１７０とコード部１４０はデコード線群１７１で、Ｙデ
コーダ１３０とセレクタ１５０はデコード線１３１〜１
３４で、コード部１４０とセレクタ１５０はコード部出
力バス１４１で、セレクタ１５０と出力部１６０はセレ
クタ出力バス１５１で、ラッチ回路１９０とＹデコーダ
１３０はデコード線１３１で、論理ゲート１８０とラッ
チ回路１９０はラッチ出力信号線１９１で、論理ゲート
１８０とＸデコーダ１２０は論理ゲート出力信号１８２
で接続され、また、シーケンサ１１０は入力アドレスバ
ス１１４とシーケンサ起動信号線１１１を、論理ゲート
１８０はシーケンサ起動信号線１１１，第１のクロック
信号線１８１を、ラッチ回路１９０ならびに出力部１６
０は第２のクロック信号線１６１を入力し、出力部１６
０は出力バス１６２を出力する。
位アドレスバス１１２で、シーケンサ１１０とＹデコー
ダ１３０は下位アドレスバス１１３で、Ｘデコーダ１２
０と保持回路１７０はデコード線群１２２で、保持回路
１７０とコード部１４０はデコード線群１７１で、Ｙデ
コーダ１３０とセレクタ１５０はデコード線１３１〜１
３４で、コード部１４０とセレクタ１５０はコード部出
力バス１４１で、セレクタ１５０と出力部１６０はセレ
クタ出力バス１５１で、ラッチ回路１９０とＹデコーダ
１３０はデコード線１３１で、論理ゲート１８０とラッ
チ回路１９０はラッチ出力信号線１９１で、論理ゲート
１８０とＸデコーダ１２０は論理ゲート出力信号１８２
で接続され、また、シーケンサ１１０は入力アドレスバ
ス１１４とシーケンサ起動信号線１１１を、論理ゲート
１８０はシーケンサ起動信号線１１１，第１のクロック
信号線１８１を、ラッチ回路１９０ならびに出力部１６
０は第２のクロック信号線１６１を入力し、出力部１６
０は出力バス１６２を出力する。
【００１９】また、Ｘデコーダ１２０はＰチャネルＭＯ
ＳＦＥＴアレイ２３０、ＮチャネルＭＯＳＦＥＴアレイ
２１０，２２０、インバータ２４１〜２４４で構成さ
れ、更にＰチャネルＭＯＳＦＥＴアレイ２３０を構成す
るＰチャネルＭＯＳＦＥＴならびにＮチャネルＭＯＳＦ
ＥＴアレイ２１０を構成するＮチャネルＭＯＳＦＥＴは
デコード線２０１〜２０８のいずれかに接続しており、
ＮチャネルＭＯＳＦＥＴアレイ２２０を構成するＮチャ
ネルＭＯＳＦＥＴは任意のアドレス線２５１〜２５３，
２６１〜２６３並びに任意のデコード線２０１〜２０８
に接続している。
ＳＦＥＴアレイ２３０、ＮチャネルＭＯＳＦＥＴアレイ
２１０，２２０、インバータ２４１〜２４４で構成さ
れ、更にＰチャネルＭＯＳＦＥＴアレイ２３０を構成す
るＰチャネルＭＯＳＦＥＴならびにＮチャネルＭＯＳＦ
ＥＴアレイ２１０を構成するＮチャネルＭＯＳＦＥＴは
デコード線２０１〜２０８のいずれかに接続しており、
ＮチャネルＭＯＳＦＥＴアレイ２２０を構成するＮチャ
ネルＭＯＳＦＥＴは任意のアドレス線２５１〜２５３，
２６１〜２６３並びに任意のデコード線２０１〜２０８
に接続している。
【００２０】ここで、入力アドレスをｎビット、Ｙデコ
ーダにはｎビットのうち２ビットが入力されているもの
として、ダイナミック型論理回路の動作について説明す
る。
ーダにはｎビットのうち２ビットが入力されているもの
として、ダイナミック型論理回路の動作について説明す
る。
【００２１】シーケンサ１１０はシーケンサ起動信号１
１１がアクティブになると入力アドレスバス１１４から
ｎビットのアドレスを生成し、その時点からクロック毎
に連続したアドレスを生成する。シーケンサ１１１によ
って生成されたアドレスは、（ｎ−２）ビットの上位ア
ドレスバス１１２及び、２ビットの下位アドレスバス１
１３に分割して、内部アドレスをそれぞれＸデコーダ１
２０、Ｙデコーダ１３０に出力する。Ｘデコーダ１２０
はシーケンサ１１１の出力した上位（ｎ−２）ビットの
アドレスをデコードし、デコード線群１２２をアクティ
ブし、保持回路１７０に出力する。保持回路１７０はＸ
デコーダ１２０の出力したデコード線群１２２の状態を
保持し、デコード線群１７１をコード部１４０に出力す
る。一方、Ｙデコーダ１３０はシーケンサ１１１の出力
した下位２ビットのアドレスをデコードし、下位２ビッ
トのアドレスが“０”を示すときデコード線１３４を、
“１”を示すときデコード線１３３を、“２”を示すと
きデコード線１３２を、“３”を示すときデコード線１
３１をアクティブにし、セレクタ１５０に出力する。コ
ード部１４０は入力されるデコード線群１７１に対する
論理をコード部出力バス１４１としてセレクタ１５０に
出力する。セレクタ１５０はＹデコーダ１３０がアクテ
ィブにしたデコード線１３１〜１３４により、コード部
出力バス１４１のデータを選択し、その結果をセレクタ
出力バス１５１を介して、出力部１６０に出力する。出
力部１６０はセレクタ出力バス１５１を第２のクロック
信号線１６１のタイミングで保持し、その出力データを
出力バス１６２に出力する。
１１がアクティブになると入力アドレスバス１１４から
ｎビットのアドレスを生成し、その時点からクロック毎
に連続したアドレスを生成する。シーケンサ１１１によ
って生成されたアドレスは、（ｎ−２）ビットの上位ア
ドレスバス１１２及び、２ビットの下位アドレスバス１
１３に分割して、内部アドレスをそれぞれＸデコーダ１
２０、Ｙデコーダ１３０に出力する。Ｘデコーダ１２０
はシーケンサ１１１の出力した上位（ｎ−２）ビットの
アドレスをデコードし、デコード線群１２２をアクティ
ブし、保持回路１７０に出力する。保持回路１７０はＸ
デコーダ１２０の出力したデコード線群１２２の状態を
保持し、デコード線群１７１をコード部１４０に出力す
る。一方、Ｙデコーダ１３０はシーケンサ１１１の出力
した下位２ビットのアドレスをデコードし、下位２ビッ
トのアドレスが“０”を示すときデコード線１３４を、
“１”を示すときデコード線１３３を、“２”を示すと
きデコード線１３２を、“３”を示すときデコード線１
３１をアクティブにし、セレクタ１５０に出力する。コ
ード部１４０は入力されるデコード線群１７１に対する
論理をコード部出力バス１４１としてセレクタ１５０に
出力する。セレクタ１５０はＹデコーダ１３０がアクテ
ィブにしたデコード線１３１〜１３４により、コード部
出力バス１４１のデータを選択し、その結果をセレクタ
出力バス１５１を介して、出力部１６０に出力する。出
力部１６０はセレクタ出力バス１５１を第２のクロック
信号線１６１のタイミングで保持し、その出力データを
出力バス１６２に出力する。
【００２２】次に、Ｘデコーダについて動作を説明す
る。
る。
【００２３】デコード線２０１〜２０８は、論理ゲート
１８０の論理により、第１のクロック信号線１８１がハ
イレベルであり、かつ、シーケンサ起動信号線１１１ま
たはデコード線１３１をラッチ回路１９０により第２の
クロック信号線１６１のタイミングに同期化したラッチ
出力信号線１９１がアクティブであるときに、ハイレベ
ルにプリチャージされる。すなわち、シーケンサ１１０
が動作を開始するとき、及び、シーケンサ１１０の出力
する下位２ビットのアドレスが“３”から“０”にイン
クリメントされるときに、デコード線２０１〜２０８を
プリチャージする。そして、第１のクロック信号線１８
１がロウレベルであるときに、デコード線２０１〜２０
８とアドレス線２５１〜２５３，２６１〜２６３の任意
の交点に配置されたＮチャネルＭＯＳＦＥＴアレイ２２
０を構成するＮチャネルＭＯＳＦＥＴにより、アドレス
線２５１〜２５３，２６１〜２６３に対するデコード線
２０１〜２０８の論理を決定する。
１８０の論理により、第１のクロック信号線１８１がハ
イレベルであり、かつ、シーケンサ起動信号線１１１ま
たはデコード線１３１をラッチ回路１９０により第２の
クロック信号線１６１のタイミングに同期化したラッチ
出力信号線１９１がアクティブであるときに、ハイレベ
ルにプリチャージされる。すなわち、シーケンサ１１０
が動作を開始するとき、及び、シーケンサ１１０の出力
する下位２ビットのアドレスが“３”から“０”にイン
クリメントされるときに、デコード線２０１〜２０８を
プリチャージする。そして、第１のクロック信号線１８
１がロウレベルであるときに、デコード線２０１〜２０
８とアドレス線２５１〜２５３，２６１〜２６３の任意
の交点に配置されたＮチャネルＭＯＳＦＥＴアレイ２２
０を構成するＮチャネルＭＯＳＦＥＴにより、アドレス
線２５１〜２５３，２６１〜２６３に対するデコード線
２０１〜２０８の論理を決定する。
【００２４】次に、本発明の第二の実施例のダイナミッ
ク型論理回路について図４を参照して説明する。
ク型論理回路について図４を参照して説明する。
【００２５】図４は本発明の第二の実施例を示すダイナ
ミック型論理回路の回路図である。
ミック型論理回路の回路図である。
【００２６】ダイナミック型論理回路４００はダイナミ
ック型論理回路４００の内部アドレスを生成するシーケ
ンサ４１０と、内部アドレスの上位アドレスをデコード
するＸデコーダ４２０と、並びに、内部アドレスの下位
アドレスをデコードするＹデコーダ４３０と、Ｘデコー
ダ４２０の出力を保持する保持回路４７０と、内部アド
レスに対する出力データの論理を決定するコード部４４
０と、内部アドレスの下位アドレスに基づきコード部４
４０の出力を選択するセレクタ４５０と、セレクタ４５
０の出力を特定のタイミングで保持する出力部４６０と
ラッチ回路４９０と論理ゲート４８０で構成する。
ック型論理回路４００の内部アドレスを生成するシーケ
ンサ４１０と、内部アドレスの上位アドレスをデコード
するＸデコーダ４２０と、並びに、内部アドレスの下位
アドレスをデコードするＹデコーダ４３０と、Ｘデコー
ダ４２０の出力を保持する保持回路４７０と、内部アド
レスに対する出力データの論理を決定するコード部４４
０と、内部アドレスの下位アドレスに基づきコード部４
４０の出力を選択するセレクタ４５０と、セレクタ４５
０の出力を特定のタイミングで保持する出力部４６０と
ラッチ回路４９０と論理ゲート４８０で構成する。
【００２７】シーケンサ４１０とＸデコーダ４２０は上
位アドレスバス４１２で、シーケンサ４１０とＹデコー
ダ４３０は最下位アドレス線４１３で、Ｘデコーダ４２
０と保持回路４７０はデコード線群４２２で、保持回路
４７０とコード部４４０はデコード線群４７１で、Ｙデ
コーダ４３０とセレクタ４５０はデコード線４３１，４
３２で、コード部４４０とセレクタ４５０はコード部出
力バス４４１で、セレクタ４５０と出力部４６０はセレ
クタ出力バス４５１で、ラッチ回路４９０とＹデコーダ
４３０はデコード線４３１で、論理ゲート４８０とラッ
チ回路４９０はラッチ出力信号線４９１で、論理ゲート
４８０とＸデコーダ４２０は論理ゲート出力信号４８２
で接続され、また、シーケンサ４１０は入力アドレスバ
ス４１４とシーケンサ起動信号線４１１を、論理ゲート
４８０はシーケンサ起動信号線４１１、第１のクロック
信号線４８１を、ラッチ回路４９０ならびに出力部４６
０は第２のクロック信号線４６１を入力し、出力部４６
０は出力バス４６２を出力する。
位アドレスバス４１２で、シーケンサ４１０とＹデコー
ダ４３０は最下位アドレス線４１３で、Ｘデコーダ４２
０と保持回路４７０はデコード線群４２２で、保持回路
４７０とコード部４４０はデコード線群４７１で、Ｙデ
コーダ４３０とセレクタ４５０はデコード線４３１，４
３２で、コード部４４０とセレクタ４５０はコード部出
力バス４４１で、セレクタ４５０と出力部４６０はセレ
クタ出力バス４５１で、ラッチ回路４９０とＹデコーダ
４３０はデコード線４３１で、論理ゲート４８０とラッ
チ回路４９０はラッチ出力信号線４９１で、論理ゲート
４８０とＸデコーダ４２０は論理ゲート出力信号４８２
で接続され、また、シーケンサ４１０は入力アドレスバ
ス４１４とシーケンサ起動信号線４１１を、論理ゲート
４８０はシーケンサ起動信号線４１１、第１のクロック
信号線４８１を、ラッチ回路４９０ならびに出力部４６
０は第２のクロック信号線４６１を入力し、出力部４６
０は出力バス４６２を出力する。
【００２８】本実施例では、Ｘデコーダ４２０の出力す
るデコード線群４２２は、論理ゲート４８０の論理によ
り、第１のクロック信号線４８１がハイレベルであり、
かつ、シーケンサ起動信号線４１１またはデコード線４
３１をラッチ回路４９０により第２のクロック信号線４
６１のタイミングに同期化したラッチ出力信号線４９１
がアクティブであるときに、ハイレベルにプリチャージ
される。すなわち、シーケンサ４１０が動作を開始する
とき、及び、シーケンサ４１０の出力する下位２ビット
のアドレスが“１”から“０”にインクリメントされる
ときに、Ｘデコーダ４２０内部のデコード線群４２２を
プリチャージする。
るデコード線群４２２は、論理ゲート４８０の論理によ
り、第１のクロック信号線４８１がハイレベルであり、
かつ、シーケンサ起動信号線４１１またはデコード線４
３１をラッチ回路４９０により第２のクロック信号線４
６１のタイミングに同期化したラッチ出力信号線４９１
がアクティブであるときに、ハイレベルにプリチャージ
される。すなわち、シーケンサ４１０が動作を開始する
とき、及び、シーケンサ４１０の出力する下位２ビット
のアドレスが“１”から“０”にインクリメントされる
ときに、Ｘデコーダ４２０内部のデコード線群４２２を
プリチャージする。
【００２９】
【発明の効果】以上説明したように、本発明のダイナミ
ック型論理回路は、連続したアドレスを入力したとき、
Ｘデコーダの入力データが変化するときにのみ内部のデ
コード線をプリチャージし、入力データをデコードす
る。したがって、Ｘデコーダ内部で発生するプリチャー
ジを特定のタイミングのみ許可し、ハイレベルからのデ
ィスチャージの回数を抑制することにより、ダイナミッ
ク型論理回路の動作電流を減少できる効果がある。
ック型論理回路は、連続したアドレスを入力したとき、
Ｘデコーダの入力データが変化するときにのみ内部のデ
コード線をプリチャージし、入力データをデコードす
る。したがって、Ｘデコーダ内部で発生するプリチャー
ジを特定のタイミングのみ許可し、ハイレベルからのデ
ィスチャージの回数を抑制することにより、ダイナミッ
ク型論理回路の動作電流を減少できる効果がある。
【図１】本発明の第一の実施例のダイナミック型論理回
路の回路図である。
路の回路図である。
【図２】本発明の第一の実施例のダイナミック型論理回
路が内蔵するＸデコーダの回路図である。
路が内蔵するＸデコーダの回路図である。
【図３】本発明の第一の実施例のダイナミック型論理回
路の動作タイミング図である。
路の動作タイミング図である。
【図４】本発明の第二の実施例のダイナミック型論理回
路の回路図である。
路の回路図である。
【図５】従来のダイナミック型論理回路の回路図であ
る。
る。
【図６】従来のダイナミック型論理回路が内蔵するＸデ
コーダの回路図である。
コーダの回路図である。
Claims (1)
- 【請求項１】 特定のタイミング信号により入力アドレ
スから内部アドレスを生成し、以下クロック毎に連続し
たアドレスを生成するシーケンサと、前記シーケンサの
出力の上位アドレスのみをデコードし、クロック信号線
により内部のデコード線をプリチャージされ、前記シー
ケンサの出力アドレスによりサンプリングされる第１の
デコーダと、前記シーケンサの出力の下位アドレスのみ
をデコードする第２のデコーダと、第１のデコーダの出
力を保持する保持回路とを備えたダイナミック型論理回
路において、前記第２のデコーダの出力信号線の一部と
前記シーケンサに入力される前記タイミング信号を用い
て、前記第１のデコーダのプリチャージを禁止する手段
を備えたことを特徴とするダイナミック型論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP756291A JP2623979B2 (ja) | 1991-01-25 | 1991-01-25 | ダイナミック型論理回路 |
| DE69215117T DE69215117T2 (de) | 1991-01-25 | 1992-01-27 | Dynamische logische Schaltung mit verringertem Stromverbrauch |
| EP92101254A EP0496431B1 (en) | 1991-01-25 | 1992-01-27 | Dynamic logic circuit with reduced operating current |
| US07/825,682 US5250857A (en) | 1991-01-25 | 1992-01-27 | Dynamic logic circuit with reduced operating current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP756291A JP2623979B2 (ja) | 1991-01-25 | 1991-01-25 | ダイナミック型論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04248196A JPH04248196A (ja) | 1992-09-03 |
| JP2623979B2 true JP2623979B2 (ja) | 1997-06-25 |
Family
ID=11669245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP756291A Expired - Fee Related JP2623979B2 (ja) | 1991-01-25 | 1991-01-25 | ダイナミック型論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5250857A (ja) |
| EP (1) | EP0496431B1 (ja) |
| JP (1) | JP2623979B2 (ja) |
| DE (1) | DE69215117T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231578A (ja) * | 1993-02-04 | 1994-08-19 | Nec Corp | ダイナミック型デコーダ |
| US5692147A (en) * | 1995-06-07 | 1997-11-25 | International Business Machines Corporation | Memory mapping method and apparatus to fold sparsely populated structures into densely populated memory columns or rows by selectively transposing X and Y address portions, and programmable gate array applications thereof |
| US6256225B1 (en) | 1999-02-26 | 2001-07-03 | Micron Technology, Inc. | Construction and application for non-volatile reprogrammable switches |
| US6297989B1 (en) | 1999-02-26 | 2001-10-02 | Micron Technology, Inc. | Applications for non-volatile memory cells |
| US6452856B1 (en) | 1999-02-26 | 2002-09-17 | Micron Technology, Inc. | DRAM technology compatible processor/memory chips |
| US6380581B1 (en) | 1999-02-26 | 2002-04-30 | Micron Technology, Inc. | DRAM technology compatible non volatile memory cells with capacitors connected to the gates of the transistors |
| JP5102789B2 (ja) * | 2009-01-16 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置及びデータプロセッサ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4660171A (en) * | 1981-12-21 | 1987-04-21 | International Business Machines Corp. | Apparatus and method using a programmable logic array for decoding an operation code and providing a plurality of sequential output states |
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| US4661724A (en) * | 1985-05-06 | 1987-04-28 | Motorola, Inc. | Row decoder |
| US4817054A (en) * | 1985-12-04 | 1989-03-28 | Advanced Micro Devices, Inc. | High speed RAM based data serializers |
| JP2546228B2 (ja) * | 1985-12-20 | 1996-10-23 | 株式会社日立製作所 | 選択回路 |
| JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JP2515853Y2 (ja) * | 1989-04-06 | 1996-10-30 | 沖電気工業株式会社 | ダイナミック型ｐｌａ回路 |
| KR930006622B1 (ko) * | 1990-09-04 | 1993-07-21 | 삼성전자 주식회사 | 반도체 메모리장치 |
-
1991
- 1991-01-25 JP JP756291A patent/JP2623979B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-27 EP EP92101254A patent/EP0496431B1/en not_active Expired - Lifetime
- 1992-01-27 US US07/825,682 patent/US5250857A/en not_active Expired - Fee Related
- 1992-01-27 DE DE69215117T patent/DE69215117T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69215117T2 (de) | 1997-04-03 |
| EP0496431B1 (en) | 1996-11-13 |
| US5250857A (en) | 1993-10-05 |
| DE69215117D1 (de) | 1996-12-19 |
| JPH04248196A (ja) | 1992-09-03 |
| EP0496431A1 (en) | 1992-07-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2515853Y2 (ja) | ダイナミック型ｐｌａ回路 | |
| JP2001118395A (ja) | 半導体記憶装置及びデータの読み出し方法 | |
| JP2623979B2 (ja) | ダイナミック型論理回路 | |
| JPH07192470A (ja) | 半導体メモリの出力回路 | |
| US6172531B1 (en) | Low power wordline decoder circuit with minimized hold time | |
| JP3420141B2 (ja) | 半導体装置 | |
| JP3380828B2 (ja) | 半導体メモリ装置 | |
| KR100493028B1 (ko) | 반도체 메모리 장치에서 ｍｒｓ 코드를 생성하는 회로 및상기 ｍｒｓ 코드를 생성하는 방법 | |
| JPH0573268A (ja) | 加算器 | |
| IE54352B1 (en) | Decoder circuit for a semiconductor device | |
| JPH1153887A (ja) | デコード信号比較回路 | |
| US6356504B1 (en) | Address generating and decoding circuit for use in a burst-type and high-speed random access memory device which has a single data rate and a double data rate scheme | |
| JP3068382B2 (ja) | プログラマブルロジックアレイ | |
| JP2002279792A (ja) | 半導体集積回路装置 | |
| JPH08171799A (ja) | 半導体メモリ装置 | |
| KR101308099B1 (ko) | 단일스테이지 지연 추론적 어드레스 디코더 | |
| JP3763936B2 (ja) | アドレスデコード回路 | |
| JPS63306718A (ja) | シリアルアクセス回路 | |
| JP3573712B2 (ja) | メモリ内蔵ｌｓｉ | |
| JPS62234293A (ja) | Ｒｏｍの消費電力低減方法 | |
| JPH0696575A (ja) | アドレス判定回路 | |
| JPH10177789A (ja) | カウンタ、同期化メモリ装置、バーストアドレスのシーケンス生成方法および半導体メモリ | |
| JPH10320996A (ja) | 冗長判定回路及び半導体記憶装置 | |
| JP2002197862A (ja) | 半導体記憶装置 | |
| JPS63276327A (ja) | ダイナミック型ロジック・アレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970204 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |