JP5102789B2

JP5102789B2 - 半導体装置及びデータプロセッサ

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Publication number: JP5102789B2
Application number: JP2009008005A
Authority: JP
Inventors: 義彦堀田; 清一斉藤; 博幸浜崎; 博隆原; 到野々村
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-01-16
Filing date: 2009-01-16
Publication date: 2012-12-19
Anticipated expiration: 2029-01-16
Also published as: US20110314323A1; US8339869B2; US8531893B2; JP2010165247A; US8018784B2; US20100182848A1; US20130073765A1

Description

本発明は動作速度の異なる回路ブロックを備えた半導体装置さらにはデータプロセッサにおける低速回路ブロックに対するアクセス応答性を向上させる技術に関する。

ＣＰＵなどの高速動作を行う回路ブロックと、低速なシリアル通信などをおこなう周辺回路とを同一半導体基板上に搭載した、システム・オン・チップのデータプロセッサ等の半導体装置が広く用いられている。この種の半導体装置において、高速動作を行う回路ブロックはオンチップの高速バスに接続され、低速動作を行う回路ブロックはオンチップの低速バスに接続され、双方のバスはバスブリッジ回路で接続される。バスブリッジ回路は双方のバスにおけるバスアクセス動作の相違に対するタイミング制御を行って高双方のバスに渡るアクセス動作を可能にしている。高速バスと低速バスをバスブリッジ回路によって接続する構成について記載された文献の例として下記特許文献１がある。

特開２００３−３０８２８９号公報

高速で動作するＣＰＵが低速バスを経由して周辺回路へアクセスを行うと、低速バスサイクルが完了するまでＣＰＵがストールすることになり、システム性能が劣化する。特に、近年のＣＰＵの動作周波数の向上に比べ、周辺回路の動作周波数はほとんど向上しておらず、低速バスと高速バスの間の動作周波数間に大きなギャップが生じており、ＣＰＵの動作周波数の向上分の性能を引き出すことが困難になっていた。

例えば、リアルタイムＯＳの管理の下で、割り込みを多用して組み込み機器を制御するような用途では、割り込みに対する応答性がシステム性能に大きな影響を及ぼす。ＣＰＵが割り込みに応答するには割り込み要求元に対して割り込み要因を解析しなければならない。多くの場合、割り込み要因元の周辺回路に対して数多くの内部レジスタをリードすることが必要であり、このとき、低速バスに接続する周辺回路のレジスタアクセスに多くの時間を費やしたのでは、良好な割り込み応答性を得ることができない。

この性能低下は、低速動作する周辺回路に高速バスインタフェースを実装し、高速バスに接続することで回避可能であるが、多数の回路に高速バスインタフェースを採用すると、今度は消費電力が不所望に増大する。システム・オン・チップの半導体装置では多数の周辺回路を搭載するため、無駄に多くの電力を消費することになり、例えば２０を超える周辺回路を搭載するような場合には、もはや低速周辺回路に高速バスインタフェースを実装することは現実的ではない。

本発明の目的は電力消費を大幅に増大させることなく高速回路ブロックによる低速回路ブロックに対するアクセス速度を向上させることができる半導体装置、更にはデータプロセッサを提供することにある。

本発明の別の目的は電力消費を大幅に増大させることなく割り込み応答性を向上させることができる半導体装置、更にはデータプロセッサを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、高速の第１のクロック信号に同期動作されるＣＰＵから低速の第２のクロック信号に同期動作される周辺回路へのアクセスのタイミング制御をバスコントローラが行うデータプロセッサにおいて、周辺回路とバスコントローラとの間にタイミング制御回路を設け、前記バスコントローラは、周辺回路からの読み出し指示に対し、前記高速クロック信号のサイクルに同期してタイミング制御回路に前記周辺回路が保持するデータを前記バスコントローラに出力させ、周辺回路に対する書き込み指示に対し、前記高速クロック信号のサイクルに同期して前記周辺回路に書き込みを開始させ、低速クロック信号のサイクルに同期して書き込み終了させる。要するに、書き込み期間は、高速クロック信号に同期するアクセス開始から、低速クロック信号に同期するアクセス終了までの期間とし、読み出し期間は高速クロック信号に同期するサイクル期間とする。

上記より、周辺回路を低速クロックで動作させながら、高速にバスアクセスを行うことができるから、電力消費を抑制した上でシステム性能を向上させることができる。周辺回路に対する割り込み発生要因特定のために必要なアクセス時間を大幅に減少させることができるから、割り込み応答性の点においてもシステム性能の向上に資することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、電力消費を大幅に増大させることなく高速回路ブロックによる低速回路ブロックに対するアクセス速度を向上させることができる。

また、電力消費を大幅に増大させることなく割り込み応答性を向上させることができる。

図１は本発明に係る半導体装置の一例としてシステム・オン・チップ（ＳＯＣ）のデータプロセッサを例示するブロック図である。図２は周辺回路及びタイミング制御回路の詳細を例示するブロック図である。図３はレジスタ回路３１及び出力セレクタ３３，４１の具体例を示すブロック図である。図４はブリッジ回路１１の一例を示すブロック図である。図５は高速モードにおける読み出し動作の基本プロトコルを例示するタイミングチャートである。図６は低速モードにおけるレジスタリード動作と高速モードにおけるレジスタリード動作を例示するタイミングチャートである。図７は高速モードにおける書き込み動作の基本プロトコルを例示するタイミングチャートである。図８は低速モードにおけるレジスタ書き込み動作と高速モードにおけるレジスタ書き込み動作を例示するタイミングチャートである。図９は記憶回路としてレジスタ回路に代えてＲＡＭを採用した例を示すブロック図である。図１０は記憶回路として低速タイプのＲＡＭを採用した例を示すブロック図である。図１１はアダプタモジュールとしてのタイミング制御回路の機能を周辺回路に取り込んだＩＰモジュールを例示するブロック図である。図１２はレジスタアクセスなどのオリジナルＩＰモジュールである周辺回路が行うロジック機能以外の部分を切り離し、切り離した部分をレジスタアクセスブロックとして新たに開発するようにした構成を例示するブロック図である。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体装置は、第１のクロック信号（ＣＬＫＨ）に同期して動作される第１の回路（２，９）と、前記第１のクロック信号よりも周波数の低い第２のクロック信号（ＣＬＫＬ）に同期動作される第２の回路ブロック（１２，１３，１４）と、前記第１の回路から前記第２の回路ブロックへのアクセスのタイミング制御を行うブリッジ回路（１１）と、前記第２の回路ブロックと前記ブリッジ回路との間に配置され、前記ブリッジ回路からの指示に基づいて、前記第２の回路ブロック内の記憶回路（３１，３１Ａ，３１Ｂ）が保持するデータを前記ブリッジ回路に出力する動作を前記第１のクロック信号のサイクルに同期して行う第３の回路ブロック（１５，１６，１７）と、を有する。

〔２〕項１の半導体装置において、前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する読み出し動作の指示に応答して、前記第３の回路ブロックによる前記ブリッジ回路への出力動作サイクルを前記第１のクロック信号のサイクルに同期して開始させ、前記第３の回路ブロックによる出力動作の完了の通知を待って前記出力動作サイクルを終了する。

〔３〕項２の半導体装置において、前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する書き込み動作の指示に応答して、当該記憶回路への書き込み動作を前記第１のクロック信号のサイクルに同期して開始させ、前記第２のクロック信号のサイクルに同期する前記記憶回路への書き込み動作の完了の通知を待って当該書き込み動作サイクルを終了する。

〔４〕項３の半導体装置において、前記第１の回路はＣＰＵ（２）である。前記第２の回路ブロックからの割込み要求に応答して割込み信号（ＩＮＴ）を前記第１の回路に出力する割込みコントローラ（３）を更に有する。

〔５〕項３の半導体装置において、前記第２の回路ブロックは、前記記憶回路としてレジスタ回路（３１）を有し、前記レジスタ回路のラッチタイミングは前記第２のクロック信号に同期制御され、前記レジスタ回路のラッチ出力信号の選択タイミングは前記第２のクロック信号に同期される。前記第３の回路ブロックは、前記レジスタ回路のラッチ出力信号を入力し、入力したラッチ出力信号の選択タイミングは前記第１のクロック信号に同期される。

〔６〕項３の半導体装置において、前記第２の回路ブロックは、前記記憶回路として前記第２のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭ（３１Ｂ）である。このとき、前記第３の回路ブロックは、前記クロック同期型のＲＡＭの読み出しデータを前記第２のクロック信号に同期してラッチするラッチ回路（４５）を有する。

〔７〕項３の半導体装置において、前記第２の回路ブロックは、前記記憶回路として前記第１のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭ（３１Ａ）である。このとき、前記第２の回路ブロックは前記クロック同期型のＲＡＭを前記第２のクロック信号のサイクルをメモリサイクルとして動作させる。前記第３の回路ブロックは、前記クロック同期型のＲＡＭを前記第１のクロック信号のサイクルをメモリサイクルとして動作させる。

〔８〕本発明の別の観点による半導体装置は、第１のクロック信号に同期して動作される第１の回路と、前記第１のクロック信号よりも周波数の低い第２のクロック信号に同期動作される第２の回路ブロックと、第１の回路から第２の回路ブロックへのアクセスのタイミング制御を行い第１モード（高速モード）と第２モード（低速モード）を有するブリッジ回路と、前記第２の回路ブロックと前記ブリッジ回路との間に配置される第３の回路ブロックとを有する。前記ブリッジ回路は、前記第１モードにおいて前記第３の回路ブロックに、前記第２の回路ブロック内の記憶回路が保持するデータを前記第１のクロック信号のサイクルに同期して前記ブリッジ回路に出力させ、前記第２モードにおいて前記第２の回路ブロックに、前記記憶回路が保持するデータを前記第２のクロック信号のサイクルに同期して前記ブリッジ回路に出力させる。

〔９〕項８の半導体装置において、前記第１モードにおいて前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する読み出し動作の指示に応答して、前記第３の回路ブロックによる前記ブリッジ回路への出力動作サイクルを前記第１のクロック信号のサイクルに同期して開始させ、前記第３の回路ブロックによる出力動作の完了の通知を待って前記出力動作サイクルを終了する。

〔１０〕項９の半導体装置において、前記第１モードにおいて前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する書き込み動作の指示に応答して、当該記憶回路への書き込み動作を前記第１のクロック信号のサイクルに同期して開始させ、前記第２のクロック信号のサイクルに同期する前記記憶回路への書き込み動作の完了の通知を待って当該書き込み動作サイクルを終了する。

〔１１〕項１０の半導体装置において、前記ブリッジ回路は、アクセス対象毎に前記第１のモード又は第２のモードの何れを適用するかを指定するためのモードデータが格納されるモードレジスタと、前記第１の回路からのアクセスアドレスに応じて前記モードレジスタに格納されたモードデータに従ったモードでアクセスのタイミング制御を行うバスアクセス制御部とを有する。

〔１２〕項１１の半導体装置において、前記第２の回路ブロックは、前記記憶回路としてレジスタ回路を有し、前記レジスタ回路のラッチタイミングは前記第２のクロック信号に同期制御され、前記レジスタ回路のラッチ出力信号の選択タイミングは前記第２のクロック信号に同期される。前記第３の回路ブロックは、前記レジスタ回路のラッチ出力信号を入力し、入力したラッチ出力信号の選択タイミングは前記第１のクロック信号に同期される。

〔１３〕項１１の半導体装置において、前記第２の回路ブロックは、前記記憶回路として前記第２のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭである。このとき、前記第３の回路ブロックは、前記クロック同期型のＲＡＭの読み出しデータを前記第２のクロック信号に同期してラッチするラッチ回路を有する。

〔１４〕項１１の半導体装置において、前記第２の回路ブロックは、前記記憶回路として前記第１のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭである。このとき、前記第２の回路ブロックは前記クロック同期型のＲＡＭを前記第２のクロック信号のサイクルをメモリサイクルとして動作させる。前記第３の回路ブロックは、前記クロック同期型のＲＡＭを前記第１のクロック信号のサイクルをメモリサイクルとして動作させる。

〔１５〕本発明に係るデータプロセッサは、第１のクロック信号（ＣＬＫＨ）に同期して動作されるＣＰＵ（２）と、前記第１のクロック信号よりも周波数の低い第２のクロック信号（ＣＬＫＬ）に同期動作される複数の周辺回路（１２，１３，１４）と、前記ＣＰＵから前記周辺回路へのアクセスのタイミング制御を行うバスコントローラ（１１）と、前記周辺回路と前記バスコントローラとの間に配置され、前記バスコントローラからの指示に基づいて、前記周辺回路が保持するデータを前記バスコントローラに出力する動作を前記第１のクロック信号のサイクルに同期して行うタイミング制御回路（１５，１６，１７）と、を有する。

〔１６〕項１５のデータプロセッサは更に、前記周辺回路からの割込み要求に応答して割込み信号を前記ＣＰＵに出力する割込みコントローラを有する。

〔１７〕項１６のデータプロセッサにおいて、前記バスコントローラは、前記ＣＰＵから前記周辺回路に対する読み出し動作の指示に応答して、前記タイミング制御回路による前記バスコントローラへの出力動作サイクルを前記第１のクロック信号のサイクルに同期して開始させ、前記タイミング制御回路による出力動作の完了の通知を待って前記出力動作サイクルを終了する。

〔１８〕項１７のデータプロセッサにおいて、前記バスコントローラは、前記ＣＰＵから前記周辺回路に対する書き込み動作の指示に応答して、当該周辺回路への書き込み動作を前記第１のクロック信号のサイクルに同期して開始させ、前記第２のクロック信号のサイクルに同期する前記周辺回路への書き込み動作の完了の通知を待って当該書き込み動作サイクルを終了する。

〔１９〕本発明の別の観点によるデータプロセッサは、第１のクロック信号に同期して動作されるＣＰＵと、前記第１のクロック信号よりも周波数の低い第２のクロック信号に同期動作される複数の周辺回路と、前記ＣＰＵから前記周辺回路へのアクセスのタイミング制御を行うバスコントローラと、前記周辺回路とバスコントローラとの間に配置されたタイミング制御回路とを有する。前記バスコントローラは、前記周辺回路からの読み出し指示に対し、前記第１のクロック信号のサイクルに同期してタイミング制御回路に前記周辺回路が保持するデータを前記バスコントローラに出力させ、周辺回路に対する書き込み指示に対し、前記第１のクロック信号のサイクルに同期して前記周辺回路に書き込みを開始させ、第２クロック信号のサイクルに同期して書き込みを終了させる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《データプロセッサ》
図１には本発明に係る半導体装置の一例としてシステム・オン・チップ（ＳＯＣ）のデータプロセッサが例示される。同図に示されるデータプロセッサ１は、特に制限されないが、単結晶シリコン等の１個の半導体基板に相補型ＭＯＳ集積回路製造技術などによって構成される。

データプロセッサ１は、命令をフェッチして実行する中央処理装置（ＣＰＵ）２などが接続するバス７にブリッジ回路（ＢＲＤＧＨ）８を介して接続するバス１０を有し、このバス１０にブリッジ回路（ＢＲＤＧＨＬ）１１を介して、シリアルコミュニケーションインタフェース（ＳＣＩＦ）１２、タイマユニット（ＴＭＵ）１３、及びその他の周辺回路（ＰHＲＦ）１４などの周辺回路が多数接続される。

第１バス７には、ＣＰＵ２のほかに、割込み要求信号ＩＲＱによる割込み要求を調停してＣＰＵ２に割込み信号ＩＮＴを出力する割込みコントローラ（ＩＮＴＣ）３、クロック同期動作されるＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）を制御する外部メモリコントローラ（ＥＸＴＭＣＮＴ）４、描画及び表示制御を行うグラフィック処理ユニット（ＧＲＦＵ）５、並びに画像の３次元画像処理を行う３次元処理ユニット（３ＤＵ）が接続される。それら回路ブロック２〜６，８は、クロック生成回路（ＣＰＧ）１８で生成されるクロック信号ＣＬＫＨが供給されて、それに同期動作される。クロック信号ＣＬＫＨは例えば２６６ＭＨｚの周波数を有する。モジュールストップ信号ｍｓｔｐは夫々の回路モジュールに個別信号として供給され、これが活性化されることによって対応する回路モジュールの動作が停止され、低消費電力状態にされる。例えばクロック信号入力又は／及び電源入力が遮断される。

バス１０には代表的に示されたＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）９が接続される。ＤＭＡＣ９はクロック信号ＣＬＫＨに同期して動作される。バス７をバス１０から分離するのはＣＰＵ２が接続するバスの負荷を極力減らすためであり、本発明において本質的な理由はない。

前記バス７，１０は例えばスプリットトランザクションによるパケット交換方式のバスで構成される。このバス方式は、アクセスを要求する回路が、アクセス要求の内容を含むリクエストパケットを、アクセス要求に応答する回路に送信し、アクセス要求に応答する回路は応答内容を含むレスポンスパケットを、アクセスを要求した回路に送信する、という処理を行なうものである。リクエストパケットとレスポンスパケットを含む一連の処理をトランザクションと称し、１つのトランザクションをパケットの転送毎に分離して、バスアクセス効率を向上させることができる。アクセスを要求する回路をイニシエータ、アクセス要求に答える回路をターゲットと呼ぶ。回路の種類によってはイニシエータとターゲットの双方の機能を備えるものもある。バス７，１０はリクエストパケットとレスポンスパケットの中継を行う図示を省略するパケットルータを有し、パケットルータは、一つのターゲットに対して複数のイニシエータがアクセスを要求したときの調停制御、共有リソースなどに対する排他制御のために後のアクセス要求を無効化する制御などを行う。

代表的に示された周辺回路１２〜１４は、クロック生成回路（ＣＰＧ）１８で生成されるクロック信号ＣＬＫＬが供給されて、それに同期動作される。クロック信号ＣＬＫＬは例えば６６ＭＨｚの周波数を有する。

代表的に示された周辺回路１２〜１４はバス２０を介してブリッジ回路１１に接続する。バス２０はバスアクセスのリクエスト中は他のリクエストを受け付けないというインターロック方式で使用される。ブリッジ回路１１は双方のクロック信号ＣＬＫＨ，ＣＬＫＬを入力し、スプリットトランザクションによるパケット交換方式のバス１０と、インターロック方式のバス２０との間のバスプロトコルの相違と動作速度の相違に対するバスの動作タイミングを整合させる、バスコントローラとして機能される。更にブリッジ回路１１は、周辺回路に対するアクセス制御をクロック信号ＣＬＫＨに同期して行う高速モードと、クロック信号ＣＬＫＬに同期して行う低速モードとを有し、ＣＰＵ２によって何れかの動作モードに切換え可能に設定される。

代表的に示された周辺回路１２〜１４にはタイミング制御回路（ＡＤＰＴ）１５〜１７が接続され、タイミング制御回路（ＡＤＰＴ）１５〜１７はバス２１によってブリッジ回路１１に接続される。ブリッジ回路によるタイミング制御回路１５〜１７を用いたデータ転送は、特に制限されないが、バス２０とは異なるバス２１を用いて行われる。夫々のタイミング制御回路１５〜１７にはクロック信号ＣＬＫＨが供給される。

タイミング制御回路１５〜１７は低速のクロック信号ＣＬＫＬに同期してデータの出力と入力データのラッチ動作を行う周辺回路１２〜１４に対して、ブリッジ回路の高速動作モードにおいて、ブリッジ回路１０への読み出し動作を高速のクロック信号ＣＬＫＨに同期させ、また、高速のクロック信号ＣＬＫＨに同期するブリッジ回路１１からの書き込み指示に対応するための回路である。

ブリッジ回路１１は、高速動作モードにおいて、ＣＰＵ２などによる前記周辺回路１２〜１４からの読み出し指示に対し、クロック信号ＣＬＫＨのサイクルに同期してタイミング制御回路１５〜１７に周辺回路１２〜１４が保持するデータをバス２１に出力させ、ＣＰＵ２などからの周辺回路１２〜１４に対する書き込み指示に対し、高速のクロック信号ＣＬＫＨのサイクルに同期して周辺回路１２〜１４に書き込み動作を開始させ、低速のクロック信号ＣＬＫＬのサイクルに同期して書き込みを終了させる。

特に制限されないが、周辺回路１２〜１４の設計に機能検証済みの回路設計データであるＩＰ（インテレクチュアル・プロパティー）モジュールが利用される場合、タイミング制御回路１５〜１７はＩＰモジュールに対するアダプタモジュールとして位置付けられ、この場合には、ＩＰモジュールに対してアダプタモジュールを単に接続するだけでよい。

《タイミング制御回路》
タイミング制御回路の詳細を説明する。図２には周辺回路及びタイミング制御回路の詳細が例示される。周辺回路３は前記周辺回路１２〜１４の一つを例示するものである。タイミング制御回路４０は前記タイミング制御回路１５〜１７の一つを例示し、周辺回路３０に対応して設けられるものである。

周辺回路（ＰＨＲＦ）３０は、その周辺機能を実現するための周辺ロジック回路（ＰＨＲＦＬＧＣ）３２、レジスタ回路（ＲＥＧＦ）３１、出力セレクタ（ＳＬＣＴＲＥＧ）３３、及び周辺制御回路（ＰＨＲＦＣＮＴ）３４を有し、クロック信号ＣＬＫＬに同期してレジスタ部３１のアクセスが行われる。レジスタ回路３１はデータレジスタ、コントロールレジスタ、ステータスレジスタなどの各種レジスタを有する。それらレジスタは、特に制限されないが、ＣＰＵ２等の外部のバスマスタ回路によってアクセス可能なアドレスに配置されている。

図２では、夫々のレジスタがラッチしているレジスタデータＲＥＧＤＡＴは、レジスタ回路３１から並列的に出力されて、出力セレクタ３３に供給されるようになっている。出力セレクタ３３はレジスタデータＲＥＧＤＡＴを選択してブリッジ回路１１に出力する選択回路である。周辺制御回路３４はレジスタ回路３１に対するラッチ制御及び出力セレクタ３３に対する選択制御を行う。周辺ロジック回路３２はレジスタ回路３４に外部から設定された制御データや演算データを用いて、タイマなどの周辺機能を実現するための制御ロジックを有する。特に制限されないが、周辺回路動作に必要なテンポラリレジスタは周辺ロジック回路が備える。

動作リクエスト信号ｐｒｑ、リードライト信号ｐｗｒ、アドレス信号ｐａ、ライトデータｐｗｄａｔａ、及びリードデータｐｒｄａｔａはブリッジ回路１１における低速モードにおいて有効とされる。ブリッジ回路１１は動作リクエスト信号ｐｒｑ、リードライト信号ｐｗｒ、アドレス信号ｐａ、及びライトデータｐｗｄａｔａをクロック信号ＣＬＫＬに同期して変化させ、リードデータｐｒｄａｔａをクロック信号ＣＬＫＬに同期して認識する。それら信号はブリッジ回路１１において高速モードでは非活性レベル又は高インピーダンスにされる。特にブリッジ回路１１は高速モードにおいてリードデータｐｒｄａｔａの入力段を遮断して無視する。

ブリッジ回路１１における高速モードでは動作リクエスト信号ｈｓｐｒｑ、リードライト信号ｈｓｐｗｒ、アドレス信号ｈｓｐａ、ライトデータｈｓｐｗｄａｔａ、及びリードデータｈｓｐｒｄａｔａが有効とされる。ブリッジ回路１１は動作リクエスト信号ｈｓｐｒｑ、リードライト信号ｈｓｐｗｒ、アドレス信号ｈｓｐａ、及びライトデータｈｓｐｗｄａｔａをクロック信号ＣＬＫＨに同期して変化させる。それら信号はブリッジ回路１１において低速モードでは非活性レベル又は高インピーダンスにされる。

周辺制御回路３４は動作リクエスト信号ｐｒｑ／ｈｓｐｒｑのハイレベルによって活性化され、リードライト信号ｐｗｒ／ｈｓｐｗｒにより書き込み動作が指示されたときはアドレス信号ｐａ／ｈｓｐａのデコード結果に従って一つのレジスタをラッチ動作させるライトパルスＷＲＰＬＳをパルス変化させる。

リードライト信号ｐｗｒ／ｈｓｐｗｒにより読み出し動作が指示されたときはアドレス信号ｐａ／ｈｓｐａのデコード結果に従ってレジスタ回路３１のラッチ出力から一つの出力を選択する選択パルスＳＬＴＰＬＳをパルス変化させる。但し、ブリッジ回路１１は高速モードではリードデータｐｒｄａｔａを無視し、後述するリードデータｈｓｒｄａｔａを採用する。

タイミング制御回路４０は、アドレスデコーダ（ＡＤＲＤＥＣ）４３、バスサイクルマネジャ（ＢＳＣＹＣＭＮＧ）４２及び出力セレクタ（ＳＬＣＴＲＥＧ）４１を有し、高速のクロック信号ＣＬＫＨに同期動作する。

アドレスデコーダ４３はアドレス信号ｈｓｐａをデコードして選択パルスＨＳＳＬＰＬＳを出力セレクタ４１に供給する。

バスサイクルマネジャ４２は動作リクエスト信号ｈｓｐｒｑのハイレベルによって活性化され、リードライト信号ｈｓｐｗｒにより読み出し動作が指示されたとき、イネーブル信号ｒｄｅｎｂによって出力セレクタ４１を活性化する。活性化された出力セレクタ４１はアドレス信号ｈｓｐａのデコード結果である選択パルスＨＳＳＬＰＬＳに従ってレジスタ回路３１から供給されているレジスタデータＲＥＧＤＡＴの中から一つを選択し、選択したデータｈｓｐｒｄａｔａをブリッジ回路１１に出力する。アクセスストローブ信号ｈｓｐ＿ｅｎｄはデータｈｓｐｒｄａｔａの出力が確定するタイミングでハイレベルからローレベルに変化される。

バスサイクルマネジャ４２は、動作リクエスト信号ｈｓｐｒｑのハイレベルによって活性化されたとき、リードライト信号ｈｓｐｗｒのハイレベルにより書き込み動作が指示されているときは、書き込み動作が完了するタイミングでアクセスストローブ信号ｈｓｐ＿ｅｎｄをハイレベルからローレベルに変化させる。書き込み動作の完了タイミングを生成するために同期信号ｈｓｐｓｙｎｃを用いる。この同期信号ｈｓｐｓｙｎは低速クロック信号ＣＬＫＬの１サイクル毎に高速クロック信号ＣＬＫＨの１サイクル期間だけハイレベルにパルス変化される信号である。バスサイクルマネジャ４２は書き込み動作が指示されたとき書き込み動作の指示タイミングの後に前記同期信号ｈｓｐｓｙｎｃがハイレベルパルス変化されるのに同期してアクセスストローブ信号ｈｓｐ＿ｅｎｄをハイレベルパルス変化させる。尚、リードライト信号ｈｓｐｗｒのハイレベルにより書き込み動作が指示されているときは、イネーブル信号ｒｄｅｎｂは非活性に維持されている。

バスサイクルマネジャ４２の機能について整理する。バスサイクルマネジャ４２は、書き込み要求の際には、低速クロック信号ＣＬＫＬと同期を行うための動作を行い、最低限書き込みに必要なサイクル数経過後に、バスの解放とみなされるアクセスストローブ信号ｈｓｐ＿ｅｎｄを低速クロックに同期して出力する。読み出し要求の場合は、読み出しデータの出力と同時にアクセスストローブ信号ｈｓｐ＿ｅｎｄを立ち上げ、バスの解放をブリッジ回路１１に伝送する。アクセスストローブ信号ｈｓｐ＿ｅｎｄを制御するためにバスサイクルマネジャ４２には信号ｈｓｐｓｙｎｃが入力されている。これは、低速クロックＣＬＫＬと高速クロックＣＬＫＨの同期のタイミングで発行される信号であり、書き込み時には、前述のように、この信号を用いてタイミングをはかり、アクセスストローブ信号ｈｓｐ＿ｅｎｄをハイレベルに変化させる。

図３にはレジスタ回路３１及び出力セレクタ３３，４１の具体例が示される。レジスタ回路３１を構成するラッチ回路５０〜５３と、出力セレクタ３３の出力段位配置されたラッチ回路５４は、低速クロック信号ＣＬＫＬに同期してラッチ動作を行う。タイミング制御回路４０の入力段に配置されたラッチ回路６０，６１と、タイミング制御回路４０の出力段に配置されたラッチ回路６２，６３は、高速クロック信号ＣＬＫＨに同期してラッチ動作を行う。

図４にはブリッジ回路１１の一例が示される。ブリッジ回路１１は低速モードにおける周辺回路アクセスのためのタイミング制御を行う低速アクセスタイミング制御回路（ＬＳＡＣＮＴ）７１と、高速モードにおける周辺回路アクセスのためのタイミング制御を行う高速アクセスタイミング制御回路（ＨＳＡＣＮＴ）７２を有し、何れを用いるかはモードレジスタ（ＭＤＲＥＧ）７５の設定値に従って選択回路（ＳＬＣＴ）７２が選択する。モードレジスタ７５は周辺回路毎に前記高速モード又は低速モードの何れを適用するかを指定するためのモードデータが格納される。特に図示はしないが、モードデータはパワーオンリセットで適当な不揮発性メモリなどからモードレジスタ７５に転送されて、初期設定される。選択回路７２はアドレスデコーダ（ＡＤＲＤＥＣ）７４とセレクタ７３を有し、ＣＰＵなどから与えられるアクセス対象アドレスをアドレスデコーダ７４でデコードし、デコード信号によってモードレジスタ７５から読み出したモードビットによってセレクタでバス１０の接続先を速アクセスタイミング制御回路７１又は高速アクセスタイミング制御回路７２とする。これにより、モードデータのモードビットによって指定された動作モード（高速動作モード／低速動作モード）をアクセス対象アドレスによって選択することができる。

図５には高速モードにおける読み出し動作の基本プロトコルが例示される。動作概要は、次の通りである。
１．信号ｈｓｐｒｑが高速クロック信号ＣＬＫＨに同期して立ち上がる、
２．上記に並行して、有効なアドレスｈｓｐａ、リードライト信号ｈｓｐｗｒがローレベルにされ（ローレベル；読み出し指示、ハイレベル；書き込み指示）、
３．次の高速クロック信号ＣＬＫＨのサイクルで、有効なテータｈｓｐｒｄａｔａが出力され、これに並行して、ｈｓｐ＿ｅｎｄが変化され、ブリッジ回路１１にアクセス終了が通知される。

このように、高速モードでは、高速クロック信号ＣＬＫＨに同期してレジスタ回路３１のデータをリードアクセスすることが可能である。低速モードでの低速クロック信号ＣＬＫＬに同期した読み出しに比べてリードアクセス効率が向上され、データ処理効率の向上に資することができる。また、割り込み信号ＩＮＴにより割り込みがあったとき、ＣＰＵ２がこれに応答する処理ルーチンを決めるために割り込み要因を判定するための情報を、割り込み要求元の周辺回路から得るとき、上述のようにレジスタ回路３１のリードアクセス効率を向上させることができる。したがって、割り込み応答性の改善にも資することができる。

図６には低速モードにおけるレジスタリード動作と高速モードにおけるレジスタリード動作のタイミングチャートが例示される。ここでは、ＣＰＵ２による割り込み検出時からのレジスタ読み出しまでのタイミングを例示する。

ＣＰＵ２が割り込みを検知すると、例えば割り込みコントローラ３から通知された割り込み要求元情報を参照して、割り込み要求元の周辺回路をアクセスする要求をバス７に出力する。このアクセス要求がブリッジ回路１１に到達すると、ブリッジ回路１１はクロック信号ＣＬＫＨに同期してそのアクセス要求（高速バスリクエスト）を受領する。ここでは、ブリッジ回路１１はＡＰＰの期間に高速バスリクエストを受領するものとする。このとき、アクセス対象周辺回路に低速モードが指定される場合には、次の低速クロック信号ＣＬＫＬの立ち上がりにおいて周辺回路はリクエストｐｒｑ及び読み出し信号ｐｗｒを受領し、更に次の低速クロック信号ＣＬＫＬの立ち上がりに同期してレジスタデータを出力する（ｐｒｄａｔａ）。このときのバスサイクル期間は、例えば高速クロック信号ＣＬＫＨと低速クロック信号ＣＬＫＬとの周波数比が６：１の場合は、高速クロック信号ＣＬＫＨのサイクル数相当で、１５．５サイクルになる。即ち、ＢＣＬ＝（６+５+４+３+２+１）／６＋６＋６＝１５．５サイクル、となる。

一方、アクセス対象周辺回路に高速モードが指定される場合には、ブリッジ回路１１は高速バスリクエストを受領すると、高速クロック信号ＣＬＫＨの立ち上がりに同期して周辺回路にリクエストｈｓｐｒｑ及び読み出し信号ｈｓｐｗｒなどを出力し、更に次の高速クロック信号ＣＬＫＨの立ち上がりに同期してレジスタデータが出力される（ｈｓｐｒｄａｔａ）と共に、信号ｈｓｐ＿ｅｎｄがパルス変化させる。このときのバスサイクル期間は低速モードに比べて格段に短縮される。

このように、高速モードを設定すれば、ＣＰＵ２は周辺回路の内部情報を高速クロック信号ＣＬＫＨに同期して読み出すことができ、周辺回路３０それ自体を高速クロック信号ＣＬＫＨで動作させた場合と同じタイミングでＣＰＵ２が周辺回路の内部のレジスタ情報を取得することが可能である。

図７には高速モードにおける書き込み動作の基本プロトコルが例示される。動作概要は次の通りである。
１．リクエストｈｓｐｒｑが高速クロック信号ＣＬＫＨに同期して立ち上がり、
２．これに並行して有効なアドレスｈｓｐａ、書き込みデータｈｓｐｗｄａｔａが出力されると共に、リードライト信号ｈｓｐｗｒがハイレベルにされ（ローレベル；読み出し指示、ハイレベル；書き込み指示）、
３．次の低速クロック信号ＣＬＫＬの立ち上がりまで、２．の出力動作を維持し(ライトストローブ：write strobe)、
４．次の低速クロックの立ち上がりで、ｈｓｐ＿ｅｎｄをハイレベルにしてバスを開放する。この低速クロック信号の立ち上がりタイミングでデータがレジスタに書き込み完了される。書き込みのリクエストは、低速クロック信号ＣＬＫＬの１サイクルのうち、任意の高速クロック信号ＣＬＫＨのタイミングで発生するため、低速クロック信号ＣＬＫＬの立ち上がりまでバスを占有する必要がある。その制御を行うためにバスサイクルマネジャ４２には同期のための前記信号ｈｓｐｓｙｎｃが入力されており、この信号によって前述のように信号ｈｓｐ＿ｅｎｄの制御を行う。

書き込みに必要な高速クロック信号ＣＬＫＨのサイクル数は以下の通りとなる。例えば高速クロック信号ＣＬＫＨ：低速クロック信号ＣＬＫＬの速度比を＝Ｎ：１とする。低速クロック信号ＣＬＫＬのサイクルに同期する従来からの書き込み制御の場合、書き込み動作のクロック数は、cyc_req_org＋cyc_strobe_org…（１）、となる。cyc_req_orgは、次の低速クロック立ち上がりまでの高速クロック数である。cyc_strobe_orgは、書き込みに必要なサイクル数（従来は低速クロック信号ＣＬＫＬで2サイクル、つまり２Nサイクル必要）である。

一方、図７で説明した高速クロック信号ＣＬＫＨに同期して書き込み動作を開始する書き込み制御の場合には、書き込み動作のクロック数は、cyc_req_hsp＋cyc_strobe_hsp…（２）、となる。cyc_req_hspは、次の高速クロック信号ＣＬＫＨの立ち上がりまでのサイクル数（＝１）である。cyc_strobe_hspは、次の低速クロック信号ＣＬＫＬの立ち上がりまでのサイクル数であり、高速クロック信号ＣＬＫＨに同期した書き込みの場合には、〔１＋（１+２+３+…＋Ｎ）／Ｎ〕…（３）、従来の書き込みの場合には〔２Ｎ＋（１+２+３+…＋Ｎ）／Ｎ〕…（４）となる。

式（３）、（４）より、仮にＮ＝２であったとしても、本発明は書き込み動作に対しても性能向上に十分貢献する。

図８には低速モードにおけるレジスタ書き込み動作と高速モードにおけるレジスタ書き込み動作のタイミングチャートが例示される。ここでは、ＣＰＵ２による割り込み検出時からのレジスタ書き込み動作のタイミングを例示する。

ＣＰＵが割り込みを検知し、それに基づいて周辺回路を書き込みアクセスする要求をバス７に出力する。このアクセス要求がブリッジ回路１１に到達すると、ブリッジ回路１１はクロック信号ＣＬＫＨに同期してそのアクセス要求（高速バスリクエスト）を受領する。ここでは、ブリッジ回路１１はＡＰＰの期間に高速バスリクエストを受領するものとする。このとき、アクセス対象周辺回路に低速モードが指定される場合には、次の低速クロック信号ＣＬＫＬの立ち上がりにおいて周辺回路はリクエストｐｒｑ、及び書き込み信号ｐｗｒを受領し、更に次の低速クロック信号ＣＬＫＬの立ち上がりに同期してレジスタにデータに書き込みが行われる。例えば、高速クロック信号ＣＬＫＨと低速クロック信号ＣＬＫＬとの周波数比が６：１の場合、このときのバスサイクル期間は、低速モードによるレジスタリードの場合と同じくＢＣＬ＝１５．５サイクル、となる。

一方、アクセス対象周辺回路に高速モードが指定される場合には、ブリッジ回路１１は高速バスリクエストを受領すると、高速クロック信号ＣＬＫＨの立ち上がりに同期して周辺回路にリクエストｈｓｐｒｑ、書き込み信号ｈｓｐｗｒ、書き込みデータｈｓｐｗｄａｔａなどを低速クロック信号ＣＬＫＬの当該サイクル期間で維持する（write strobe.の期間）。この低速クロック信号ＣＬＫＬの当該サイクル期間の区切りで、信号ｈｓｐｓｙｎｃで制御された信号ｈｓｐ＿ｅｎｄがパルス変化され、書き込み完了がバスブリッジ回路１１に通知される。

書き込みアクセスの場合においても高速モードを用いればバスサイクル期間は低速モードに比べて短縮される。

以上説明したアダプタモジュールとしてのタイミング制御回路４０と、高速モードを持つブリッジ回路１１を採用することにより、周辺回路のレジスタ回路自体には高速クロック信号を供給する必要がなく、タイミング制御回路４０だけを高速クロック信号で動作させればよい。これにより、全ての周辺回路それ自体を高速クロック信号に同期させて高速動作させる場合に比べて、消費電力の大幅な増加を抑制して、データ処理効率を向上でき、また、良好な割り込み応答性を得ることができる。

消費電力削減のためにタイミング制御回路４０にも動作を停止するための機能が備わっている。モジュールストップ信号ｍｓｔｐをイネーブルにすることにより、動作の不要なタイミング制御回路４０に対してもクロック信号の供給を停止でき、この点においても低消費電力に寄与する。

図９には記憶回路としてレジスタ回路に代えてＲＡＭを採用した例を示す。ＲＡＭ３１Ａは高速クロック信号ＣＬＫＨのサイクルに同期してメモリ動作可能な高速タイプ(ＨＳ)のＲＡＭとされる。周辺制御回路３４Ａはアドレスｐａ／ｈｓｐａからＲＡＭ３１ＡのローカルアドレスＭＡＤＲＳＰを生成し、信号ｐｗｒ／ｈｓｐｗｒ及びｐｒｑ／ｈｓｐｒｑに基づいて、メモリイネーブル信号やメモリリードライト信号などのメモリアクセスストローブ信号ＭＡＳＴＲＢＰを生成する。タイミング制御回路４０Ａにおいても周辺回路３０Ａの変更点と同様にＲＡＭ３１Ａアクセスのためのメモリ制御ロジック（ＭＡＣＬＧＣ）４３Ａを採用する。メモリ制御ロジック４３ＡはアドレスｈｓｐａからＲＡＭ３１ＡのローカルアドレスＭＡＤＲＳＡを生成し、信号ｈｓｐｗｒ及びｈｓｐｒｑに基づいて、メモリイネーブル信号やメモリリードライト信号などのメモリアクセスストローブ信号ＭＡＳＴＲＢＡを生成する。

ローカルアドレス信号ＭＡＤＲＳＰ及びメモリアクセスストローブ信号ＭＡＳＴＲＢＰは低速クロック信号ＣＬＫＬに同期して変化され、ローカルアドレス信号ＭＡＤＲＳＡ及びメモリアクセスストローブ信号ＭＡＳＴＲＢＡは高速クロック信号ＣＬＫＨに同期して変化されるが、ＲＡＭ３１Ａは高速タイプであるから、タイミング制御回路４０Ａからのアクセス制御に対しては高速動作する。したがって、図９の場合も図２で説明した構成と同様の作用効果を得ることができる。

図１０には記憶回路として低速タイプのＲＡＭを採用した例を示す。図９の構成に対してＲＡＭ３１Ｂはクロック信号ＣＬＫＬのサイクルで動作可能な低速タイプ（ＬＳ）である。この場合、タイミング制御回路４０Ｂはデータｈｓｐｒｄａｔａの出力段に、ｈｓｐｓｙｎｃでラッチ動作を行うラッチ回路４５を備え、低速タイプのＲＡＭ３１Ａから出力されるデータをその確定タイミングでラッチしてから出力するようになっておる。この構成は高速モードにおいてもデータの出力動作を大幅に高速化することは期待できない。

図１１にはアダプタモジュールとしてのタイミング制御回路の機能を周辺回路に取り込んだＩＰモジュールの例が示される。タイミング制御回路４０Ｃは高速クロック信号ＣＬＫＨに同期動作される。但し、この場合には、低速で動作するオリジナルＩＰモジュールである周辺回路の設計を変更した新たなＩＰモジュールデータを生成するのに大幅な工数が必要となる。

図１２にはレジスタアクセスなどのオリジナルＩＰモジュールである周辺回路が行うロジック機能（ＰＨＲＦＬＧＣ）３２以外の部分を切り離し、切り離した部分をレジスタアクセスブロック（ＲＥＧＡＢＬＫ）として新たに開発して、高速に動作させる構成が例示される。この手法は、書き込みに関しても高速に行うことができるが、既存のオリジナルＩＰを変更する工数が大きくなり過ぎる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、周辺回路をアクセスする第１の回路はＣＰＵに限定されず、ＣＰＵの付加を軽減するためのアクセラレータや、ＤＭＡＣ等であってもよい。第２回路はＣＰＵの周辺回路に限定されず、バスマスタによってアクセスされるバススレーブ、あるいはイニシエータによってアクセスされるターゲットであればよい。バス構成は図１のようなスプリットトランザクションバスと、インターロックバスが混在する構成に限定されず、何れか一方のバス構成であってもよい。

本発明は動作速度の異なる回路ブロックを備えたデータプロセッサ等のデータ処理用の半導体装置に広く適用することができる。半導体装置はマルチチップであってもシングルチップであってもよい。

１データプロセッサ
２中央処理装置（ＣＰＵ）
８ブリッジ回路（ＢＲＤＧＨ）
１１ブリッジ回路（ＢＲＤＧＨＬ）
１２シリアルコミュニケーションインタフェース（ＳＣＩＦ）
１３タイマユニット（ＴＭＵ）
１４他の周辺回路（ＰHＲＦ）
ＩＲＱ割込み要求信号
３割込みコントローラ（ＩＮＴＣ）
４外部メモリコントローラ（ＥＸＴＭＣＮＴ）
５グラフィック処理ユニット（ＧＲＦＵ）
１８クロック生成回路（ＣＰＧ）
ＣＬＫＨ高速クロック信号
ＣＬＫＬ低速クロック信号
１５〜１７タイミング制御回路（ＡＤＰＴ）
４０タイミング制御回路
３０周辺回路
３２周辺ロジック回路（ＰＨＲＦＬＧＣ）
３３レジスタ回路（ＲＥＧＦ）
３３出力セレクタ（ＳＬＣＴＲＥＧ）
３４周辺制御回路（ＰＨＲＦＣＮＴ）

Claims

第１のクロック信号に同期して動作される第１の回路と、
前記第１のクロック信号よりも周波数の低い第２のクロック信号に同期動作される第２の回路ブロックと、
前記第１の回路から前記第２の回路ブロックへのアクセスのタイミング制御を行うブリッジ回路と、
前記第２の回路ブロックと前記ブリッジ回路との間に配置され、前記ブリッジ回路からの指示に基づいて、前記第２の回路ブロック内の記憶回路が保持するデータを前記ブリッジ回路に出力する動作を前記第１のクロック信号のサイクルに同期して行う第３の回路ブロックと、を有する半導体装置。
前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する読み出し動作の指示に応答して、前記第３の回路ブロックによる前記ブリッジ回路への出力動作サイクルを前記第１のクロック信号のサイクルに同期して開始させ、前記第３の回路ブロックによる出力動作の完了の通知を待って前記出力動作サイクルを終了する、請求項１記載の半導体装置。
前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する書き込み動作の指示に応答して、当該記憶回路への書き込み動作を前記第１のクロック信号のサイクルに同期して開始させ、前記第２のクロック信号のサイクルに同期する前記記憶回路への書き込み動作の完了の通知を待って当該書き込み動作サイクルを終了する、請求項２記載の半導体装置。
前記第１の回路はＣＰＵであり、
前記第２の回路ブロックからの割込み要求に応答して割込み信号を前記第１の回路に出力する割込みコントローラを更に有する、請求項３記載の半導体装置。
前記第２の回路ブロックは、前記記憶回路としてレジスタ回路を有し、前記レジスタ回路のラッチタイミングは前記第２のクロック信号に同期制御され、前記レジスタ回路のラッチ出力信号の選択タイミングは前記第２のクロック信号に同期され、
前記第３の回路ブロックは、前記レジスタ回路のラッチ出力信号を入力し、入力したラッチ出力信号の選択タイミングは前記第１のクロック信号に同期される、請求項３記載の半導体装置。
前記第２の回路ブロックは、前記記憶回路として前記第２のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭであり、
前記第３の回路ブロックは、前記クロック同期型のＲＡＭの読み出しデータを前記第２のクロック信号に同期してラッチするラッチ回路を有する、請求項３記載の半導体装置。
前記第２の回路ブロックは、前記記憶回路として前記第１のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭであり、
前記第２の回路ブロックは前記クロック同期型のＲＡＭを前記第２のクロック信号のサイクルをメモリサイクルとして動作させ、
前記第３の回路ブロックは、前記クロック同期型のＲＡＭを前記第１のクロック信号のサイクルをメモリサイクルとして動作させる、請求項３記載の半導体装置。
第１のクロック信号に同期して動作される第１の回路と、
前記第１のクロック信号よりも周波数の低い第２のクロック信号に同期動作される第２の回路ブロックと、
第１の回路から第２の回路ブロックへのアクセスのタイミング制御を行い第１モードと第２モードを有するブリッジ回路と、
前記第２の回路ブロックと前記ブリッジ回路との間に配置される第３の回路ブロックとを有し、
前記ブリッジ回路は、前記第１モードにおいて前記第３の回路ブロックに、前記第２の回路ブロック内の記憶回路が保持するデータを前記第１のクロック信号のサイクルに同期して前記ブリッジ回路に出力させ、前記第２モードにおいて前記第２の回路ブロックに、前記記憶回路が保持するデータを前記第２のクロック信号のサイクルに同期して前記ブリッジ回路に出力させる、半導体装置。
前記第１モードにおいて前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する読み出し動作の指示に応答して、前記第３の回路ブロックによる前記ブリッジ回路への出力動作サイクルを前記第１のクロック信号のサイクルに同期して開始させ、前記第３の回路ブロックによる出力動作の完了の通知を待って前記出力動作サイクルを終了する、請求項８記載の半導体装置。
前記第１モードにおいて前記ブリッジ回路は、前記第１の回路から前記記憶回路に対する書き込み動作の指示に応答して、当該記憶回路への書き込み動作を前記第１のクロック信号のサイクルに同期して開始させ、前記第２のクロック信号のサイクルに同期する前記記憶回路への書き込み動作の完了の通知を待って当該書き込み動作サイクルを終了する、請求項９記載の半導体装置。
前記ブリッジ回路は、アクセス対象毎に前記第１のモード又は第２のモードの何れを適用するかを指定するためのモードデータが格納されるモードレジスタと、前記第１の回路からのアクセスアドレスに応じて前記モードレジスタに格納されたモードデータに従ったモードでアクセスのタイミング制御を行うバスアクセス制御部とを有する、請求項１０記載の半導体装置。
前記第２の回路ブロックは、前記記憶回路としてレジスタ回路を有し、前記レジスタ回路のラッチタイミングは前記第２のクロック信号に同期制御され、前記レジスタ回路のラッチ出力信号の選択タイミングは前記第２のクロック信号に同期され、
前記第３の回路ブロックは、前記レジスタ回路のラッチ出力信号を入力し、入力したラッチ出力信号の選択タイミングは前記第１のクロック信号に同期される、請求項１１記載の半導体装置。
前記第２の回路ブロックは、前記記憶回路として前記第２のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭであり、
前記第３の回路ブロックは、前記クロック同期型のＲＡＭの読み出しデータを前記第２のクロック信号に同期してラッチするラッチ回路を有する、請求項１１記載の半導体装置。
前記第２の回路ブロックは、前記記憶回路として前記第１のクロック信号のサイクルをメモリサイクルとして動作可能なクロック同期型のＲＡＭであり、
前記第２の回路ブロックは前記クロック同期型のＲＡＭを前記第２のクロック信号のサイクルをメモリサイクルとして動作させ、
前記第３の回路ブロックは、前記クロック同期型のＲＡＭを前記第１のクロック信号のサイクルをメモリサイクルとして動作させる、請求項１１記載の半導体装置。
第１のクロック信号に同期して動作されるＣＰＵと、
前記第１のクロック信号よりも周波数の低い第２のクロック信号に同期動作される複数の周辺回路と、
前記ＣＰＵから前記周辺回路へのアクセスのタイミング制御を行うバスコントローラと、
前記周辺回路と前記バスコントローラとの間に配置され、前記バスコントローラからの指示に基づいて、前記周辺回路が保持するデータを前記バスコントローラに出力する動作を前記第１のクロック信号のサイクルに同期して行うタイミング制御回路と、を有するデータプロセッサ。
前記周辺回路からの割込み要求に応答して割込み信号を前記ＣＰＵに出力する割込みコントローラを更に有する、請求項１５記載のデータプロセッサ。
前記バスコントローラは、前記ＣＰＵから前記周辺回路に対する読み出し動作の指示に応答して、前記タイミング制御回路による前記バスコントローラへの出力動作サイクルを前記第１のクロック信号のサイクルに同期して開始させ、前記タイミング制御回路による出力動作の完了の通知を待って前記出力動作サイクルを終了する、請求項１６記載のデータプロセッサ。
前記バスコントローラは、前記ＣＰＵから前記周辺回路に対する書き込み動作の指示に応答して、当該周辺回路への書き込み動作を前記第１のクロック信号のサイクルに同期して開始させ、前記第２のクロック信号のサイクルに同期する前記周辺回路への書き込み動作の完了の通知を待って当該書き込み動作サイクルを終了する、請求項１７記載のデータプロセッサ。
第１のクロック信号に同期して動作されるＣＰＵと、
前記第１のクロック信号よりも周波数の低い第２のクロック信号に同期動作される複数の周辺回路と、
前記ＣＰＵから前記周辺回路へのアクセスのタイミング制御を行うバスコントローラと、
前記周辺回路とバスコントローラとの間に配置されたタイミング制御回路とを有し、
前記バスコントローラは、前記周辺回路からの読み出し指示に対し、前記第１のクロック信号のサイクルに同期してタイミング制御回路に前記周辺回路が保持するデータを前記バスコントローラに出力させ、周辺回路に対する書き込み指示に対し、前記第１のクロック信号のサイクルに同期して前記周辺回路に書き込みを開始させ、第２クロック信号のサイクルに同期して書き込みを終了させる、データプロセッサ。