TWI470439B - 在以正交時脈操作的中央處理器及至少一直接記憶存取週邊設備之間單一埠靜態隨機存取記憶體之頻寬分享 - Google Patents

在以正交時脈操作的中央處理器及至少一直接記憶存取週邊設備之間單一埠靜態隨機存取記憶體之頻寬分享 Download PDF

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Description

在以正交時脈操作的中央處理器及至少一直接記憶存取週邊設備之間單一埠靜態隨機存取記憶體之頻寬分享
本發明係關於數位器件及其記憶體存取，更具體言之，本發明係關於在以正交時脈操作的中央處理器(CPU)及直接記憶存取(DMA)週邊設備之間的單一埠靜態隨機存取記憶體(SRAM)之頻寬分享之方法。
一CPU及高速DMA週邊設備可藉由耦接至一雙重埠SRAM分享記憶體以便允許CPU及DMA週邊設備在其等各自記憶體存取期間獨立存取，而不需要CPU與DMA週邊設備之間的任一類型的記憶體匯流排仲裁。雙重埠SRAM比一公共單一埠SRAM更貴且佔據較大晶粒面積。
需要一種在以正交時脈操作的CPU與DMA週邊設備之間分享一單一埠SRAM之頻寬之方法。根據本發明之教示，一雙重存取介面(例如，硬體及軟體實施)將藉由協商CPU與DMA週邊設備之間之存取請求而允許一CPU及一DMA週邊設備，例如通用串列匯流排(USB)DMA引擎，將資料傳入及/或傳出一公共單一埠SRAM，且然後後續形成對該單一埠SRAM之記憶體週期以滿足CPU及DMA週邊設備二者之記憶體存取通量需求。此藉由例如兩個同步記憶體存取請求之間的時間多工授權存取而允許CPU及DMA週邊設備存取一分享之單一埠SRAM，因此消除對雙重埠記憶體之需要。
根據本發明之特定實例實施例，一種用於在直接記憶存取(DMA)週邊設備及以正交時脈操作之中央處理器(CPU)之間單一埠靜態隨機存取記憶體(SRAM)之頻寬分享之裝置可包含：一具有第一記憶體介面之中央處理器(CPU)；一具有第二記憶體介面之直接記憶存取(DMA)週邊設備；一具有一第三記憶體介面之單一埠靜態隨機存取記憶體(SRAM)；及一具有第四、第五及第六記憶體介面之雙重存取介面，其中第四記憶體介面被耦接至第一記憶體介面，第五記憶體介面被耦接至第二記憶體介面，且第六記憶體介面被耦接至第三記憶體介面，因此雙重存取介面使CPU在與單一埠SRAM之DMA異動(transaction)期間能夠執行與該單一埠SRAM的讀取、寫入及讀取-修改-寫入異動。該裝置亦可具有一第二DMA週邊設備，其透過一具有用於該第二DMA週邊設備之一額外記憶體介面的三重存取介面而類似於前述DMA週邊設備操作。
參閱以下描述結合附隨圖式可獲得本發明之更完整瞭解。
現在，參考圖式，其等示意性繪示實例實施例之細節。圖式中相同元件將藉由相同數字代表，且類似元件將藉由具有不同小寫字母尾綴之相同數字代表。
參考圖1，其是耦接至一中央處理器(CPU)及一直接記憶存取(DMA)週邊設備之先前技術雙重埠靜態隨機存取記憶體(SRAM)之示意方塊圖。雙重埠SRAM 102具有兩個讀取/寫入介面104a及104b。一讀取/寫入介面104a係透過一記憶體匯流排106耦接至CPU 108。另一讀取/寫入介面104b係透過一記憶體匯流排110耦接至DMA週邊設備112。具有兩個讀取/寫入介面104允許CPU 108及DMA週邊設備112存取雙重埠SRAM 102而不必經歷一記憶體匯流排仲裁。然而，雙重埠SRAM 102比一單一埠RAM更貴且需要更多晶粒面積。
參考圖2，其根據本發明之特定實例實施例描述一透過一雙重存取介面耦接至中央處理器(CPU)及直接記憶存取(DMA)週邊設備之單一埠靜態隨機存取記憶體(SRAM)之示意方塊圖。一雙重存取介面214用以將一CPU 108及一DMA週邊設備112耦接至單一埠SRAM 202之讀取/寫入介面204。CPU 108係透過一資料及位址匯流排106耦接至雙重存取介面214。DMA週邊設備112係透過一資料及位址匯流排110耦接至雙重存取介面214。雙重存取介面214係透過一資料及位址匯流排216耦接至單一埠SRAM 202。因此，CPU 108及DMA週邊設備112可各自存取單一埠SRAM 202而不必經歷匯流排仲裁，如果使用一公共分享之位址及資料匯流排則需要此匯流排仲裁。由於單一埠SRAM 202比雙重埠SRAM價廉且需要較少晶粒面積，可期望其用於多數應用中。資料及位址匯流排106、110及216典型地為並列匯流排，然而，預期在本發明之範圍內此等匯流排可以是串列匯流排，或一些是串列匯流排及另一些是並列匯流排。
參考圖3，其根據圖2所示之特定實例實施例描述一雙重存取單一埠SRAM介面之示意方塊圖。雙重存取介面214可包含一異動指示器320、一DMA週期產生器322、一CPU週期產生器324，及資料/位址路徑邏輯326。可將適當之位址、資料及控制信號耦接至CPU 108及DMA週邊設備112使得每一者可視需要透過雙重存取介面214獨立地存取單一埠SRAM 202。當受益於本發明之教導時，熟悉記憶體介面之一般技術者可充分地瞭解雙重存取介面214之其他電路實施。
根據本發明之圖2及3所示之特定實例實施例，下文是雙重存取介面214之操作之簡短概述。圖4描述DMA週期期間執行讀取-修改-寫入之CPU 108的時序圖。
讀取異動
當CPU 108對雙重存取介面214發出一讀取異動時，雙重存取介面214可在其產生單一埠SRAM 202之讀取週期之前等待一記憶體週期，單一埠SRAM 202繼而在記憶體存取時間已完成之後提供讀取資料。然後，雙重存取介面214可進行鎖存讀取資料，釋放匯流排216，且同時，使資料可用於CPU 108。請注意匯流排106及216可由CPU 108之讀取異動佔用正好一個記憶體週期：第二週期，其中讀取選通及位址被確立。
對於直至時脈週期結束為止(參見圖4之cpu_clk)的剩餘週期，單一埠SRAM 202可藉由雙重存取介面214以供存取。請注意因為CPU 108具有一較高優先權，對應CPU讀取週期發生在異動邊界內的同一相對時間而不管DMA週邊設備112之請求。當雙重存取介面214在匯流排216上發出一記憶體讀取異動時，雙重存取介面214等待一週期以允許匯流排216有時間安頓。如果未使用匯流排216之位址線，則雙重存取介面214可在匯流排216上形成對應週期用於DMA。否則，其藉由延遲匯流排110上的dma_準備信號之確立而保持等待。請注意雙重存取介面214亦可鎖存讀取資料同時使其在匯流排110上可用於DMA週邊設備112。
寫入異動
當CPU 108產生一寫入異動時，其不期望完成直至時脈週期之結束(參見圖4之cpu_clk)。雙重存取介面214再次等待一記憶體週期以允許匯流排216有時間安頓且隨後在第四週期中形成單一埠SRAM 202之對應寫入週期，完成CPU 108之寫入異動。
如果DMA週邊設備112發出一記憶體異動，則使DMA週邊設備112等待一週期。然後如果記憶體位址匯流排216沒有處於使用中，雙重存取介面214形成單一埠SRAM 202之對應週期，完成DMA週邊設備112之請求。此係意指如果CPU 108及DMA週邊設備112二者同時開始其等異動，將允許DMA週邊設備112較早完成。
讀取-修改-寫入異動
當CPU 108發出一讀取-修改-寫入異動時，雙重存取介面214將其分成兩個記憶體週期，一讀取週期及一寫入週期。請注意雙重存取介面214在週期3之開始時對CPU 108往回提供讀取資料。基於該讀取資料，CPU 108計算用於雙重存取介面214之寫入資料以在週期4結束時形成及完成對單一埠SRAM 202之寫入週期。
如在本文討論之其他情形中，該相同之原理適用於DMA週邊設備112之請求。雙重存取介面214在形成單一埠SRAM 202之對應記憶體週期之前等待至少一週期。
然而，雙重存取介面在其形成由DMA週邊設備所請求之記憶體讀取週期之前等待直至CPU之讀取-修改-寫入異動之完成，如圖4所示。當雙重存取介面能夠應付來自所服務之CPU及DMA週邊設備二者之記憶體存取需求時，此可將系統內的信號轉換減到最少以便節省功率。對於一具有較高頻寬需求之DMA週邊設備，可修改雙重存取介面以允許一記憶體存取週期滿足讀取-修改-寫入異動之讀取週期與寫入週期之間的DMA請求。此允許當前DMA異動較早完成，因此使DMA週邊設備能夠存取更多記憶體週期。而且對於具有兩個DMA週邊設備之此等系統，可將一額外DMA埠增添至雙重存取介面，其將提供三個記憶體需求代理；亦即CPU、DMA1週邊設備及DMA2週邊設備，參見圖5及圖6。
異動產生器
雙重存取介面214執行三個介面之功能。其作為從屬者回應於來自CPU 108及DMA週邊設備112之請求且作為單一埠SRAM 202之主控者。雙重存取介面214藉由管理其從屬介面之控制信號以找到可用之頻寬及隨後將資料用通道傳輸至單一埠SRAM 202/用通道傳輸來自該單一埠SRAM 202之資料而處理來自CPU 108及DMA週邊設備112之請求。
異動監測器
異動指示器320可用以監測及指示CPU 108何時開始其記憶體異動。此允許雙重存取介面214形成適當之記憶體週期以完成CPU 108之記憶體異動且隨後提供信號以避免與來自DMA週邊設備112之記憶體異動之競爭。請注意異動指示器320可處理各種時脈頻率(參見圖4之cpu_clk)。
而且，異動指示器320可負責偵測一空閒模式，其中CPU 108之時脈停止轉換。實際上，此使得所有記憶體頻寬可用於DMA週邊設備112。
CPU記憶體週期產生器
當受到異動指示器320的信號通知時，CPU週期產生器324產生必要的控制信號以基於CPU 108之請求形成記憶體週期。同時，其將其進展用信號通知雙重存取介面214之其他組件部分。其亦可經設計以鎖存來自單一埠SRAM 202之讀取資料以便釋放記憶體匯流排216。
DMA週期產生器
以關於CPU異動之邊界及其活動性之瞭解，DMA週期產生器322基於來自DMA週邊設備112之請求形成記憶體週期。由於DMA週期產生器322亦負責避免與來自CPU之請求之記憶體週期的競爭，其對DMA週邊設備112指示何時準備完成異動。
資料路徑管理
雙重存取介面214之資料/位址路徑邏輯326基於分別來自CPU及DMA週期異動產生器324及322之控制信號，負責指引及/或緩衝所有三個匯流排介面中的資料。取決於將記憶體存取分別給予哪一CPU或DMA週期異動產生器324或322，至單一埠SRAM 202之匯流排216上的輸出位址係簡單地等於來自CPU或DMA之匯流排106或110上的輸入位址。
自產生器之輸出導出記憶體之讀取及寫入選通。由於一次僅發生一個類型之週期(亦即，讀取或寫入)，讀取選通是來自兩個產生器322及324之讀取指示器之簡單邏輯或(OR)。同一原理可應用於寫入選通。
在一時脈週期期間，可不只一次地讀取單一埠SRAM 202，為請求代理(亦即，CPU 108及/或DMA週邊設備112)提供資料。如所陳述，當CPU 108執行一讀取時，單一埠SRAM 202之對應讀取資料被鎖存且被維持直至時脈週期結束為止(參見圖4之cpu_clk)。此允許單一埠SRAM 202服務由DMA週邊設備112產生之另一讀取週期。請注意由於DMA週邊設備112可運行在與CPU 108相同之時脈頻率上，當可得到其資料時其獲得其資料。然而，亦可鎖存讀取資料以改良時序及由於匯流排分隔而節省功率。
請注意CPU 108及DMA週邊設備112皆維持其等寫入資料直至異動完成為止。此意指僅在藉由CPU及DMA週期異動產生器324及322分別指定時，至單一埠SRAM 202之輸出寫入資料匯流排才需要經多工至適當源。
參考圖5，其根據本發明之另一特定實例實施例，描述透過三重存取介面耦接至中央處理器(CPU)及第一及第二直接記憶存取(DMA)週邊設備的單一埠靜態隨機存取記憶體(SRAM)之示意方塊圖。三重存取介面514係用以將一CPU 108、第一DMA週邊設備112a及一第二DMA週邊設備112b耦接至單一埠SRAM 202之讀取/寫入介面204。CPU 108係透過一資料及位址匯流排106耦接至三重存取介面514。DMA週邊設備112a係透過一資料及位址匯流排110耦接至三重存取介面514。DMA週邊設備112b係透過一資料及位址匯流排510耦接至三重存取介面514。三重存取介面514係透過一資料及位址匯流排216耦接至單一埠SRAM 202。因此，CPU 108及DMA週邊設備112a及112b可各自存取單一埠SRAM 202而不必經歷匯流排仲裁，如果使用一公共分享之位址及資料匯流排，則需要該匯流排仲裁。由於單一埠SRAM 202比雙重埠SRAM便宜且需要較少晶粒面積，可期望其用於多數應用中。資料及位址匯流排106、110、510及216典型地為並列匯流排，然而，預期在本發明之範圍內此等匯流排可以是串列匯流排，或一些是串列匯流排及另一些是並列匯流排。
參考圖6，其根據圖5所示之特定實例實施例描述一三重存取單一埠SRAM介面之示意方塊圖。三重存取介面514可包含一異動指示器320、一DMA週期產生器322、一CPU週期產生器324，及資料/位址路徑邏輯326。適當位址、資料及控制信號可被耦接至CPU 108及DMA週邊設備112a及112b，使得每一者可視需要透過三重存取介面514獨立存取單一埠SRAM 202。當受益於本發明之教導時，熟悉記憶體介面之一般技術者可充分瞭解用於三重存取介面514之其他電路實施。
根據本發明之圖5及圖6所示之特定實例實施例，三重存取介面514之操作類似於上文描述之雙重存取介面214之操作。
預期在本發明之範圍內，可將CPU 108及雙重存取介面214或三重存取介面514製於一單一積體電路晶粒(未顯示)上。亦可將DMA週邊設備112、DMA週邊設備512及/或單一埠SRAM 202製於同一積體電路晶粒(未顯示)上。CPU可以是數位處理器，例如微控制器、微處理器、數位信號處理器(DSP)、專用積體電路(ASIC)、可程式化邏輯陣列(PLA)、單晶片系統(SOC)及類似物的一部分。亦預期在本發明之範圍內，DMA週邊設備112及/或DMA週邊設備512可以是一DMA介面，例如，乙太網路介面、一通用串列匯流排(USB)介面、一火線介面等等。
雖然本發明之實施例已得以繪示、描述，且係藉由參考本發明之實例實施例界定，此等參考不暗示對本發明之限制，且無法推斷出該限制。正如熟悉相關技術且受益於本發明之一般技術者將想到的，所揭示之標的可考慮在形式及功能上之修改、替代及均等物。本發明所繪示及描述之實施例僅為實例，而不是本發明之範圍之窮舉。
雖然本發明容許各種修改及替代形式，圖中已顯示及本文詳細描述其特定實例實施例。然而，應瞭解，本文中特定實例實施例之描述不期望將本發明限於本文揭示之特定形式，而是相反，本發明用以涵蓋藉由附隨請求項界定之所有修改及均等物。
102．．．雙重埠SRAM
104a．．．讀取/寫入介面
104b．．．讀取/寫入介面
106．．．記憶體匯流排
108．．．中央處理器(CPU)
110．．．記憶體匯流排
112．．．DMA週邊設備
112a．．．第一DMA週邊設備
112b．．．第二DMA週邊設備
202．．．單一埠SRAM
204．．．讀取/寫入介面
214．．．雙重存取介面
216．．．資料位址匯流排
320．．．異動指示器
322．．．DMA週期產生器
322a．．．DMA1週期產生器
324．．．CPU週期產生器
326．．．資料/位址路徑邏輯
510．．．資料及位址匯流排
514．．．三重存取介面
622．．．DMA2週期產生器
圖1是耦接至一中央處理器(CPU)及一直接記憶存取(DMA)週邊設備之先前技術雙重埠靜態隨機存取記憶體(SRAM)之示意方塊圖；
圖2是根據本發明之一特定實例實施例，透過一雙重存取介面耦接至一中央處理器(CPU)及一直接記憶存取(DMA)週邊設備之單一埠靜態隨機存取記憶體(SRAM)之示意方塊圖；
圖3是根據圖2所示之特定實例實施例之雙重存取單一埠SRAM介面之示意方塊圖；
圖4是根據圖2及3所示之本發明之特定實例實施例在DMA週期期間執行讀取-修改-寫入之CPU之時序圖；
圖5是根據本發明之另一特定實例實施例，透過一三重存取介面耦接至一中央處理器(CPU)及第一及第二直接記憶存取(DMA)週邊設備的一單一埠靜態隨機存取記憶體(SRAM)之示意方塊圖；及
圖6是根據圖5所示之特定實例實施例之三重存取單一埠SRAM介面之示意方塊圖。
106．．．記憶體匯流排
108．．．中央處理器(CPU)
110．．．記憶體匯流排
112．．．DMA週邊設備
202．．．單一埠SRAM
204．．．讀取/寫入介面
214．．．雙重存取介面
216．．．資料位址匯流排

Claims (24)

  1. 一種用於在至少一直接記憶存取(DMA)週邊設備與一以中央處理器(CPU)時脈操作的CPU之間以一記憶體時脈操作之一單一埠靜態隨機存取記憶體(SRAM)之頻寬分享之裝置，該裝置包含：一中央處理器(CPU)，其具有一第一記憶體介面；一直接記憶存取(DMA)週邊設備，其具有一第二記憶體介面；一單一埠靜態隨機存取記憶體(SRAM)，其具有一第三記憶體介面；及一雙重存取介面，其具有第四、第五及第六記憶體介面，其中該第四記憶體介面係耦接至該第一記憶體介面，該第五記憶體介面係耦接至該第二記憶體介面，且該第六記憶體介面係耦接至該第三記憶體介面，藉此該雙重存取介面使該CPU在與該單一埠SRAM之DMA異動期間能夠執行與該單一埠SRAM的讀取、寫入及讀取-修改-寫入異動，其中在一CPU時脈週期期間，該雙重存取介面係操作以為該CPU及該DMA週邊設備存取該SRAM，其中當該CPU對該雙重存取介面發出一讀取異動時，該雙重存取介面：等待一記憶體週期；經由在該第六記憶體介面及該第三記憶體介面之間之一鏈結以對該單一埠SRAM產生一讀取週期； 在一記憶體存取時間已完成之後，鎖存來自該單一埠SRAM之讀取資料，且釋放在該第三記憶體介面及該第六記憶體介面之間之該鏈結；及使來自該單一埠SRAM之經鎖存讀取資料可用於該CPU；且其中除了該讀取週期之外，該SRAM係可用於存取該DMA週邊設備。
  2. 如請求項1之裝置，其中該CPU是一數位處理器之部分。
  3. 如請求項1之裝置，其中該數位處理器係自下列組成之群組中選出：一微控制器、一微處理器、一數位信號處理器(DSP)、一專用積體電路(ASIC)、一可程式化邏輯陣列(PLA)及一單晶片系統(SOC)。
  4. 如請求項1之裝置，其中該第四記憶體介面係經一第一記憶體及位址匯流排而耦接至該第一記憶體介面。
  5. 如請求項1之裝置，其中該第五記憶體介面係經一第二記憶體及位址匯流排而耦接至該第二記憶體介面。
  6. 如請求項1之裝置，其中該第六記憶體介面係經一第三記憶體及位址匯流排而耦接至該第三記憶體介面。
  7. 如請求項1之裝置，其中該DMA週邊設備是一通用串列匯流排(USB)週邊設備。
  8. 如請求項1之裝置，其進一步包含該雙重存取介面鎖存來自該單一埠SRAM之讀取資料及使該鎖存之讀取資料可用於該DMA週邊設備。
  9. 如請求項1之裝置，其中當該CPU對該雙重存取介面發出 一寫入異動時，該雙重存取介面：等待一記憶體週期；及對該單一埠SRAM產生一寫入週期。
  10. 如請求項1之裝置，其中當該CPU對該雙重存取介面發出一讀取-修改-寫入異動，該雙重存取介面：等待一記憶體週期；對該單一埠SRAM產生一讀取週期；在一記憶體存取時間已完成之後鎖存來自該單一埠SRAM之讀取資料；使來自該單一埠SRAM之該讀取資料可用於該CPU；等待一記憶體週期；及對該單一埠SRAM產生一寫入週期。
  11. 如請求項1之裝置，其中當該CPU對該雙重存取介面發出一讀取-修改-寫入異動時，該雙重存取介面：等待一記憶體週期；對該單一埠SRAM產生一讀取週期；在一記憶體存取時間已完成之後，鎖存來自該單一埠SRAM之讀取資料；使來自該單一埠SRAM之該讀取資料可用於該CPU；及對該單一埠SRAM產生一寫入週期。
  12. 如請求項10或11之裝置，其中根據由該DMA週邊設備(112)之一請求，該雙重存取介面(214)經組態以存取在該讀取-修改-寫入異動之該讀取週期及該寫入週期間的 該SRAM。
  13. 如請求項1之裝置，其中該雙重存取介面包含：一異動指示器；一DMA週期產生器；一CPU週期產生器；資料/位址路徑邏輯；DMA讀取資料準備邏輯；及CPU讀取資料準備邏輯。
  14. 如請求項13之裝置，其中該異動指示器監測該CPU何時請求與該單一埠SRAM的一異動，使得該雙重存取介面將執行與該單一埠SRAM之適當存取異動且將避免與來自該DMA週邊設備之記憶體存取異動之競爭。
  15. 如請求項13之裝置，其中來自該CPU及該DMA週邊設備之寫入資料係儲存在該雙重存取介面中且在其一寫入操作期間之一適當時間經多工至該單一埠SRAM。
  16. 如請求項13之裝置，其中來自該CPU及該DMA週邊設備之寫入資料在其一寫入操作期間的一適當時間經多工至該單一埠SRAM。
  17. 如請求項13之裝置，其中在與該單一埠SRAM進行各自讀取操作之後，由該CPU及該DMA週邊設備請求之讀取資料係儲存在該雙重存取介面中。
  18. 如請求項1之裝置，其中該CPU具有超越該DMA週邊設備之優先權。
  19. 如請求項1之裝置，其中該DMA週邊設備具有超越該 CPU之優先權。
  20. 如請求項1之裝置，其中該CPU及複數個DMA週邊設備之任一者控制該雙重存取介面。
  21. 如請求項1之裝置，其中複數個CPU及複數個DMA週邊設備之任一者控制該雙重存取介面。
  22. 如請求項1之裝置，其中該DMA週邊設備是一介面。
  23. 如請求項22之裝置，其中該介面係由下列組成之群組中選出：一乙太網路介面、一通用串列匯流排(USB)介面及一火線介面。
  24. 如請求項1之裝置，其進一步包含：一第二直接記憶存取(DMA)週邊設備，其具有一第七記憶體介面；及一三重存取介面，其具有第四、第五、第六及第八記憶體介面，其中該第四記憶體介面係耦接至該第一記憶體介面，該第五記憶體介面係耦接至該第二記憶體介面，該第六記憶體介面係耦接至該第三記憶體介面，及該第七記憶體介面係耦接至該第八記憶體介面，藉此該三重存取介面使該CPU在與該單一埠SRAM的DMA異動期間能夠執行與該單一埠SRAM的讀取、寫入及讀取-修改-寫入異動。
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