JP2006099214A

JP2006099214A - 共有メモリアクセス制御装置

Info

Publication number: JP2006099214A
Application number: JP2004281781A
Authority: JP
Inventors: Katsuya Sasahara; 克也笹原
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 2004-09-28
Filing date: 2004-09-28
Publication date: 2006-04-13
Also published as: US20060069881A1

Abstract

【課題】シングルポートＳＲＡＭを可能とすることによりコスト削減を図ることができる共有メモリアクセス制御装置を提供すること。
【解決手段】共有されるシングルポートメモリ２１と、このシングルポートメモリにアクセスするメインＣＰＵ２２と、シングルポートメモリ２１にアクセスするサブＣＰＵ２３とを具備し、サブＣＰＵ２３は、メインＣＰＵがシングルポートメモリ２１にアクセスを終了してから所定時間を計数するタイマ２３ｍと、このタイマ２３ｍにより所定時間が計数されるとシングルポートメモリに対するバス権を自己に設定してシングルポートメモリにアクセスし、このアクセスが終了するとバス権をメインＣＰＵ２２に戻す制御手段を具備したことを特徴とする。
【選択図】図１

Description

本発明は、例えばシングルポートＲＡＭを２つのコントローラで共有する際のバス権の制御を行うことができる共有メモリアクセス制御装置に関する。

図５に示すようなＭＦＰ（Multi Function Peripheral）が知られている。この装置は、ＭＦＰ本体１１において画像が形成された用紙をフィニッシャ１２に排出し、このフィニッシャ１２においてステイプル等の後処理を行うようにしている。

ＭＦＰ本体１１とフィニッシャ１２は図３に示すようなブロック図で示す制御回路を具備し、両者間で通信により各種データを送受していた。

図３に示すように、ＭＰＦ本体１１とフィニッシャ１２はシリアル通信ライン１３で接続されている。

ＭＦＰ１１本体内にはよりなる共有メモリ２１が設けられ、この共有メモリ２１はメインＣＰＵ２２とサブＣＰＵ２３で共有されている。

また、フィニッシャ１２内にも共有メモリ２４が設けられ、この共有メモリ２４はメインＣＰＵ２５とサブＣＰＵ２６で共有されている。

そして、メインＣＰＵ２２は共有メモリ２１の特定領域（例えば、６４バイト）のうちの半分の領域（つまり、３２バイト）に記憶されている受信データをリードし、この特定エリアの残りの半分の３２バイトの領域に送信データをライトする処理を図４に示すように所定時間毎（例えば、１２ｍｓｅｃ）に行っていた。

また、サブＣＰＵ２３は、適宜共有メモリ２１の特定領域に記憶されている送信データをシリアル通信ライン１３、サブＣＰＵ２６を介して共有メモリ２４の特定領域に送信し、共有メモリ２４から送信される送信データをサブＣＰＵ２３を介して共有メモリ２１の特定領域に受信データとして受信していた。

このようにして、ＭＦＰ本体１１に設けられた共有メモリ２１と、フィニッシャ１２に設けられた共有メモリ２４の特定領域に記憶されるデータを同じにする、いわゆるミラーリングを行うようにしていた。

共有メモリ２１及び２４は、メインＣＰＵ２２，２５及びサブＣＰＵ２３，２６からアクセスさせるため、デュアルポートＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が用いられていた。

ここで、大容量ＲＡＭを使用せずに支障なく外部記憶装置間のコピーを行うことができる多重化記憶制御装置が知られている(特許文献1)。
特開２００１−３５０５９５

このデュアルポートＳＲＡＭは、シングルポートＳＲＡＭに比べて高価であるため、ＭＦＰのコスト削減の障害となっていた。

本発明はシングルポートＳＲＡＭを可能とすることによりコスト削減を図ることができる共有メモリアクセス制御装置を提供することにある。

本発明は、共有されるシングルポートメモリと、このシングルポートメモリにアクセスする第１のコントローラと、前記シングルポートメモリにアクセスする第２のコントローラとを具備し、前記第２のコントローラは、前記第１のコントローラが前記シングルポートメモリにアクセスを終了してから所定時間を計数する計数手段と、この計数手段により所定時間が計数されると前記シングルポートメモリに対するバス権を自己に設定して前記シングルポートメモリにアクセスし、このアクセスが終了するとバス権を第１のコントローラに戻す制御手段を具備したことを特徴とする。

本発明によれば、第２のコントローラは、第１のコントローラがシングルポートメモリにアクセスしていないときにシングルポートメモリにアクセスするようにして、アクセスを終了するとバス権を第１のコントローラに戻すようにしたので、シングルポートメモリを共有メモリとして使用することができる。従って、コスト削減を実現できる。

以下図面を参照して本発明の一実施の形態について説明する。図１は、図３のＭＦＰ本体１１内の詳細な回路図である。共有メモリ２１はシングルポートＳＲＡＭで構成される。

図１において、メインＣＰＵ（第１のコントローラ）２２から出力されるアドレス信号（Ａ０〜Ａ３）はセレクタ３１を介して共有メモリ２１に出力される。さらに、メインＣＰＵ２２から出力されるアドレス信号（Ａ４〜Ａ７）はセレクタ３２を介して共有メモリ２１に出力される。

また、メインＣＰＵ２２から出力されるリード信号ＲＤ、ライト信号ＷＲ、チップセレクト信号ＣＳはセレクタ３３を介して共有メモリ２１に出力される。また、そのチップセレクト信号ＣＳはライン４１を介してサブＣＰＵ（第２のコントローラ）２３に入力される。

サブＣＰＵ２３から出力されるリード信号ＲＤ及びライト信号はこのセレクタ３３に入力される。

また、メインＣＰＵ２２から出力されるデータ信号（Ｄ０〜Ｄ７）は双方向性バッファ４２を介して共有メモリ２１のシングルポート（Ｄ０〜Ｄ７）に入力される。

さらに、サブＣＰＵ２３から出力されるデータ信号（Ｄ０〜Ｄ７）は双方向性バッファ４３を介して共有メモリ２１のシングルポート（Ｄ０〜Ｄ７）に入力される。

さらに、サブＣＰＵ２３から出力されるアドレス信号（Ａ０〜Ａ３）は前記セレクタ３１に入力される。

また、サブＣＰＵ２３から出力されるアドレス信号（Ａ４〜Ａ７）は前記セレクタ３２に入力される。

また、サブＣＰＵ２３から出力されたセレクト信号ＳＥＬはライン４４を介して双方向性バッファ４３のゲートＧに入力される。このゲートＧにＬレベル信号が入力されるとゲートが開けられる。ライン４４はプルアップ抵抗Ｒを介して電源Vcc（Ｈレベル）が供給されている。

さらに、サブＣＰＵ２３から出力されるセレクト信号ＳＥＬはインバータ４５を介して双方向性バッファ４２及びセレクタ３１〜３３のゲートＧに入力される。双方向性バッファ４２にＬレベル信号が入力されるとゲートが開けられる。

また、セレクタ３１〜３３のゲートＧにＬレベル信号が入力されると、メインＣＰＵ２２から出力されるアドレス信号（Ａ０〜Ａ７）及びリード信号ＲＤ及びライト信号ＷＲが共有メモリ２１に供給される。

一方、セレクタ３１〜３３のゲートＧにＨレベル信号が入力されると、サブＣＰＵ２３から出力されるアドレス信号（Ａ０〜Ａ７）及びリード信号ＲＤ及びライト信号ＷＲが共有メモリ２１に供給される。

さらに、サブＣＰＵ２３はタイマ２３ｍを備えている。このタイマ２３ｍはライン４１を介して入力されるチップセレクト信号ＣＳの立ち上がりにリセットされてカウント動作を開始する。そして、このタイマ２３ｍに所定時間が計数されるとセレクト信号ＳＥＬはＬレベルに切り替えられる。メインＣＰＵ２２は共有メモリ２１の特定領域２１ｍの６４バイトを１２msec周期でアクセスしている。この所定時間は、メインＣＰＵ２２が特定領域２１ｍの６４バイトをアクセスするのに要する時間（ほぼ0.5msec）より十分大きく、前記１２msecより十分小さい値に設定される。例えば、所定時間として、１〜５msecが設定される。なお、この実施の形態では、所定時間として１msecが設定されている。

次に、上記のように構成された本発明の一実施の形態の動作について説明する。初期状態においては、ライン４４にプルアップ抵抗Ｒを介してＨレベル信号が入力されているため、双方向性バッファ４３のゲートが閉じられ、双方向性バッファ４２のゲートが開けられる。さらに、メインＣＰＵ２２から出力されるアドレス信号（Ａ０〜Ａ７）及びリード信号ＲＤ及びライト信号ＷＲがセレクタ３１〜３３を介して共有メモリ２１に供給される。

この状態において、メインＣＰＵ２２は図４に示すように１２msec周期で共有メモリ２１の特定領域２１mに記憶されている３２バイトのデータをリードし、その後３２バイトのデータをライトする処理を行っている。

このようにメインＣＰＵ２２が共有メモリ２１にアクセスしているときは、メインＣＰＵ２２から出力されるチップセレクト信号ＣＳは図２に示すように、脈動している。チップセレクト信号が立ち下がってから共有メモリ２１にアクセスし、立ち上がると共有メモリ２１へのアクセスを終了している。

メインＣＰＵ２２が共有メモリ２１にアクセスしている最中では、チップセレクタ信号は周期的に立ち上がるため、タイマ２３ｍは所定時間を計数する前にリセットされる。このため、セレクト信号ＳＥＬはＨレベルのままである。

しかし、メインＣＰＵ２２が共有メモリ２１にアクセスをする最後のチップセレクト信号ＣＳが立ち上がるタイミング（図２のＡ）からタイマ２３ｍが計数を開始すると、その以降このタイマ２３ｍをリセットするチップセレクト信号ＣＳが入力されないため、このタイマ２３ｍは計数動作を継続し続ける。そして、このタイマ２３ｍが所定時間を計数すると、タイマアップするために、セレクト信号ＳＥＬがＬレベルに切換えられる（図２のＣ）。

この結果、双方向性バッファ４３のゲートが開けられると共に、サブＣＰＵ２３から出力されるアドレス信号（Ａ０〜Ａ７）及びリード信号ＲＤ及びライト信号ＷＲはセレクタ３１〜３３を介して共有メモリ２１に出力される。

そして、サブＣＰＵ２３は、共有メモリ２１の特定領域２１ｍの６４バイトにアクセスする。そして、そのアクセスが終了すると、セレクト信号ＳＥＬをＨレベルに切換えてバス権をメインＣＰＵ２２に戻す処理を行う（図２のＤ）。

以上のようにして、サブＣＰＵ２３は、メインＣＰＵ２２がシングルポートメモリにアクセスしていないときにシングルポートメモリにアクセスするようにして、アクセスを終了するとバス権をメインＣＰＵ２２に戻すようにしたので、シングルポートメモリを共有メモリ２１として使用することができる。従って、コスト削減を実現できる。

なお、上記した実施の形態では、ＭＦＰ本体１１内における共有メモリ２１の制御について説明したが、フィニッシャ１２における共有メモリ２１についても同様のことが言える。

また、上記実施の形態では、ＭＦＰ本体１１、フィニッシャ１２内の共有メモリ２１，２４の制御について説明したが、この発明を適用することにより、他の電子機器に搭載された共有メモリをシングルポートメモリで実現することができる。

本発明の実施例を一実施形態を参照して説明してきたが、本発明はこの実施例に限定されない。実施例に示された各構成要素はその機能が同じであれば他の構成要素に変更可能である。

本発明の一実施の形態に係る共有メモリアクセス制御装置の構成を示す回路図。同実施の形態に係る共有メモリアクセス制御装置の動作を説明するためのタイミングチャート。同実施の形態に係るＭＦＰ本体とフィニッシャとを含めたシステム構成を示す図。タイミングチャート。ＭＦＰの全体図。

符号の説明

２１…共有メモリ、２２…メインＣＰＵ、２３…サブＣＰＵ、３１〜３３…セレクタ、４２，４３…双方向性バッファ、４５…インバータ。

Claims

共有されるシングルポートメモリと、
このシングルポートメモリにアクセスする第１のコントローラと、
前記シングルポートメモリにアクセスする第２のコントローラとを具備し、
前記第２のコントローラは、前記第１のコントローラが前記シングルポートメモリにアクセスを終了してから所定時間を計数する計数手段と、
この計数手段により所定時間が計数されると前記シングルポートメモリに対するバス権を自己に設定して前記シングルポートメモリにアクセスし、このアクセスが終了するとバス権を第１のコントローラに戻す制御手段を具備したことを特徴とする共有メモリアクセス制御装置。
前記計数手段は、前記第１のコントローラから前記シングルポートメモリにアクセスする際のチップセレクト信号の立ち上がりのタイミングでリセットされて計時動作を開始するタイマで構成されることを特徴とする請求項１記載の共有メモリアクセス制御装置。
前記所定時間は、前記第１のコントローラが前記シングルポートメモリにアクセスする全体時間より十分長く、前記第１のコントローラが前記シングルポートメモリにアクセスする周期よりも十分小さい値であることを特徴とする請求項１記載の共有メモリアクセス制御装置。