JP2003050789A - 回路、プロセッサ、及びマルチプロセッサシステム - Google Patents
回路、プロセッサ、及びマルチプロセッサシステムInfo
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- JP2003050789A JP2003050789A JP2001239513A JP2001239513A JP2003050789A JP 2003050789 A JP2003050789 A JP 2003050789A JP 2001239513 A JP2001239513 A JP 2001239513A JP 2001239513 A JP2001239513 A JP 2001239513A JP 2003050789 A JP2003050789 A JP 2003050789A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
- G06F9/526—Mutual exclusion algorithms
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- Software Systems (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】本発明は、atomic-LOAD/STORE の機能を持たな
いプロセッサを用いてマルチプロセッサシステムを構築
する場合に、atomic-LOAD/STORE の機能と同等の機能を
実現する回路を提供することを目的とする。 【解決手段】セマフォアドレスを格納するレジスタと、
該レジスタが格納する該セマフォアドレスに対するプロ
セッサのリードアクセスに応じて制御信号をアサートす
ると共に、該レジスタが格納する該セマフォアドレスに
対する該プロセッサのライトアクセスに応じて該制御信
号をネゲートするセマフォ制御回路を含む。
いプロセッサを用いてマルチプロセッサシステムを構築
する場合に、atomic-LOAD/STORE の機能と同等の機能を
実現する回路を提供することを目的とする。 【解決手段】セマフォアドレスを格納するレジスタと、
該レジスタが格納する該セマフォアドレスに対するプロ
セッサのリードアクセスに応じて制御信号をアサートす
ると共に、該レジスタが格納する該セマフォアドレスに
対する該プロセッサのライトアクセスに応じて該制御信
号をネゲートするセマフォ制御回路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にメモリアク
セスを制御するための回路、及びその回路を使用したプ
ロセッサ並びにシステムに関し、詳しくは、セマフォを
管理するための回路、及びその回路を使用したプロセッ
サ並びにシステムに関する。
セスを制御するための回路、及びその回路を使用したプ
ロセッサ並びにシステムに関し、詳しくは、セマフォを
管理するための回路、及びその回路を使用したプロセッ
サ並びにシステムに関する。
【０００２】
【従来の技術】複数のプロセッサで構成されたシステム
においては、共通バス上にあるメモリ等の資源は、複数
のプロセッサにより共有される。あるプロセッサがメモ
リを利用する際、場合によっては、一定期間独占的にメ
モリを使用して、その間は他のプロセッサがメモリアク
セスを出来ないようにする必要がある。これは例えばト
ランザクションの途中で、他のプロセッサによるメモリ
アクセスやデータ変更が生じると、システムとして一貫
性が保てなくなるためである。そこで、共有資源を独占
的に使用するために、セマフォレジスタによる資源管理
が一般的に行われる。
においては、共通バス上にあるメモリ等の資源は、複数
のプロセッサにより共有される。あるプロセッサがメモ
リを利用する際、場合によっては、一定期間独占的にメ
モリを使用して、その間は他のプロセッサがメモリアク
セスを出来ないようにする必要がある。これは例えばト
ランザクションの途中で、他のプロセッサによるメモリ
アクセスやデータ変更が生じると、システムとして一貫
性が保てなくなるためである。そこで、共有資源を独占
的に使用するために、セマフォレジスタによる資源管理
が一般的に行われる。
【０００３】セマフォレジスタによる資源管理において
は、メモリを占有したいプロセッサは、メモリへのアク
セスに先立ちセマフォフラグを参照する。フラグが立っ
ていない場合には、他のプロセッサがメモリを使用して
ないと判断する。この場合、プロセッサは、フラグを設
定することでメモリを占有することを他のプロセッサに
対して明示的に示し、その後メモリをアクセスする。フ
ラグが設定されている期間中は、他のプロセッサはメモ
リをアクセスすることが出来ない。メモリの使用が終了
すると、メモリを使用していたプロセッサはセマフォフ
ラグの設定を解除する。
は、メモリを占有したいプロセッサは、メモリへのアク
セスに先立ちセマフォフラグを参照する。フラグが立っ
ていない場合には、他のプロセッサがメモリを使用して
ないと判断する。この場合、プロセッサは、フラグを設
定することでメモリを占有することを他のプロセッサに
対して明示的に示し、その後メモリをアクセスする。フ
ラグが設定されている期間中は、他のプロセッサはメモ
リをアクセスすることが出来ない。メモリの使用が終了
すると、メモリを使用していたプロセッサはセマフォフ
ラグの設定を解除する。
【０００４】
【発明が解決しようとする課題】セマフォレジスタを使
用する場合には、厳密なフラグ管理が必要になる。例え
ば、あるプロセッサがセマフォフラグを参照してフラグ
が立っていないことを確認し、フラグを立てるフラグ設
定動作を実行するとする。この時にフラグ参照からフラ
グ設定までの間に時間差があると、この時間の間に、他
のプロセッサがセマフォフラグを参照してしまう可能性
がある。この場合、後からセマフォフラグを参照したプ
ロセッサも、フラグが立っていないために、メモリが使
用可能であると判断してしまう。
用する場合には、厳密なフラグ管理が必要になる。例え
ば、あるプロセッサがセマフォフラグを参照してフラグ
が立っていないことを確認し、フラグを立てるフラグ設
定動作を実行するとする。この時にフラグ参照からフラ
グ設定までの間に時間差があると、この時間の間に、他
のプロセッサがセマフォフラグを参照してしまう可能性
がある。この場合、後からセマフォフラグを参照したプ
ロセッサも、フラグが立っていないために、メモリが使
用可能であると判断してしまう。
【０００５】このような状況を避けるために、セマフォ
フラグの参照及び設定には、通常、read-modify-write
又はatomic-LOAD/STOREと呼ばれる方式のアクセスが行
なわれる。この方式では、リード動作とライト動作とを
不可分の単位即ち１回のバスサイクルで実行する。一回
のバスサイクルでリード動作とライト動作を実行してフ
ラグの参照と設定とを行なうため、この方式では厳密な
フラグの管理が可能となる。一般に、複数プロセッサシ
ステムでの使用を前提としたプロセッサには、アクセス
方式としてatomic-LOAD/STORE の機能が設けられてい
る。
フラグの参照及び設定には、通常、read-modify-write
又はatomic-LOAD/STOREと呼ばれる方式のアクセスが行
なわれる。この方式では、リード動作とライト動作とを
不可分の単位即ち１回のバスサイクルで実行する。一回
のバスサイクルでリード動作とライト動作を実行してフ
ラグの参照と設定とを行なうため、この方式では厳密な
フラグの管理が可能となる。一般に、複数プロセッサシ
ステムでの使用を前提としたプロセッサには、アクセス
方式としてatomic-LOAD/STORE の機能が設けられてい
る。
【０００６】複数プロセッサシステムでの使用を特に前
提としていない一般のプロセッサには、このようなatom
ic-LOAD/STORE の機能は設けられていない。従って、こ
のような一般のプロセッサを用いて複数プロセッサシス
テムを構成するためには、何らかの工夫を施して、atom
ic-LOAD/STORE の機能と同等の機能を提供する必要があ
る。
提としていない一般のプロセッサには、このようなatom
ic-LOAD/STORE の機能は設けられていない。従って、こ
のような一般のプロセッサを用いて複数プロセッサシス
テムを構成するためには、何らかの工夫を施して、atom
ic-LOAD/STORE の機能と同等の機能を提供する必要があ
る。
【０００７】本発明は、atomic-LOAD/STORE の機能を持
たないプロセッサを用いてマルチプロセッサシステムを
構築する場合に、atomic-LOAD/STORE の機能と同等の機
能を実現する回路を提供することを目的とする。またこ
の回路を備えたプロセッサ及びマルチプロセッサシステ
ムを提供することを目的とする。
たないプロセッサを用いてマルチプロセッサシステムを
構築する場合に、atomic-LOAD/STORE の機能と同等の機
能を実現する回路を提供することを目的とする。またこ
の回路を備えたプロセッサ及びマルチプロセッサシステ
ムを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明による回路は、セ
マフォアドレスを格納するレジスタと、該レジスタが格
納する該セマフォアドレスに対するプロセッサのリード
アクセスに応じて制御信号をアサートすると共に、該レ
ジスタが格納する該セマフォアドレスに対する該プロセ
ッサのライトアクセスに応じて該制御信号をネゲートす
るセマフォ制御回路を含むことを特徴とする。
マフォアドレスを格納するレジスタと、該レジスタが格
納する該セマフォアドレスに対するプロセッサのリード
アクセスに応じて制御信号をアサートすると共に、該レ
ジスタが格納する該セマフォアドレスに対する該プロセ
ッサのライトアクセスに応じて該制御信号をネゲートす
るセマフォ制御回路を含むことを特徴とする。
【０００９】具体的には、本発明による上記回路は、該
プロセッサが出力するアドレスを該レジスタの該セマフ
ォアドレスと比較した結果が一致を示すときに一致判定
信号をアサートする比較器を更に含み、該セマフォ制御
回路は、該一致判定信号がアサート状態で且つ該プロセ
ッサが出力するリード／ライト信号がリード動作を示す
ときに該制御信号をアサート状態に設定する回路と、該
一致判定信号がアサート状態で且つ該プロセッサが出力
する該リード／ライト信号がライト動作を示すときに該
制御信号をネゲート状態に設定する回路を含む。
プロセッサが出力するアドレスを該レジスタの該セマフ
ォアドレスと比較した結果が一致を示すときに一致判定
信号をアサートする比較器を更に含み、該セマフォ制御
回路は、該一致判定信号がアサート状態で且つ該プロセ
ッサが出力するリード／ライト信号がリード動作を示す
ときに該制御信号をアサート状態に設定する回路と、該
一致判定信号がアサート状態で且つ該プロセッサが出力
する該リード／ライト信号がライト動作を示すときに該
制御信号をネゲート状態に設定する回路を含む。
【００１０】上記の本発明による回路においては、プロ
セッサのアドレス信号をセマフォアドレスと比較するこ
とで、両者が一致する場合には、セマフォに対する読み
出し動作（ロード動作）で制御信号をＨＩＧＨに設定
し、セマフォに対する書き込み動作（ストア動作）で制
御信号の設定を解除してＬＯＷに戻す。この制御信号に
よって、他のプロセッサに対して、当該プロセッサによ
るバスアクセスがセマフォ管理用のバスアクセスである
ことを通知する。他のプロセッサは、制御信号によって
セマフォへのアクセス動作が実行中であると判断する
と、この期間中はセマフォへのアクセスを禁止する。
セッサのアドレス信号をセマフォアドレスと比較するこ
とで、両者が一致する場合には、セマフォに対する読み
出し動作（ロード動作）で制御信号をＨＩＧＨに設定
し、セマフォに対する書き込み動作（ストア動作）で制
御信号の設定を解除してＬＯＷに戻す。この制御信号に
よって、他のプロセッサに対して、当該プロセッサによ
るバスアクセスがセマフォ管理用のバスアクセスである
ことを通知する。他のプロセッサは、制御信号によって
セマフォへのアクセス動作が実行中であると判断する
と、この期間中はセマフォへのアクセスを禁止する。
【００１１】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１２】図１は、本発明によるセマフォ管理回路を
示す。
示す。
【００１３】図１のセマフォ管理回路は、セマフォ領域
レジスタ１１、比較器１２、セマフォ制御回路１３、及
びバス権制御回路１４を含む。このセマフォ管理回路
は、プロセッサ２０に接続される。
レジスタ１１、比較器１２、セマフォ制御回路１３、及
びバス権制御回路１４を含む。このセマフォ管理回路
は、プロセッサ２０に接続される。
【００１４】セマフォ領域レジスタ１１は、メモリ空間
上でのセマフォレジスタのアドレスを格納する。セマフ
ォレジスタとしては、メモリデバイス内部の記憶領域の
一部をレジスタとして使用する場合もあれば、メモリコ
ントローラ等の内部にレジスタ論理回路が設けられる場
合もあるが、何れの場合であってもセマフォレジスタに
はそれをアクセスするためのアドレスがメモリ空間上に
割り当てられている。セマフォ領域レジスタ１１は、こ
のアドレスを参照用に格納しておくものである。
上でのセマフォレジスタのアドレスを格納する。セマフ
ォレジスタとしては、メモリデバイス内部の記憶領域の
一部をレジスタとして使用する場合もあれば、メモリコ
ントローラ等の内部にレジスタ論理回路が設けられる場
合もあるが、何れの場合であってもセマフォレジスタに
はそれをアクセスするためのアドレスがメモリ空間上に
割り当てられている。セマフォ領域レジスタ１１は、こ
のアドレスを参照用に格納しておくものである。
【００１５】比較器１２は、セマフォ領域レジスタ１１
に格納されるアドレスと、プロセッサ２０が出力するア
ドレスとを比較する。比較結果が一致である場合には、
一致判定を示す信号をセマフォ制御回路１３に供給す
る。プロセッサ２０は、メモリアクセスをする際或いは
セマフォレジスタをアクセスする際などに、アクセス先
のアドレスを出力する。比較器１２は、このアドレスと
セマフォレジスタのアドレスとを比較することで、アク
セス対象がセマフォレジスタであるか否かを判定するも
のである。
に格納されるアドレスと、プロセッサ２０が出力するア
ドレスとを比較する。比較結果が一致である場合には、
一致判定を示す信号をセマフォ制御回路１３に供給す
る。プロセッサ２０は、メモリアクセスをする際或いは
セマフォレジスタをアクセスする際などに、アクセス先
のアドレスを出力する。比較器１２は、このアドレスと
セマフォレジスタのアドレスとを比較することで、アク
セス対象がセマフォレジスタであるか否かを判定するも
のである。
【００１６】セマフォ制御回路１３は、比較器１２から
一致判定信号を受け取ると共に、プロセッサ２０からリ
ード／ライト信号ＲＤ／ＷＤ及びチップセレクト信号Ｃ
Ｓを受け取る。チップセレクト信号ＣＳがアサートで且
つ一致判定信号がアサートである場合に、リード／ライ
ト信号ＲＤ／ＷＤが読み出し動作を示すと、セマフォ制
御回路１３はロック信号ＬＯＣＫをＨＩＧＨに設定す
る。またチップセレクト信号ＣＳがアサートで且つ一致
判定信号がアサートである場合に、リード／ライト信号
ＲＤ／ＷＤが書き込み動作を示せば、セマフォ制御回路
１３はロック信号ＬＯＣＫの設定を解除してＬＯＷに戻
す。このロック信号ＬＯＣＫによって、当該プロセッサ
は、バスアクセスがセマフォ管理のためのアクセスであ
ることを他のプロセッサに対して通知する。即ち、ロッ
ク信号ＬＯＣＫを参照することで、他のプロセッサは、
セマフォレジスタへのアクセス動作が実行中であるか否
かを判断することが出来る。
一致判定信号を受け取ると共に、プロセッサ２０からリ
ード／ライト信号ＲＤ／ＷＤ及びチップセレクト信号Ｃ
Ｓを受け取る。チップセレクト信号ＣＳがアサートで且
つ一致判定信号がアサートである場合に、リード／ライ
ト信号ＲＤ／ＷＤが読み出し動作を示すと、セマフォ制
御回路１３はロック信号ＬＯＣＫをＨＩＧＨに設定す
る。またチップセレクト信号ＣＳがアサートで且つ一致
判定信号がアサートである場合に、リード／ライト信号
ＲＤ／ＷＤが書き込み動作を示せば、セマフォ制御回路
１３はロック信号ＬＯＣＫの設定を解除してＬＯＷに戻
す。このロック信号ＬＯＣＫによって、当該プロセッサ
は、バスアクセスがセマフォ管理のためのアクセスであ
ることを他のプロセッサに対して通知する。即ち、ロッ
ク信号ＬＯＣＫを参照することで、他のプロセッサは、
セマフォレジスタへのアクセス動作が実行中であるか否
かを判断することが出来る。
【００１７】ロック信号ＬＯＣＫがＨＩＧＨである間
は、他のプロセッサはセマフォレジスタがアクセスされ
ている最中であると判断して、セマフォレジスタの参照
及び設定動作を行わない。
は、他のプロセッサはセマフォレジスタがアクセスされ
ている最中であると判断して、セマフォレジスタの参照
及び設定動作を行わない。
【００１８】バス権制御回路１４は、セマフォ管理と共
にバスアービトレーションを実現するためのものであ
る。バス上にあるメモリや周辺機器等のリソースを共有
するシステムにおいては、バスを排他的に使用する必要
があるために、複数のプロセッサがバスの使用権を要求
した場合に、１つのプロセッサだけにバス使用権を与え
る必要がある。バスアービトレーションは、このために
実行される制御である。各プロセッサは、バスをアクセ
スしたい時には、まずバス権要求信号ＢＲＥＱを送信す
る。バスアクセス権を他のプロセッサに与えてよいプロ
セッサは、バス権要求信号ＢＲＥＱに応答して、バス権
許可信号ＢＡＣＫをアサートする。
にバスアービトレーションを実現するためのものであ
る。バス上にあるメモリや周辺機器等のリソースを共有
するシステムにおいては、バスを排他的に使用する必要
があるために、複数のプロセッサがバスの使用権を要求
した場合に、１つのプロセッサだけにバス使用権を与え
る必要がある。バスアービトレーションは、このために
実行される制御である。各プロセッサは、バスをアクセ
スしたい時には、まずバス権要求信号ＢＲＥＱを送信す
る。バスアクセス権を他のプロセッサに与えてよいプロ
セッサは、バス権要求信号ＢＲＥＱに応答して、バス権
許可信号ＢＡＣＫをアサートする。
【００１９】セマフォ管理のためのアクセスは、バスを
介して行われるので、セマフォ管理のためのアクセス動
作中に、バス権を他のプロセッサに与えることは出来な
い。従って、図１の本発明の構成においては、ロック信
号ＬＯＣＫがＨＩＧＨの場合には、バス権要求信号ＢＲ
ＥＱを受信した際に、バス権制御回路１４はバス権許可
信号ＢＡＣＫをアサートしないように構成されている。
具体的には、バス権制御回路１４は、ロック信号ＬＯＣ
ＫがＬＯＷの場合には、バス権要求信号ＢＲＥＱを受け
取ると、チップセレクト信号ＣＳがネゲートであればバ
ス権許可信号ＢＡＣＫをアサートする。チップセレクト
信号ＣＳがアサートであれば、メモリアクセス中である
ので、バス権許可信号ＢＡＣＫをアサートしない。また
ロック信号ＬＯＣＫがＨＩＧＨの場合には、バス権要求
信号ＢＲＥＱを受け取ると、チップセレクト信号ＣＳに
関わらずバス権許可信号ＢＡＣＫをアサートしない。
介して行われるので、セマフォ管理のためのアクセス動
作中に、バス権を他のプロセッサに与えることは出来な
い。従って、図１の本発明の構成においては、ロック信
号ＬＯＣＫがＨＩＧＨの場合には、バス権要求信号ＢＲ
ＥＱを受信した際に、バス権制御回路１４はバス権許可
信号ＢＡＣＫをアサートしないように構成されている。
具体的には、バス権制御回路１４は、ロック信号ＬＯＣ
ＫがＬＯＷの場合には、バス権要求信号ＢＲＥＱを受け
取ると、チップセレクト信号ＣＳがネゲートであればバ
ス権許可信号ＢＡＣＫをアサートする。チップセレクト
信号ＣＳがアサートであれば、メモリアクセス中である
ので、バス権許可信号ＢＡＣＫをアサートしない。また
ロック信号ＬＯＣＫがＨＩＧＨの場合には、バス権要求
信号ＢＲＥＱを受け取ると、チップセレクト信号ＣＳに
関わらずバス権許可信号ＢＡＣＫをアサートしない。
【００２０】以上のようにして、本発明によるセマフォ
管理回路においては、プロセッサのアドレス信号をセマ
フォアドレスと比較することで、両者が一致する場合に
は、セマフォに対する読み出し動作（ロード動作）でロ
ック信号ＬＯＣＫをＨＩＧＨに設定し、セマフォに対す
る書き込み動作（ストア動作）でロック信号ＬＯＣＫの
設定を解除してＬＯＷに戻す。このロック信号ＬＯＣＫ
によって、他のプロセッサに対して、当該プロセッサに
よるバスアクセスがセマフォ管理用のバスアクセスであ
ることを通知する。他のプロセッサは、ロック信号ＬＯ
ＣＫによってセマフォへのアクセス動作が実行中である
と判断すると、この期間中はセマフォへのアクセスを禁
止する。
管理回路においては、プロセッサのアドレス信号をセマ
フォアドレスと比較することで、両者が一致する場合に
は、セマフォに対する読み出し動作（ロード動作）でロ
ック信号ＬＯＣＫをＨＩＧＨに設定し、セマフォに対す
る書き込み動作（ストア動作）でロック信号ＬＯＣＫの
設定を解除してＬＯＷに戻す。このロック信号ＬＯＣＫ
によって、他のプロセッサに対して、当該プロセッサに
よるバスアクセスがセマフォ管理用のバスアクセスであ
ることを通知する。他のプロセッサは、ロック信号ＬＯ
ＣＫによってセマフォへのアクセス動作が実行中である
と判断すると、この期間中はセマフォへのアクセスを禁
止する。
【００２１】図２は、セマフォ制御回路１３の回路構成
を示す図である。
を示す図である。
【００２２】図２のセマフォ制御回路１３は、ＡＮＤ回
路３１及び３２と、フリップフロップ３３とを含む。Ａ
ＮＤ回路３１は、チップセレクト信号ＣＳと、リード／
ライト信号ＲＤ／ＷＤと、一致判定信号とを受け取り、
全ての信号がＨＩＧＨであるときにＨＩＧＨを出力す
る。このＡＮＤ回路３１のＨＩＧＨ出力によって、フリ
ップフロップ３３がセットされて、その出力であるロッ
ク信号ＬＯＣＫがＨＩＧＨに設定される。ＡＮＤ回路３
２は、チップセレクト信号ＣＳと、リード／ライト信号
ＲＤ／ＷＤの負論理信号と、一致判定信号とを受け取
り、全ての信号がＨＩＧＨであるときにＨＩＧＨを出力
する。このＡＮＤ回路３２のＨＩＧＨ出力によって、フ
リップフロップ３３がリセットされて、その出力である
ロック信号ＬＯＣＫのＨＩＧＨ設定が解除されてＬＯＷ
に戻る。
路３１及び３２と、フリップフロップ３３とを含む。Ａ
ＮＤ回路３１は、チップセレクト信号ＣＳと、リード／
ライト信号ＲＤ／ＷＤと、一致判定信号とを受け取り、
全ての信号がＨＩＧＨであるときにＨＩＧＨを出力す
る。このＡＮＤ回路３１のＨＩＧＨ出力によって、フリ
ップフロップ３３がセットされて、その出力であるロッ
ク信号ＬＯＣＫがＨＩＧＨに設定される。ＡＮＤ回路３
２は、チップセレクト信号ＣＳと、リード／ライト信号
ＲＤ／ＷＤの負論理信号と、一致判定信号とを受け取
り、全ての信号がＨＩＧＨであるときにＨＩＧＨを出力
する。このＡＮＤ回路３２のＨＩＧＨ出力によって、フ
リップフロップ３３がリセットされて、その出力である
ロック信号ＬＯＣＫのＨＩＧＨ設定が解除されてＬＯＷ
に戻る。
【００２３】図３は、セマフォ制御回路１３の動作とセ
マフォ管理動作とを示すタイミング図である。
マフォ管理動作とを示すタイミング図である。
【００２４】（ａ）にはロック信号ＬＯＣＫ、（ｂ）に
はリード／ライト信号ＲＤ／ＷＤ、（ｃ）にはチップセ
レクト信号ＣＳ、（ｄ）には各バスサイクルでの動作を
示す。図３（ｂ）乃至（ｄ）に示されるように、メモリ
からの読み出し命令ＬＯＡＤを実行する場合には、チッ
プセレクト信号ＣＳがＨＩＧＨとなり、リード／ライト
信号ＲＤ／ＷＤはＨＩＧＨとされる。またメモリへの書
き込み命令ＳＴＯＲＥを実行する場合には、チップセレ
クト信号ＣＳがＨＩＧＨとなり、リード／ライト信号Ｒ
Ｄ／ＷＤはＬＯＷとされる。
はリード／ライト信号ＲＤ／ＷＤ、（ｃ）にはチップセ
レクト信号ＣＳ、（ｄ）には各バスサイクルでの動作を
示す。図３（ｂ）乃至（ｄ）に示されるように、メモリ
からの読み出し命令ＬＯＡＤを実行する場合には、チッ
プセレクト信号ＣＳがＨＩＧＨとなり、リード／ライト
信号ＲＤ／ＷＤはＨＩＧＨとされる。またメモリへの書
き込み命令ＳＴＯＲＥを実行する場合には、チップセレ
クト信号ＣＳがＨＩＧＨとなり、リード／ライト信号Ｒ
Ｄ／ＷＤはＬＯＷとされる。
【００２５】図３（ａ）乃至（ｄ）に示されるように、
セマフォレジスタからの読み出し命令atomicＬＯＡＤを
実行する場合には、チップセレクト信号ＣＳがＨＩＧＨ
となり、リード／ライト信号ＲＤ／ＷＤはＨＩＧＨとさ
れる。またこの時、セマフォ制御回路１３の出力である
ロック信号ＬＯＣＫは、ＨＩＧＨに設定される。ロック
信号ＬＯＣＫは、読み出し命令atomicＬＯＡＤが終了し
てもＨＩＧＨに留まる。次に、セマフォレジスタへの書
き込み命令atomicＳＴＯＲＥを実行する。この場合に
は、チップセレクト信号ＣＳがＨＩＧＨとなり、リード
／ライト信号ＲＤ／ＷＤはＬＯＷとされる。この書き込
み命令atomicＳＴＯＲＥを実行することによって、セマ
フォ制御回路１３の出力であるロック信号ＬＯＣＫは、
ＨＩＧＨ設定が解除されてＬＯＷに戻る。以上の動作に
よって、セマフォフラグが設定されて、セマフォフラグ
設定が解除されるまで、他のプロセッサからメモリへの
アクセスは禁止される。
セマフォレジスタからの読み出し命令atomicＬＯＡＤを
実行する場合には、チップセレクト信号ＣＳがＨＩＧＨ
となり、リード／ライト信号ＲＤ／ＷＤはＨＩＧＨとさ
れる。またこの時、セマフォ制御回路１３の出力である
ロック信号ＬＯＣＫは、ＨＩＧＨに設定される。ロック
信号ＬＯＣＫは、読み出し命令atomicＬＯＡＤが終了し
てもＨＩＧＨに留まる。次に、セマフォレジスタへの書
き込み命令atomicＳＴＯＲＥを実行する。この場合に
は、チップセレクト信号ＣＳがＨＩＧＨとなり、リード
／ライト信号ＲＤ／ＷＤはＬＯＷとされる。この書き込
み命令atomicＳＴＯＲＥを実行することによって、セマ
フォ制御回路１３の出力であるロック信号ＬＯＣＫは、
ＨＩＧＨ設定が解除されてＬＯＷに戻る。以上の動作に
よって、セマフォフラグが設定されて、セマフォフラグ
設定が解除されるまで、他のプロセッサからメモリへの
アクセスは禁止される。
【００２６】図４は、バス権制御回路１４の回路構成を
示す回路図である。
示す回路図である。
【００２７】図４のバス権制御回路１４は、ＡＮＤ回路
４１を含む。ＡＮＤ回路４１は、バス権要求信号ＢＲＥ
Ｑを他のプロセッサから受け取ると共に、セマフォ制御
回路１３からのロック信号ＬＯＣＫの負論理信号と、プ
ロセッサ２０からのチップセレクト信号ＣＳの負論理信
号とを受け取る。ここでバス権要求信号ＢＲＥＱは、複
数のプロセッサが送信するバス権要求信号ＢＲＥＱのＯ
Ｒを取って各プロセッサに供給するものである。従っ
て、例えば図４の構成においてバス権要求信号ＢＲＥＱ
がアサートされると、これは、システム上の何れかのプ
ロセッサがバスアクセス権を要求していることを示す。
４１を含む。ＡＮＤ回路４１は、バス権要求信号ＢＲＥ
Ｑを他のプロセッサから受け取ると共に、セマフォ制御
回路１３からのロック信号ＬＯＣＫの負論理信号と、プ
ロセッサ２０からのチップセレクト信号ＣＳの負論理信
号とを受け取る。ここでバス権要求信号ＢＲＥＱは、複
数のプロセッサが送信するバス権要求信号ＢＲＥＱのＯ
Ｒを取って各プロセッサに供給するものである。従っ
て、例えば図４の構成においてバス権要求信号ＢＲＥＱ
がアサートされると、これは、システム上の何れかのプ
ロセッサがバスアクセス権を要求していることを示す。
【００２８】セマフォ制御回路１３からのロック信号Ｌ
ＯＣＫの負論理信号とプロセッサ２０からのチップセレ
クト信号ＣＳの負論理信号とが双方共にＨＩＧＨの場
合、バス権要求信号ＢＲＥＱがアサートされると、ＡＮ
Ｄ回路４１はバス権許可信号ＢＡＣＫをアサートする。
即ち、セマフォ管理のためのセマフォレジスタアクセス
の最中ではなく、且つメモリアクセスの最中でもない場
合には、バス権要求に応じてバス権を許可する。それに
対して、セマフォ管理のためのセマフォレジスタアクセ
ス中であるか、或いはメモリアクセス中である場合に
は、バス権要求が到来してもバス権を許可しない。
ＯＣＫの負論理信号とプロセッサ２０からのチップセレ
クト信号ＣＳの負論理信号とが双方共にＨＩＧＨの場
合、バス権要求信号ＢＲＥＱがアサートされると、ＡＮ
Ｄ回路４１はバス権許可信号ＢＡＣＫをアサートする。
即ち、セマフォ管理のためのセマフォレジスタアクセス
の最中ではなく、且つメモリアクセスの最中でもない場
合には、バス権要求に応じてバス権を許可する。それに
対して、セマフォ管理のためのセマフォレジスタアクセ
ス中であるか、或いはメモリアクセス中である場合に
は、バス権要求が到来してもバス権を許可しない。
【００２９】図５は、バス権制御回路１４の動作とセマ
フォ管理動作とを示すタイミング図である。
フォ管理動作とを示すタイミング図である。
【００３０】（ａ）にはチップセレクト信号ＣＳ、
（ｂ）にはバス権要求信号ＢＲＥＱ、（ｃ）にはロック
信号ＬＯＣＫ、（ｄ）にはバス権許可信号ＢＡＣＫ、及
び（ｅ）には各バスサイクルでの動作を示す。ここで
（ｂ）のバス権要求信号ＢＲＥＱは、他のプロセッサか
ら供給される信号である。
（ｂ）にはバス権要求信号ＢＲＥＱ、（ｃ）にはロック
信号ＬＯＣＫ、（ｄ）にはバス権許可信号ＢＡＣＫ、及
び（ｅ）には各バスサイクルでの動作を示す。ここで
（ｂ）のバス権要求信号ＢＲＥＱは、他のプロセッサか
ら供給される信号である。
【００３１】図５（ａ）及び（ｅ）に示されるように、
メモリからの読み出し命令ＬＯＡＤを実行する場合に
は、チップセレクト信号ＣＳがＨＩＧＨとなる。図５
（ｂ）及び（ｄ）に示されるように、このとき他のプロ
セッサによってバス権要求信号ＢＲＥＱがアサートされ
ても、メモリからの読み出し命令実行中でチップセレク
ト信号ＣＳがＨＩＧＨであるので、バス権許可信号ＢＡ
ＣＫはアサートされない。
メモリからの読み出し命令ＬＯＡＤを実行する場合に
は、チップセレクト信号ＣＳがＨＩＧＨとなる。図５
（ｂ）及び（ｄ）に示されるように、このとき他のプロ
セッサによってバス権要求信号ＢＲＥＱがアサートされ
ても、メモリからの読み出し命令実行中でチップセレク
ト信号ＣＳがＨＩＧＨであるので、バス権許可信号ＢＡ
ＣＫはアサートされない。
【００３２】図５（ａ）、（ｃ）、及び（ｅ）に示され
るように、セマフォレジスタからの読み出し命令atomic
ＬＯＡＤを実行する場合には、チップセレクト信号ＣＳ
がＨＩＧＨになると共に、ロック信号ＬＯＣＫがＨＩＧ
Ｈに設定される。ロック信号ＬＯＣＫは、読み出し命令
atomicＬＯＡＤが終了してもＨＩＧＨに留まる。図５
（ｂ）及び（ｄ）に示されるように、このとき他のプロ
セッサによってバス権要求信号ＢＲＥＱがアサートされ
ても、セマフォアクセス中でロック信号ＬＯＣＫがＨＩ
ＧＨであるので、バス権許可信号ＢＡＣＫはアサートさ
れない。その後、セマフォレジスタへの書き込み命令at
omicＳＴＯＲＥを実行する。書き込み命令atomicＳＴＯ
ＲＥを実行することによって、ロック信号ＬＯＣＫは、
ＨＩＧＨ設定が解除されてＬＯＷに戻る。この時、図５
（ｂ）及び（ｄ）に示されるように、バス権要求信号Ｂ
ＲＥＱはアサートされたままの状態であるので、ロック
信号ＬＯＣＫがＬＯＷに戻ると、バス権許可信号ＢＡＣ
Ｋがアサートされる。
るように、セマフォレジスタからの読み出し命令atomic
ＬＯＡＤを実行する場合には、チップセレクト信号ＣＳ
がＨＩＧＨになると共に、ロック信号ＬＯＣＫがＨＩＧ
Ｈに設定される。ロック信号ＬＯＣＫは、読み出し命令
atomicＬＯＡＤが終了してもＨＩＧＨに留まる。図５
（ｂ）及び（ｄ）に示されるように、このとき他のプロ
セッサによってバス権要求信号ＢＲＥＱがアサートされ
ても、セマフォアクセス中でロック信号ＬＯＣＫがＨＩ
ＧＨであるので、バス権許可信号ＢＡＣＫはアサートさ
れない。その後、セマフォレジスタへの書き込み命令at
omicＳＴＯＲＥを実行する。書き込み命令atomicＳＴＯ
ＲＥを実行することによって、ロック信号ＬＯＣＫは、
ＨＩＧＨ設定が解除されてＬＯＷに戻る。この時、図５
（ｂ）及び（ｄ）に示されるように、バス権要求信号Ｂ
ＲＥＱはアサートされたままの状態であるので、ロック
信号ＬＯＣＫがＬＯＷに戻ると、バス権許可信号ＢＡＣ
Ｋがアサートされる。
【００３３】以上の動作によって、本発明によるセマフ
ォ管理回路は、セマフォ管理のためにセマフォレジスタ
をアクセスしている最中には、バス権が要求されてもバ
ス権を許可することなく、セマフォレジスタへのアクセ
スが終了した後に、バス権を許可する。他のプロセッサ
はバス権を受け取ると、例えば周辺機器などのリソース
を利用するためにバスを利用することが出来る。
ォ管理回路は、セマフォ管理のためにセマフォレジスタ
をアクセスしている最中には、バス権が要求されてもバ
ス権を許可することなく、セマフォレジスタへのアクセ
スが終了した後に、バス権を許可する。他のプロセッサ
はバス権を受け取ると、例えば周辺機器などのリソース
を利用するためにバスを利用することが出来る。
【００３４】図６は、本発明によるセマフォ管理回路を
適用したマルチプロセッサシステムの構成例を示す図で
ある。
適用したマルチプロセッサシステムの構成例を示す図で
ある。
【００３５】図６に示されるマルチプロセッサシステム
は、プロセッサ５１、本発明によるセマフォ管理回路５
２、プロセッサ５３、メモリ５４、メモリ制御回路５
５、周辺回路５７、及びバス５８を含む。セマフォ管理
回路５２はプロセッサ５１に付加されており、この組み
合わせで１つのプロセッサ６０として供給されてもよ
い。この場合、プロセッサ５１自体は特にマルチプロセ
ッサシステムでの使用を前提としていない汎用のプロセ
ッサの設計に基づくものでよく、これに本発明によるセ
マフォ管理回路５２を付加することで、atomic-LOAD/ST
ORE の機能と同等の機能を実行可能なプロセッサ６０と
して使用することが出来る。
は、プロセッサ５１、本発明によるセマフォ管理回路５
２、プロセッサ５３、メモリ５４、メモリ制御回路５
５、周辺回路５７、及びバス５８を含む。セマフォ管理
回路５２はプロセッサ５１に付加されており、この組み
合わせで１つのプロセッサ６０として供給されてもよ
い。この場合、プロセッサ５１自体は特にマルチプロセ
ッサシステムでの使用を前提としていない汎用のプロセ
ッサの設計に基づくものでよく、これに本発明によるセ
マフォ管理回路５２を付加することで、atomic-LOAD/ST
ORE の機能と同等の機能を実行可能なプロセッサ６０と
して使用することが出来る。
【００３６】プロセッサ５３は、例えばatomic-LOAD/ST
ORE の機能を備えたマルチプロセッサシステム用のプロ
セッサであるとする。メモリ制御回路５５には、セマフ
ォフラグ５６が設けられる。プロセッサ６０及びプロセ
ッサ５３は、このセマフォフラグ５６を制御すること
で、互いに排他的にメモリ５４の独占的使用権を得るこ
とが出来る。またプロセッサ５３は、バス５８を介して
周辺回路５７に接続される。
ORE の機能を備えたマルチプロセッサシステム用のプロ
セッサであるとする。メモリ制御回路５５には、セマフ
ォフラグ５６が設けられる。プロセッサ６０及びプロセ
ッサ５３は、このセマフォフラグ５６を制御すること
で、互いに排他的にメモリ５４の独占的使用権を得るこ
とが出来る。またプロセッサ５３は、バス５８を介して
周辺回路５７に接続される。
【００３７】プロセッサ６０がメモリ５４を独占的に使
用することが必要である場合、セマフォフラグ５６をま
ず参照する。この時に、セマフォ管理回路５２はロック
信号ＬＯＣＫをＨＩＧＨに設定して、バスアクセスがセ
マフォ管理のためのアクセスであることを他のプロセッ
サ（この場合はプロセッサ５３）に通知する。このロッ
ク信号ＬＯＣＫがＨＩＧＨである期間中は、プロセッサ
５３は、セマフォフラグ５６へのアクセスを行わない。
セマフォフラグ５６を参照してフラグ設定されていない
ことを検出すると、プロセッサ６０は、セマフォフラグ
５６を設定するためのＳＴＯＲＥ動作を実行する。この
ＳＴＯＲＥ動作が終了すると、ロック信号ＬＯＣＫはＬ
ＯＷに戻される。この後、プロセッサ５３がセマフォフ
ラグ５６を参照しにいくと、フラグが設定されているの
で、メモリ５４が独占的に使用中であることを認識し
て、セマフォフラグが開放されるまでメモリアクセスを
延期する。但しこの場合であっても、バス５８が使用さ
れていない状態であれば、プロセッサ５３はバス権を獲
得して、例えば周辺回路５７にアクセスすることが可能
である。
用することが必要である場合、セマフォフラグ５６をま
ず参照する。この時に、セマフォ管理回路５２はロック
信号ＬＯＣＫをＨＩＧＨに設定して、バスアクセスがセ
マフォ管理のためのアクセスであることを他のプロセッ
サ（この場合はプロセッサ５３）に通知する。このロッ
ク信号ＬＯＣＫがＨＩＧＨである期間中は、プロセッサ
５３は、セマフォフラグ５６へのアクセスを行わない。
セマフォフラグ５６を参照してフラグ設定されていない
ことを検出すると、プロセッサ６０は、セマフォフラグ
５６を設定するためのＳＴＯＲＥ動作を実行する。この
ＳＴＯＲＥ動作が終了すると、ロック信号ＬＯＣＫはＬ
ＯＷに戻される。この後、プロセッサ５３がセマフォフ
ラグ５６を参照しにいくと、フラグが設定されているの
で、メモリ５４が独占的に使用中であることを認識し
て、セマフォフラグが開放されるまでメモリアクセスを
延期する。但しこの場合であっても、バス５８が使用さ
れていない状態であれば、プロセッサ５３はバス権を獲
得して、例えば周辺回路５７にアクセスすることが可能
である。
【００３８】このようにして、本発明のセマフォ管理回
路５２を使用したマルチプロセッサシステムでは、atom
ic-LOAD/STORE の機能を有さない通常のプロセッサ５１
を使用しながらも、厳密なセマフォ管理を実現すること
が可能となる。これにより、通常のプロセッサ５１を使
用して、マルチプロセッサシステムを容易に構成するこ
とが出来る。
路５２を使用したマルチプロセッサシステムでは、atom
ic-LOAD/STORE の機能を有さない通常のプロセッサ５１
を使用しながらも、厳密なセマフォ管理を実現すること
が可能となる。これにより、通常のプロセッサ５１を使
用して、マルチプロセッサシステムを容易に構成するこ
とが出来る。
【００３９】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００４０】
【発明の効果】本発明によるセマフォ管理回路において
は、プロセッサのアドレス信号をセマフォアドレスと比
較することで、両者が一致する場合には、セマフォに対
する読み出し動作（ロード動作）で制御信号をＨＩＧＨ
に設定し、セマフォに対する書き込み動作（ストア動
作）で制御信号の設定を解除してＬＯＷに戻す。この制
御信号によって、他のプロセッサに対して、当該プロセ
ッサによるバスアクセスがセマフォ管理用のバスアクセ
スであることを通知する。他のプロセッサは、制御信号
によってセマフォへのアクセス動作が実行中であると判
断すると、この期間中はセマフォへのアクセスを禁止す
る。
は、プロセッサのアドレス信号をセマフォアドレスと比
較することで、両者が一致する場合には、セマフォに対
する読み出し動作（ロード動作）で制御信号をＨＩＧＨ
に設定し、セマフォに対する書き込み動作（ストア動
作）で制御信号の設定を解除してＬＯＷに戻す。この制
御信号によって、他のプロセッサに対して、当該プロセ
ッサによるバスアクセスがセマフォ管理用のバスアクセ
スであることを通知する。他のプロセッサは、制御信号
によってセマフォへのアクセス動作が実行中であると判
断すると、この期間中はセマフォへのアクセスを禁止す
る。
【００４１】これにより本発明のセマフォ管理回路を使
用したマルチプロセッサシステムでは、atomic-LOAD/ST
ORE の機能を有さない通常のプロセッサを使用しながら
も、厳密なセマフォ管理を実現することが可能となり、
マルチプロセッサシステムを容易に構成することが出来
る。
用したマルチプロセッサシステムでは、atomic-LOAD/ST
ORE の機能を有さない通常のプロセッサを使用しながら
も、厳密なセマフォ管理を実現することが可能となり、
マルチプロセッサシステムを容易に構成することが出来
る。
【図１】本発明によるセマフォ管理回路を示す図であ
る。
る。
【図２】セマフォ制御回路の回路構成を示す図である。
【図３】セマフォ制御回路の動作とセマフォ管理動作と
を示すタイミング図である。
を示すタイミング図である。
【図４】バス権制御回路の回路構成を示す回路図であ
る。
る。
【図５】バス権制御回路の動作とセマフォ管理動作とを
示すタイミング図である。
示すタイミング図である。
【図６】本発明によるセマフォ管理回路を適用したマル
チプロセッサシステムの構成例を示す図である。
チプロセッサシステムの構成例を示す図である。
１１ セマフォ領域レジスタ
１２ 比較器
１３ セマフォ制御回路
１４ バス権制御回路
２０ セマフォ管理回路
Claims (10)
- 【請求項１】セマフォアドレスを格納するレジスタと、 該レジスタが格納する該セマフォアドレスに対するプロ
セッサのリードアクセスに応じて制御信号をアサートす
ると共に、該レジスタが格納する該セマフォアドレスに
対する該プロセッサのライトアクセスに応じて該制御信
号をネゲートするセマフォ制御回路を含むことを特徴と
する回路。 - 【請求項２】該プロセッサが出力するアドレスを該レジ
スタの該セマフォアドレスと比較した結果が一致を示す
ときに一致判定信号をアサートする比較器を更に含み、
該セマフォ制御回路は、 該一致判定信号がアサート状態で且つ該プロセッサが出
力するリード／ライト信号がリード動作を示すときに該
制御信号をアサート状態に設定する回路と、該一致判定
信号がアサート状態で且つ該プロセッサが出力する該リ
ード／ライト信号がライト動作を示すときに該制御信号
をネゲート状態に設定する回路を含むことを特徴とする
請求項１記載の回路。 - 【請求項３】該制御信号がアサート状態である期間は外
部からのバス権要求に対して該プロセッサのバス権を開
放しないことを特徴とする請求項１記載の回路。 - 【請求項４】該バス権要求を示す信号と、該制御信号
と、該プロセッサが出力するチップイネーブル信号とを
受け取り、該制御信号がアサート状態の場合には、該チ
ップイネーブル信号の状態に関わらず該バス権要求信号
に応じてバス権許可信号をアサートせず、該制御信号が
ネゲート状態の場合には、該チップイネーブル信号がア
サート状態であれば該バス権要求信号に応じてバス権許
可信号をアサートせず、該チップイネーブル信号がネゲ
ート状態であれば該バス権要求信号に応じてバス権許可
信号をアサートするバス権制御回路を更に含むことを特
徴とする請求項３記載の回路。 - 【請求項５】プロセッサ本体と、 セマフォアドレスを格納するレジスタと、 該レジスタが格納する該セマフォアドレスに対する該プ
ロセッサ本体のリードアクセスに応じて制御信号をアサ
ートすると共に、該レジスタが格納する該セマフォアド
レスに対する該プロセッサ本体のライトアクセスに応じ
て該制御信号をネゲートする制御回路を含むことを特徴
とするプロセッサ。 - 【請求項６】該制御回路は、 該プロセッサ本体が出力するアドレスを該レジスタの該
セマフォアドレスと比較した結果が一致を示すときに一
致判定信号をアサートする比較器と、該一致判定信号が
アサート状態で且つ該プロセッサ本体が出力するリード
／ラ イト信号がリード動作を示すときに該制御信号をアサー
ト状態に設定する回路と、 該一致判定信号がアサート状態で且つ該プロセッサ本体
が出力する該リード／ライト信号がライト動作を示すと
きに該制御信号をネゲート状態に設定する回路を含むこ
とを特徴とする請求項５記載のプロセッサ。 - 【請求項７】該制御信号がアサート状態である期間は外
部からのバス権要求に対してバス権を開放しないことを
特徴とする請求項５記載のプロセッサ。 - 【請求項８】複数のプロセッサと、 該複数のプロセッサが共有するメモリと、 該メモリの独占的使用を管理するセマフォレジスタを含
み、該複数のプロセッサの少なくとも１つは、 プロセッサ本体と、 該セマフォレジスタのアドレスを格納するレジスタと、 該レジスタが格納する該アドレスに対する該プロセッサ
本体のリードアクセスに応じて制御信号をアサートする
と共に、該レジスタが格納する該アドレスに対する該プ
ロセッサ本体のライトアクセスに応じて該制御信号をネ
ゲートする制御回路を含むことを特徴とするマルチプロ
セッサシステム。 - 【請求項９】該制御回路は、 該プロセッサ本体が出力するアドレスを該レジスタの該
アドレスと比較した結果が一致を示すときに一致判定信
号をアサートする比較器と、 該一致判定信号がアサート状態で且つ該プロセッサ本体
が出力するリード／ライト信号がリード動作を示すとき
に該制御信号をアサート状態に設定する回路と、 該一致判定信号がアサート状態で且つ該プロセッサ本体
が出力する該リード／ライト信号がライト動作を示すと
きに該制御信号をネゲート状態に設定する回路を含むこ
とを特徴とする請求項８記載のマルチプロセッサシステ
ム。 - 【請求項１０】該制御信号がアサート状態である期間
は、該複数のプロセッサの該少なくとも１つは、他のプ
ロセッサからのバス権要求に対してバス権を開放しない
ことを特徴とする請求項８記載のマルチプロセッサシス
テム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001239513A JP2003050789A (ja) | 2001-08-07 | 2001-08-07 | 回路、プロセッサ、及びマルチプロセッサシステム |
| US10/092,306 US6839811B2 (en) | 2001-08-07 | 2002-03-07 | Semaphore management circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001239513A JP2003050789A (ja) | 2001-08-07 | 2001-08-07 | 回路、プロセッサ、及びマルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003050789A true JP2003050789A (ja) | 2003-02-21 |
Family
ID=19070248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001239513A Withdrawn JP2003050789A (ja) | 2001-08-07 | 2001-08-07 | 回路、プロセッサ、及びマルチプロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6839811B2 (ja) |
| JP (1) | JP2003050789A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507429A (ja) * | 2014-03-06 | 2017-03-16 | エイアールエム リミテッド | トランザクショナル・メモリ・サポート |
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| US7584262B1 (en) | 2002-02-11 | 2009-09-01 | Extreme Networks | Method of and system for allocating resources to resource requests based on application of persistence policies |
| US7447777B1 (en) | 2002-02-11 | 2008-11-04 | Extreme Networks | Switching system |
| US7298746B1 (en) | 2002-02-11 | 2007-11-20 | Extreme Networks | Method and system for reassembling and parsing packets in a network environment |
| US7152124B1 (en) * | 2002-02-11 | 2006-12-19 | Extreme Networks | Method and system for maintaining temporal consistency of resources and data in a multiple-processor packet switch |
| US7321926B1 (en) | 2002-02-11 | 2008-01-22 | Extreme Networks | Method of and system for allocating resources to resource requests |
| US7814204B1 (en) | 2002-02-11 | 2010-10-12 | Extreme Networks, Inc. | Method of and system for analyzing the content of resource requests |
| JP2006099214A (ja) * | 2004-09-28 | 2006-04-13 | Toshiba Tec Corp | 共有メモリアクセス制御装置 |
| JP4649257B2 (ja) * | 2005-04-04 | 2011-03-09 | キヤノン株式会社 | マルチｃｐｕシステム |
| US9064437B2 (en) * | 2012-12-07 | 2015-06-23 | Intel Corporation | Memory based semaphores |
| US20200034146A1 (en) * | 2018-07-30 | 2020-01-30 | International Business Machines Corporation | Synchronized access to data in shared memory by protecting the load target address of a fronting load |
| US11068407B2 (en) | 2018-10-26 | 2021-07-20 | International Business Machines Corporation | Synchronized access to data in shared memory by protecting the load target address of a load-reserve instruction |
| US10884740B2 (en) | 2018-11-08 | 2021-01-05 | International Business Machines Corporation | Synchronized access to data in shared memory by resolving conflicting accesses by co-located hardware threads |
| US11119781B2 (en) * | 2018-12-11 | 2021-09-14 | International Business Machines Corporation | Synchronized access to data in shared memory by protecting the load target address of a fronting load |
| US11106608B1 (en) | 2020-06-22 | 2021-08-31 | International Business Machines Corporation | Synchronizing access to shared memory by extending protection for a target address of a store-conditional request |
| US11693776B2 (en) | 2021-06-18 | 2023-07-04 | International Business Machines Corporation | Variable protection window extension for a target address of a store-conditional request |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434970A (en) * | 1991-02-14 | 1995-07-18 | Cray Research, Inc. | System for distributed multiprocessor communication |
| US5430860A (en) * | 1991-09-17 | 1995-07-04 | International Business Machines Inc. | Mechanism for efficiently releasing memory lock, after allowing completion of current atomic sequence |
| US5889983A (en) * | 1997-01-21 | 1999-03-30 | Intel Corporation | Compare and exchange operation in a processing system |
-
2001
- 2001-08-07 JP JP2001239513A patent/JP2003050789A/ja not_active Withdrawn
-
2002
- 2002-03-07 US US10/092,306 patent/US6839811B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017507429A (ja) * | 2014-03-06 | 2017-03-16 | エイアールエム リミテッド | トランザクショナル・メモリ・サポート |
Also Published As
| Publication number | Publication date |
|---|---|
| US6839811B2 (en) | 2005-01-04 |
| US20030033489A1 (en) | 2003-02-13 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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