JPS60169969A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS60169969A JPS60169969A JP2515884A JP2515884A JPS60169969A JP S60169969 A JPS60169969 A JP S60169969A JP 2515884 A JP2515884 A JP 2515884A JP 2515884 A JP2515884 A JP 2515884A JP S60169969 A JPS60169969 A JP S60169969A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- common memory
- signal
- gate
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、複数のプロセッサからなるマルチプロセッ
サシステムにおいて、プロセッサ間のデータ交信を共通
メモリを介して行なうに当たり、１つのプロセッサが共
通メモリの使用権を確立しているときは、他のプロセッ
サによる共通メモリの使用を排除または禁止してデータ
交信の混乱を防ぐ機能を備えたマルチプロセッサシステ
ムに関するものである。さらに具体的には、例えば、２
つのプロセッサＡ、Ｂがあるとき、いま、プロセッサＡ
が共通メそすの使用要求を出して既に使用権を確立して
いるときは、プロセッサＢから共通メモリの使用要求が
出されてもこれを待機状態にさせ、プロセッサ人による
共通メモリの使用が終了したら、直ちにプロセッサＢに
共通メモリの使用権を与えるようにすることにある。な
お、上記において、プレセッサ人とＢとの関係を入れ替
えても全く同様に行なわれる。
サシステムにおいて、プロセッサ間のデータ交信を共通
メモリを介して行なうに当たり、１つのプロセッサが共
通メモリの使用権を確立しているときは、他のプロセッ
サによる共通メモリの使用を排除または禁止してデータ
交信の混乱を防ぐ機能を備えたマルチプロセッサシステ
ムに関するものである。さらに具体的には、例えば、２
つのプロセッサＡ、Ｂがあるとき、いま、プロセッサＡ
が共通メそすの使用要求を出して既に使用権を確立して
いるときは、プロセッサＢから共通メモリの使用要求が
出されてもこれを待機状態にさせ、プロセッサ人による
共通メモリの使用が終了したら、直ちにプロセッサＢに
共通メモリの使用権を与えるようにすることにある。な
お、上記において、プレセッサ人とＢとの関係を入れ替
えても全く同様に行なわれる。
第１図はこのようなマルチプロセッサシステムの従来例
を示す構成図である。同図において、１゜２はマイクロ
ブ四セッサ等の情報処理装置（以下、プロセッサともい
う。）、３は優先制御回路、４は共通メモリ、５はアド
レスセレクタ、６，７Ｆ！。
を示す構成図である。同図において、１゜２はマイクロ
ブ四セッサ等の情報処理装置（以下、プロセッサともい
う。）、３は優先制御回路、４は共通メモリ、５はアド
レスセレクタ、６，７Ｆ！。
データバスバッフ１である。
これは、例えばプロセッサ１をマスク、プロセッサ２を
スレーブとして使用し、マスタプロセッサ１から共通メ
モリ４の使用要求があれば、スレーブプロセッサ２は優
先制御回路３による割込み制御またはＷＡＩＴ要求処理
によって、マスタプロセッサ１が共通メモリ４の使用が
終了する迄待機させられ、マスタプロセッサ１が優先制
御回路３に共通メモリ４の使用権解除信号を与えて始め
てスレーブプロセッサ２による処理を可能とするもので
ある。
スレーブとして使用し、マスタプロセッサ１から共通メ
モリ４の使用要求があれば、スレーブプロセッサ２は優
先制御回路３による割込み制御またはＷＡＩＴ要求処理
によって、マスタプロセッサ１が共通メモリ４の使用が
終了する迄待機させられ、マスタプロセッサ１が優先制
御回路３に共通メモリ４の使用権解除信号を与えて始め
てスレーブプロセッサ２による処理を可能とするもので
ある。
第２図は第１図に示すシステムの変形例を説明するため
の説明図である。これは、第１図に示される優先制御回
路３に若干の変形を施し、プロセッサ１が共通メモリ４
の使用中にプロセッサ２が共通メモリ４を使用したいと
きは、この制御回路６に対して使用要求ＲＥＱを出すこ
とにより、制御回路３から許可（ＡＣＫ’）または不許
可（ＮＡＣＫ）の応答をもらうようにする方式で、いわ
ゆるＡＣＫ、ＮＡＣＫ方式と呼ばれるものである。なお
、第２図において、■はプロセッサ２側を示し、■は制
御口＃６６側を示しており、ＲＥＱはプロセッサ側から
の共通メモリ使用要求を、ＡＣＫは共通メモリ４が使用
可能であることを、またＮＡＣＫは同じく使用不可能で
あることをそれぞれ示す信号である。このＡＣＫ、ＮＡ
ＣＫ方式では、プロセッサ１と２の立場が逆転した場合
、すなわち、プロセッサ２が共通メモリ４を使用してい
るときに、プロセッサ１側が共通メモリ４の使用要求（
ＲＥＱ）を出した場合も、同様の信号が返送される。こ
の場合の制御回路３は、アドレスセレクタ５およびデー
タバスバッファ６．７をコントロールしていずれのプロ
セッサ側を使用可能にするかを決定する機能を有し、デ
コーダやゲート素子およびフリップフロップ等により適
宜に構成することができる。なお、制御回路３に対する
ＲＥＱ信号およびこの回路３からのＡＣＫ、ＮＡＣＫ信
号はデータバスを介して送、受信する方が簡単で、これ
はソフト的、すなわちプログラマブルな手段によって実
現可能である。
の説明図である。これは、第１図に示される優先制御回
路３に若干の変形を施し、プロセッサ１が共通メモリ４
の使用中にプロセッサ２が共通メモリ４を使用したいと
きは、この制御回路６に対して使用要求ＲＥＱを出すこ
とにより、制御回路３から許可（ＡＣＫ’）または不許
可（ＮＡＣＫ）の応答をもらうようにする方式で、いわ
ゆるＡＣＫ、ＮＡＣＫ方式と呼ばれるものである。なお
、第２図において、■はプロセッサ２側を示し、■は制
御口＃６６側を示しており、ＲＥＱはプロセッサ側から
の共通メモリ使用要求を、ＡＣＫは共通メモリ４が使用
可能であることを、またＮＡＣＫは同じく使用不可能で
あることをそれぞれ示す信号である。このＡＣＫ、ＮＡ
ＣＫ方式では、プロセッサ１と２の立場が逆転した場合
、すなわち、プロセッサ２が共通メモリ４を使用してい
るときに、プロセッサ１側が共通メモリ４の使用要求（
ＲＥＱ）を出した場合も、同様の信号が返送される。こ
の場合の制御回路３は、アドレスセレクタ５およびデー
タバスバッファ６．７をコントロールしていずれのプロ
セッサ側を使用可能にするかを決定する機能を有し、デ
コーダやゲート素子およびフリップフロップ等により適
宜に構成することができる。なお、制御回路３に対する
ＲＥＱ信号およびこの回路３からのＡＣＫ、ＮＡＣＫ信
号はデータバスを介して送、受信する方が簡単で、これ
はソフト的、すなわちプログラマブルな手段によって実
現可能である。
しかしながら、上記２つの例にはそれぞれ以下の如き欠
点がある。すなわち、前者の例では、イ）プロセッサ２
は、その処理の途中でプロセッサ１に共通メモリ４の使
用権を引き渡さなければならないので、処理を継続した
い場合、例えば、一定時間内に早＜ｌ１０（入出力装置
）へ信号を伝達したい場合等には具合が悪く、このため
制御効率が低下するばかりでなく、処理エラーが生じる
おそれがある。
点がある。すなわち、前者の例では、イ）プロセッサ２
は、その処理の途中でプロセッサ１に共通メモリ４の使
用権を引き渡さなければならないので、処理を継続した
い場合、例えば、一定時間内に早＜ｌ１０（入出力装置
）へ信号を伝達したい場合等には具合が悪く、このため
制御効率が低下するばかりでなく、処理エラーが生じる
おそれがある。
口）プロセッサ１が優先権を持っているので、プロセッ
サ２による共通メモリ４の使用中にプロセッサ１かもの
要求があった場合の対策を制御回路３で予め立て工おく
必要があるが、これは単なゐ優劣の制御だけでなく、優
先処理が終了したか否かを監視して再び処理を再開する
のか、または現在処理中のデータは廃棄してしまうこと
にするのか等を決めなければならないので制御回路が複
雑化し易＜、シたがってコストアップとなる。
サ２による共通メモリ４の使用中にプロセッサ１かもの
要求があった場合の対策を制御回路３で予め立て工おく
必要があるが、これは単なゐ優劣の制御だけでなく、優
先処理が終了したか否かを監視して再び処理を再開する
のか、または現在処理中のデータは廃棄してしまうこと
にするのか等を決めなければならないので制御回路が複
雑化し易＜、シたがってコストアップとなる。
等の難点がある。
また、後者の例では、
イ）リクエスト信号（ＲＥＱ）に対する応答をその都度
確認する必要があるため、制御効率が低下する。
確認する必要があるため、制御効率が低下する。
口）応答がＮＡＣＫの場合は、プログラマブルな手段で
要求（ＲＥＱ）を再送して、受は付は可能状態になる迄
閉ループ制御をソフト的に行なう必要があることから処
理に時間が掛かり、このため、高速なデータ処理には不
適当である。
要求（ＲＥＱ）を再送して、受は付は可能状態になる迄
閉ループ制御をソフト的に行なう必要があることから処
理に時間が掛かり、このため、高速なデータ処理には不
適当である。
等の難点がある。
この発明はかかる諸点に鑑みてなされたもので、特に、
プロセッサ間に優先順位を付けず、１つのプロセッサが
使用権を確立したら自動的に他のプロセッサを待機状態
にし、使用が終了したら直ちに他のプロセッサに使用権
を渡すことができるようにして共通メモリの同時多重使
用を防止するとともに、共通メモリを介するプロセッサ
間のデ−夕交信効率を向上させることを目的とする。
プロセッサ間に優先順位を付けず、１つのプロセッサが
使用権を確立したら自動的に他のプロセッサを待機状態
にし、使用が終了したら直ちに他のプロセッサに使用権
を渡すことができるようにして共通メモリの同時多重使
用を防止するとともに、共通メモリを介するプロセッサ
間のデ−夕交信効率を向上させることを目的とする。
この発明は、複数のプロセッサ間で異通メモリを介して
データの交信を行なうマルチプロセッサシステムにおい
て、各プロセッサからの共通メそり使用要求信号を一時
記憶する記憶素子と、少なくともこのメモリ使用要求信
号にもとづいて所定の１つのプロセッサにメモリ使用権
を付与したときは他のプロセッサを待機状態にして共通
メモリの使用を排除する一方、上記記憶素子に対して共
通メモリの使用解除が行なわれたときは直ちに待機中の
プロセッサに共通メモリの使用許可を与えるコントロー
ルユニットとを設けることにより、共通メモリの同時多
重使用とデータ交信の衝突を防止するようにしたもので
ある。
データの交信を行なうマルチプロセッサシステムにおい
て、各プロセッサからの共通メそり使用要求信号を一時
記憶する記憶素子と、少なくともこのメモリ使用要求信
号にもとづいて所定の１つのプロセッサにメモリ使用権
を付与したときは他のプロセッサを待機状態にして共通
メモリの使用を排除する一方、上記記憶素子に対して共
通メモリの使用解除が行なわれたときは直ちに待機中の
プロセッサに共通メモリの使用許可を与えるコントロー
ルユニットとを設けることにより、共通メモリの同時多
重使用とデータ交信の衝突を防止するようにしたもので
ある。
第３図はこの発明の実施例を示す構成図、第３Ａ図は第
３図におけるコントロールユニットの具体例を示す回路
図、第４図は第６図または第３Ａ図における各部信号波
形を示す波形図である。第３図において、１，２は例え
ば８ビツト系のマイクロプロセッサ、４は共通メモリ、
５１，５２ｔｉセレクタ、６，７はデータバスバッファ
、８は゛コントロールユニット、９．１０はアドレスデ
コーダ、１１．１２は一時記憶（ラッチ）素子、１６は
インバータゲート、１４，１５はオアゲートである。
３図におけるコントロールユニットの具体例を示す回路
図、第４図は第６図または第３Ａ図における各部信号波
形を示す波形図である。第３図において、１，２は例え
ば８ビツト系のマイクロプロセッサ、４は共通メモリ、
５１，５２ｔｉセレクタ、６，７はデータバスバッファ
、８は゛コントロールユニット、９．１０はアドレスデ
コーダ、１１．１２は一時記憶（ラッチ）素子、１６は
インバータゲート、１４，１５はオアゲートである。
いま、プロセッサ１が共通メモリ４を使用しようとする
場合には、その使用要求信号Ｓ３を１ハイレベル”（Ｈ
）にすることにより行なプ。この要求信号Ｓ６は、デー
タバスバッファの信号をラッチ素子１１に保持させるこ
とで作成する。このため、成る特定のアドレスをアドレ
スバスＡＢ１を介してデコーダ９に与え、このデコード
出力Ｓ。
場合には、その使用要求信号Ｓ３を１ハイレベル”（Ｈ
）にすることにより行なプ。この要求信号Ｓ６は、デー
タバスバッファの信号をラッチ素子１１に保持させるこ
とで作成する。このため、成る特定のアドレスをアドレ
スバスＡＢ１を介してデコーダ９に与え、このデコード
出力Ｓ。
をラッチ素子１１に対する同期信号として用いてデータ
バス上の信号をラッチする。コントロールユニット８は
、プロセッサ１と２のいずれに共通メモリ４を使用させ
るかの制御を行なうもので、切り換え信号Ｓ５を１０−
レベル”（Ｌ）とするか ａＨ”レベルとするかによっ
てそのいずれかを選択する。例えば、信号Ｓ５が１Ｌ＃
のときはプロセッサ１が、また、′Ｈ＃のときはプロセ
ッサ２がそれぞれ選択される。なお、信号３５が１Ｌ＃
のときは、セレクタ５１はプロセッサ１側のアドレスを
選択するとともに、セレク１１５２はプロセッサ１側の
リード線ＲＤＩ上の信号、ライト信号線ＷＴＩ上の信号
等を有効にする。ＡＢはセレクタ５１から共通メモリ４
に至るアドレスバスである。
バス上の信号をラッチする。コントロールユニット８は
、プロセッサ１と２のいずれに共通メモリ４を使用させ
るかの制御を行なうもので、切り換え信号Ｓ５を１０−
レベル”（Ｌ）とするか ａＨ”レベルとするかによっ
てそのいずれかを選択する。例えば、信号Ｓ５が１Ｌ＃
のときはプロセッサ１が、また、′Ｈ＃のときはプロセ
ッサ２がそれぞれ選択される。なお、信号３５が１Ｌ＃
のときは、セレクタ５１はプロセッサ１側のアドレスを
選択するとともに、セレク１１５２はプロセッサ１側の
リード線ＲＤＩ上の信号、ライト信号線ＷＴＩ上の信号
等を有効にする。ＡＢはセレクタ５１から共通メモリ４
に至るアドレスバスである。
共通メモリ４を使用するためには、アドレスバスＡＢ、
データバスＤＢの他に、メモリ選択信号線Ｃ８，リード
信号線ＲＤおよびライト信号線ＷＴなどのコントロール
線を制御することが必要である。例えば、プロセッサ１
から共通メモリ４へ、または共通メモリ４からプロ七ツ
サ１ヘデータをやりとりするためには、バッファ６内部
のゲートが開放される一方、バッファ７内部のゲートは
閉じられていることが必要である。このため、バッファ
６では、オアゲート（またはナントゲート）１４により
、信号Ｓ５が′″Ｌ”のとき、その内部のトライステー
トのゲートをイネーブル（ｅｎａｂｌｅ ）状態にする
か、またはメモリ４に対するアドレスバスＡＢ１上のア
ドレス信号をデコーダ９にてデコードし、これをセレク
タ５２により選択して得られるメモリ選択信号線Ｃ８上
の信号（チップセレクト信号）が６Ｌ”のときイネーブ
ル状態となるようにする。なお、バッファ６．７の方向
性は、セレクタ５２を介１て与えられるライト信号線Ｗ
Ｔ上の信号（ライト信号）にて決定し、これが、例えば
’Ｌ”のときはプロセッサ１から共通メモリ４へのデー
タ書込みモードとなる一方、これがＨ”のときはメモリ
４からプロセッサ１へのデータ読出しモードとなる。な
お、バッファ６がイネーブル状態のときは、′Ｌ”状態
の信号Ｓ５がインバータゲート１３にて１Ｈ”とされる
ので。
データバスＤＢの他に、メモリ選択信号線Ｃ８，リード
信号線ＲＤおよびライト信号線ＷＴなどのコントロール
線を制御することが必要である。例えば、プロセッサ１
から共通メモリ４へ、または共通メモリ４からプロ七ツ
サ１ヘデータをやりとりするためには、バッファ６内部
のゲートが開放される一方、バッファ７内部のゲートは
閉じられていることが必要である。このため、バッファ
６では、オアゲート（またはナントゲート）１４により
、信号Ｓ５が′″Ｌ”のとき、その内部のトライステー
トのゲートをイネーブル（ｅｎａｂｌｅ ）状態にする
か、またはメモリ４に対するアドレスバスＡＢ１上のア
ドレス信号をデコーダ９にてデコードし、これをセレク
タ５２により選択して得られるメモリ選択信号線Ｃ８上
の信号（チップセレクト信号）が６Ｌ”のときイネーブ
ル状態となるようにする。なお、バッファ６．７の方向
性は、セレクタ５２を介１て与えられるライト信号線Ｗ
Ｔ上の信号（ライト信号）にて決定し、これが、例えば
’Ｌ”のときはプロセッサ１から共通メモリ４へのデー
タ書込みモードとなる一方、これがＨ”のときはメモリ
４からプロセッサ１へのデータ読出しモードとなる。な
お、バッファ６がイネーブル状態のときは、′Ｌ”状態
の信号Ｓ５がインバータゲート１３にて１Ｈ”とされる
ので。
バッファ７はディスエーブル（ｄｉｓａｂｌｅ ）状態
となって閉じられる。これに対して、プロセッサ２側が
共通メモリ４を使用するときは、信号Ｓ５を“Ｈ”とし
、バッファ７を開き、バッファ６は閉じることにより、
上記と同様にして行なうことができる。
となって閉じられる。これに対して、プロセッサ２側が
共通メモリ４を使用するときは、信号Ｓ５を“Ｈ”とし
、バッファ７を開き、バッファ６は閉じることにより、
上記と同様にして行なうことができる。
次に、１つのプロセッサが使用権を確立しているときの
排他制御動作について説明する。
排他制御動作について説明する。
いま、プロセッサ１が使用要求Ｓ４を出して共通メモリ
４を使用しているときに、プロセッサ２が使用要求Ｓ４
を出すと、コントロールユニット８からは待機要求信号
Ｓ２がａ Ｌ Ｈで与えられるため、プロセッサ２は待
機状態にされる。これは、グロセツサ自身が持つＷＡＩ
Ｔ端子（成るプロセッサでは、ＲＥＡＤＹ端子がこれに
相当する。）を利用し得ることに着目したものである。
４を使用しているときに、プロセッサ２が使用要求Ｓ４
を出すと、コントロールユニット８からは待機要求信号
Ｓ２がａ Ｌ Ｈで与えられるため、プロセッサ２は待
機状態にされる。これは、グロセツサ自身が持つＷＡＩ
Ｔ端子（成るプロセッサでは、ＲＥＡＤＹ端子がこれに
相当する。）を利用し得ることに着目したものである。
なお、この状態は、プロセッサ１がラッチ素子１１にリ
セットデータを与えてその出力信号、すなわち信号Ｓ３
を′Ｌ”にして共通メモリ使用要求を解除する迄継続さ
れる。また、このときのプロセッサ２からの共通メモリ
使用要求信号Ｓ４は、データバスＤＢ２上のデータをラ
ッチ素子１２にてラッチすることにより得られる。ラッ
チ素子１２におけるデータ取り込みのタイミングは、ア
ドレスバスＡＢ２上の特定のアドレス信号をデコーダ１
０にてデコードした信号Ｓｏ’によって与えられる点は
、プロセッサ１の場合と同様である。そして、プロセッ
サ１がメモリ４の使用要求を放棄または解除することに
より、ユニット８かも出力される信号Ｓ２はａｔ Ｈｎ
となり、これによって、例えばプロセッサ２による共通
メモリ４の使用が可能となる。
セットデータを与えてその出力信号、すなわち信号Ｓ３
を′Ｌ”にして共通メモリ使用要求を解除する迄継続さ
れる。また、このときのプロセッサ２からの共通メモリ
使用要求信号Ｓ４は、データバスＤＢ２上のデータをラ
ッチ素子１２にてラッチすることにより得られる。ラッ
チ素子１２におけるデータ取り込みのタイミングは、ア
ドレスバスＡＢ２上の特定のアドレス信号をデコーダ１
０にてデコードした信号Ｓｏ’によって与えられる点は
、プロセッサ１の場合と同様である。そして、プロセッ
サ１がメモリ４の使用要求を放棄または解除することに
より、ユニット８かも出力される信号Ｓ２はａｔ Ｈｎ
となり、これによって、例えばプロセッサ２による共通
メモリ４の使用が可能となる。
次に、主として第６Ａ図を参照してコントロールユニッ
トの構成２機能を説明する。なお、第５Ａ図において、
８１〜８５はナントゲート、８６〜８８はインバータゲ
ートで、信号または信号線８１〜Ｓ７は、第３図のそれ
と対応する。また、プロセッサ１が待機状態となるのは
信号Ｓ１が”Ｌ”のときで、通常はＨ”であり、これは
、プロセッサ２と信号Ｓ２との関係についても同様であ
る。
トの構成２機能を説明する。なお、第５Ａ図において、
８１〜８５はナントゲート、８６〜８８はインバータゲ
ートで、信号または信号線８１〜Ｓ７は、第３図のそれ
と対応する。また、プロセッサ１が待機状態となるのは
信号Ｓ１が”Ｌ”のときで、通常はＨ”であり、これは
、プロセッサ２と信号Ｓ２との関係についても同様であ
る。
いま、プロセッサ１，２とも共通メモリ使用状態にな（
、第６図には図示されていない各々の四−カルメモリと
の間でデータ処理を行なっているものとすると、第３Ａ
図における各信号のレベルは、 Ｓ ６−Ｌ、５６−Ｈ，５４−Ｌ、５７−Ｈであるから
、まず、３人カナンドゲート８１の出力Ｓ１は′Ｈ１′
となり、６人カナンドゲート８２の出°力Ｓ２も′ＨＨ
となる。また、インバータゲート８７の出力は′Ｈ′″
のため、ナントゲート８５の入力は、この′Ｈ”と信号
Ｓ４の＠ Ｌ ＃とが与えられ、その出力は１Ｈ＃とな
る。ナントゲート８３．８４はＲ−Ｓフリップフロップ
を形成しており、その入力は上記＠ ＨＨ信号と、信号
Ｓ４のｔｔ Ｌ Ｈであるから、ゲート８６の出力は′
Ｈ″で、ゲート８４の入力は′Ｈ”、′Ｈ＃となること
から、その出力である信号Ｓ５は″Ｌ ｊｊとなって、
プロセッサ１側が共通メモリ４を使用することができる
。しかしながら、このま〜ではプロセッサ２からの使用
要求によってメモリ４が使用できなくなる場合があるの
で、その使用権を獲得すべく要求信号Ｓ３をｔＨｎにす
る。これにより、ナントゲート８５の入力はＬ＃、″′
Ｌ″となるが、その出力は上記と同じく″Ｈ″であるか
ら、セレクタの切換信号Ｓ５も同じく′Ｌ″で、プロセ
ッサ１側となり、プロセッサ１が共通メモリ４を使用す
ることができる。プロセッサ１が共通メモリ４を使用す
るときは、メモリをイネーブル状態にするために、第３
図のデコーダ９の出力、すなわち信号Ｓ６をメモリアク
セス時間だｌ＠Ｌ”にするが、このとき、ナントゲート
８１の入力は上からｔ Ｌ ＃、”Ｈ”、′″Ｈ”とな
るため、その出力Ｓ１はａｔ Ｈ”の状態に維持される
。
、第６図には図示されていない各々の四−カルメモリと
の間でデータ処理を行なっているものとすると、第３Ａ
図における各信号のレベルは、 Ｓ ６−Ｌ、５６−Ｈ，５４−Ｌ、５７−Ｈであるから
、まず、３人カナンドゲート８１の出力Ｓ１は′Ｈ１′
となり、６人カナンドゲート８２の出°力Ｓ２も′ＨＨ
となる。また、インバータゲート８７の出力は′Ｈ′″
のため、ナントゲート８５の入力は、この′Ｈ”と信号
Ｓ４の＠ Ｌ ＃とが与えられ、その出力は１Ｈ＃とな
る。ナントゲート８３．８４はＲ−Ｓフリップフロップ
を形成しており、その入力は上記＠ ＨＨ信号と、信号
Ｓ４のｔｔ Ｌ Ｈであるから、ゲート８６の出力は′
Ｈ″で、ゲート８４の入力は′Ｈ”、′Ｈ＃となること
から、その出力である信号Ｓ５は″Ｌ ｊｊとなって、
プロセッサ１側が共通メモリ４を使用することができる
。しかしながら、このま〜ではプロセッサ２からの使用
要求によってメモリ４が使用できなくなる場合があるの
で、その使用権を獲得すべく要求信号Ｓ３をｔＨｎにす
る。これにより、ナントゲート８５の入力はＬ＃、″′
Ｌ″となるが、その出力は上記と同じく″Ｈ″であるか
ら、セレクタの切換信号Ｓ５も同じく′Ｌ″で、プロセ
ッサ１側となり、プロセッサ１が共通メモリ４を使用す
ることができる。プロセッサ１が共通メモリ４を使用す
るときは、メモリをイネーブル状態にするために、第３
図のデコーダ９の出力、すなわち信号Ｓ６をメモリアク
セス時間だｌ＠Ｌ”にするが、このとき、ナントゲート
８１の入力は上からｔ Ｌ ＃、”Ｈ”、′″Ｈ”とな
るため、その出力Ｓ１はａｔ Ｈ”の状態に維持される
。
いま、この状態で、プロセッサ２から共通メモリ４の使
用要求が出されると、第６図のデコーダ１０の出力Ｓ７
およびラッチ素子１２の出力Ｓ４がいずれも’Ｈ”とな
る。すると、ナントゲート８５の入力は、上から”Ｈ”
、′Ｌ”となって、その出力は上述と同じく″Ｈ’、故
にＲ−Ｓフリップフロップ８５．８４の入力は上、下と
も“Ｈ”となるが、ゲート８４の出力は”Ｌ”に保持さ
れていた関係で、信号Ｓ４が′Ｌ”→″′Ｈ”となる立
ち上がり時は、ゲート８３０入力は上から＠Ｈ＃。
用要求が出されると、第６図のデコーダ１０の出力Ｓ７
およびラッチ素子１２の出力Ｓ４がいずれも’Ｈ”とな
る。すると、ナントゲート８５の入力は、上から”Ｈ”
、′Ｌ”となって、その出力は上述と同じく″Ｈ’、故
にＲ−Ｓフリップフロップ８５．８４の入力は上、下と
も“Ｈ”となるが、ゲート８４の出力は”Ｌ”に保持さ
れていた関係で、信号Ｓ４が′Ｌ”→″′Ｈ”となる立
ち上がり時は、ゲート８３０入力は上から＠Ｈ＃。
Ｌ”となって出力は′Ｈ”、したがって、ゲート８４の
入力が上から″Ｈ”、″Ｈ＃となって出力は′Ｌ”に保
持されるため、６人力ナンドゲート８２の入力はすべて
′Ｈ”とカリ、したがって、その出力Ｓ２は”Ｌ＃とな
ってプロセッサ２に対しＷＡＩＴ（待機）が掛かり、こ
５して排他的制御が行なわれる。
入力が上から″Ｈ”、″Ｈ＃となって出力は′Ｌ”に保
持されるため、６人力ナンドゲート８２の入力はすべて
′Ｈ”とカリ、したがって、その出力Ｓ２は”Ｌ＃とな
ってプロセッサ２に対しＷＡＩＴ（待機）が掛かり、こ
５して排他的制御が行なわれる。
その後、プロセッサ１が共通メモリ４の使用要求を放棄
または解除すると、信号Ｓ３は“Ｌ＃となるため、ゲー
ト８５の入力は上から′Ｈ”、′）Ｉ”となって、その
出力が′Ｈ”→″Ｌ＃となるので、ゲート８４の出力は
、もつ一方の入力の論理に関係なく”Ｈ”となる。この
出力はインバータゲート８６により“Ｌ”に反転せしめ
られ、これがナントゲート２に与えられるため、その出
力は’ ）ｉ ”となり、これによってプロセッサ２は
待機状態から抜は出すと同時に、信号Ｓ５が′Ｈ＃とな
って、プロセッサ２側からのアドレスがメモリ４に供給
されるため、プロセッサ２による共通メモリ４の使用が
可能となる。なお、このとき、４６号Ｓ６が”Ｌ”であ
ることから信号Ｓ１は″″Ｈ″Ｈ″状態する。
または解除すると、信号Ｓ３は“Ｌ＃となるため、ゲー
ト８５の入力は上から′Ｈ”、′）Ｉ”となって、その
出力が′Ｈ”→″Ｌ＃となるので、ゲート８４の出力は
、もつ一方の入力の論理に関係なく”Ｈ”となる。この
出力はインバータゲート８６により“Ｌ”に反転せしめ
られ、これがナントゲート２に与えられるため、その出
力は’ ）ｉ ”となり、これによってプロセッサ２は
待機状態から抜は出すと同時に、信号Ｓ５が′Ｈ＃とな
って、プロセッサ２側からのアドレスがメモリ４に供給
されるため、プロセッサ２による共通メモリ４の使用が
可能となる。なお、このとき、４６号Ｓ６が”Ｌ”であ
ることから信号Ｓ１は″″Ｈ″Ｈ″状態する。
次に、プロセッサ２が共通メモリ４を使用しているとき
に、プロセッサ１がメモリ使用要求を出すと、信号Ｓ３
は′″Ｈ”となり、インバータ８７の出力が”Ｌ”とな
るため、ナントゲート８５０入力は上からＫＨ＃、Ｑ″
Ｌ＃となって、その出力はＩｌｌ Ｌ ＃→ｕ Ｈｗと
なるが、ナントゲート８４０入力の５ち、上側は先にプ
ロセッサ１側から共通メモリの使用リセットを行なった
際、ゲート８４の出力が”Ｈ”で、ゲート８３の入力が
上から６Ｈ”、′Ｈ”で、その出力が′Ｌ”となってい
るので、結局ゲート８４の上側の入力は″Ｈ＃であり、
したがって、ゲート８５が”Ｌ＃→１Ｈ”に変化しても
、ゲート８４の出力は”Ｈ”を維持することになる。ま
た、プロセッサ１が所定の要求信号を出してメモリをア
クセスしよプとするときは、第３図のデコーダ９を介し
て信号Ｓ６を出力するが、この信号Ｓ６はメモリアクセ
スする間だけ”Ｌ＃レベルとなる。このため、インバー
タ８８の出力はｔ′Ｈ”となり、３人力ナンドブート８
１の入力は、上からいずれも＠Ｈｓとなるので、出力は
１Ｌ”となって今度はプロセッサ１にＷＡＩＴ要求が掛
かり、待機状態となる。こうして、プロセッサ２による
共通メモリのアクセスが終了する迄、信号Ｓ１は′Ｌ”
状態を保持する。
に、プロセッサ１がメモリ使用要求を出すと、信号Ｓ３
は′″Ｈ”となり、インバータ８７の出力が”Ｌ”とな
るため、ナントゲート８５０入力は上からＫＨ＃、Ｑ″
Ｌ＃となって、その出力はＩｌｌ Ｌ ＃→ｕ Ｈｗと
なるが、ナントゲート８４０入力の５ち、上側は先にプ
ロセッサ１側から共通メモリの使用リセットを行なった
際、ゲート８４の出力が”Ｈ”で、ゲート８３の入力が
上から６Ｈ”、′Ｈ”で、その出力が′Ｌ”となってい
るので、結局ゲート８４の上側の入力は″Ｈ＃であり、
したがって、ゲート８５が”Ｌ＃→１Ｈ”に変化しても
、ゲート８４の出力は”Ｈ”を維持することになる。ま
た、プロセッサ１が所定の要求信号を出してメモリをア
クセスしよプとするときは、第３図のデコーダ９を介し
て信号Ｓ６を出力するが、この信号Ｓ６はメモリアクセ
スする間だけ”Ｌ＃レベルとなる。このため、インバー
タ８８の出力はｔ′Ｈ”となり、３人力ナンドブート８
１の入力は、上からいずれも＠Ｈｓとなるので、出力は
１Ｌ”となって今度はプロセッサ１にＷＡＩＴ要求が掛
かり、待機状態となる。こうして、プロセッサ２による
共通メモリのアクセスが終了する迄、信号Ｓ１は′Ｌ”
状態を保持する。
その後、プロセッサ２が共通メモリ１の使用を放棄また
は解除すると、信号Ｓ４は”Ｈ″→＠Ｌ″となり、ナン
トゲート８５の入力は上から１Ｌ”。
は解除すると、信号Ｓ４は”Ｈ″→＠Ｌ″となり、ナン
トゲート８５の入力は上から１Ｌ”。
Ｌ”となってその出力はＨ′″で変化しないが、ナント
ゲート８６の入力は上から’Ｌ”、′Ｈ”となるため出
力は”Ｈ’、したがって、ナントゲート８４０入力は上
から”Ｈ″″、′Ｈ”となって、その出力は°′Ｈ″→
″′Ｌ”に変わる。そして、ナントゲート８１の出力は
、その入力が１つでも１Ｌ”であれば６Ｈ”となること
から、ゲート８４の出力によって”Ｈ”となり、これに
よりプロセッサ１のＷＡＩＴが解除され、共通メモリ４
の使用が可能となる。
ゲート８６の入力は上から’Ｌ”、′Ｈ”となるため出
力は”Ｈ’、したがって、ナントゲート８４０入力は上
から”Ｈ″″、′Ｈ”となって、その出力は°′Ｈ″→
″′Ｌ”に変わる。そして、ナントゲート８１の出力は
、その入力が１つでも１Ｌ”であれば６Ｈ”となること
から、ゲート８４の出力によって”Ｈ”となり、これに
よりプロセッサ１のＷＡＩＴが解除され、共通メモリ４
の使用が可能となる。
第４図は第６図または第６Ａ図における各部数形を示す
波形図である。
波形図である。
同図において、（イ）はプロセッサ１によるメモリ使用
要求信号Ｓ６であり、（ロ）はいずれのプロセッサを選
択するかのセレクタ切換信号Ｓ５であり、（ハ）、（ニ
）、（ホ）は上述した信号８１、Ｓ４，８２にそれぞれ
相邑する。また、同図中の番号■は信号の変化を、■は
その時点の信号の条件をそれぞれ表わし、■は結果を示
すものである。
要求信号Ｓ６であり、（ロ）はいずれのプロセッサを選
択するかのセレクタ切換信号Ｓ５であり、（ハ）、（ニ
）、（ホ）は上述した信号８１、Ｓ４，８２にそれぞれ
相邑する。また、同図中の番号■は信号の変化を、■は
その時点の信号の条件をそれぞれ表わし、■は結果を示
すものである。
以上のようにして、１つのプロセッサが共通メモリを使
用しているときに、他のプロセッサから共通メモリの使
用要求が出されてもこれを排他的に制御してデータ交信
の衝突を防ぐとともに、共通メモリの使用状態が解除さ
れたら直ちにプロセッサの待機状態を解いて共通メモリ
を使用可能状態にするので、相手のプロセッサがどの時
点で共通メモリの使用を終了したか否かをサーチする必
要が全くないという利点が得られるものである。
用しているときに、他のプロセッサから共通メモリの使
用要求が出されてもこれを排他的に制御してデータ交信
の衝突を防ぐとともに、共通メモリの使用状態が解除さ
れたら直ちにプロセッサの待機状態を解いて共通メモリ
を使用可能状態にするので、相手のプロセッサがどの時
点で共通メモリの使用を終了したか否かをサーチする必
要が全くないという利点が得られるものである。
なお、上記では、説明を簡単にするため２つのマイクロ
プロセッサからなるシステムについて説明したが、アド
レスバス、データバスおよびコントロールバスを共通バ
スとしてこれに並列にプロセッサを接続することにより
、３つ以上の場合にも対処することができる。また、こ
のとき、いずれか１つのプロセッサをマスクとし、他の
プロセッサをスレーブとして運用することも可能である
。
プロセッサからなるシステムについて説明したが、アド
レスバス、データバスおよびコントロールバスを共通バ
スとしてこれに並列にプロセッサを接続することにより
、３つ以上の場合にも対処することができる。また、こ
のとき、いずれか１つのプロセッサをマスクとし、他の
プロセッサをスレーブとして運用することも可能である
。
この発明によれば、複数のプロセッサ間のデータ交信を
共通メモリを介して行なうマルチプロセッサシステムに
おいて、１つのプロセッサ側からの共通メモリ使用要求
信号をラッチしてメモリ使用権を確立した後は、他のプ
ロセッサによる共通メモリ使用権を自動的に待機させる
一方、共通メモリの使用解除とともに直ちに待機中のプ
ロセッサに共通メモリ使用権を与えるコントロールユニ
ットを設けるようにしたので、共通メモリの同時多重使
用およびデータ交信上の衝突が回避され、これにより、
メモリの使用効率およびデータ交信効率を向上しうる利
点がもたらされるものである。
共通メモリを介して行なうマルチプロセッサシステムに
おいて、１つのプロセッサ側からの共通メモリ使用要求
信号をラッチしてメモリ使用権を確立した後は、他のプ
ロセッサによる共通メモリ使用権を自動的に待機させる
一方、共通メモリの使用解除とともに直ちに待機中のプ
ロセッサに共通メモリ使用権を与えるコントロールユニ
ットを設けるようにしたので、共通メモリの同時多重使
用およびデータ交信上の衝突が回避され、これにより、
メモリの使用効率およびデータ交信効率を向上しうる利
点がもたらされるものである。
また、このコントルールユニットはゲート素子のみで構
成することができるので、回路構成が簡単で安価である
ばかりでなく、制御も簡素化される効果が得られるもの
である。
成することができるので、回路構成が簡単で安価である
ばかりでなく、制御も簡素化される効果が得られるもの
である。
第１図はマルチプロセッサシステムの従来例ｔ−示す構
成図、第２図は第１図の変形例を説明するための説明図
、第３図はこの発明の実施例を示す構成図、第６Ａ図は
第６図におけるコントロールユニット−の具体例を示す
回路図、第４図は第６図または第５Ａ図の各部数形を示
す波形図である。 符号説明 １．２・・・・・・プロセッサ、３・・・・・・優先制
御回路、４・・・・・・共通メモリ、５，５１，５２・
・・・・・セレクタ、６．７・・・・・・データバスバ
ッファ、８・・・・・・コントロールユニット、９，１
０・・・・・・アドレスデコーダ、１１．１２・・・・
・・一時記憶（ラッチ）素子、１３゜８６〜８８・・・
・・・インバータゲート、１４，１５・・・・・・オア
ゲート、８１〜８５・・・・・・ナントゲート、ＡＢ、
ＡＢｌ、ＡＢ２・・・・・・アドレスバス、ＤＢ、ＤＢ
ｌ。 ＤＢ２・・・・・・データバス。 第１図 ７ 第２図 第３Ａ図 ９１ ｂ 第４図
成図、第２図は第１図の変形例を説明するための説明図
、第３図はこの発明の実施例を示す構成図、第６Ａ図は
第６図におけるコントロールユニット−の具体例を示す
回路図、第４図は第６図または第５Ａ図の各部数形を示
す波形図である。 符号説明 １．２・・・・・・プロセッサ、３・・・・・・優先制
御回路、４・・・・・・共通メモリ、５，５１，５２・
・・・・・セレクタ、６．７・・・・・・データバスバ
ッファ、８・・・・・・コントロールユニット、９，１
０・・・・・・アドレスデコーダ、１１．１２・・・・
・・一時記憶（ラッチ）素子、１３゜８６〜８８・・・
・・・インバータゲート、１４，１５・・・・・・オア
ゲート、８１〜８５・・・・・・ナントゲート、ＡＢ、
ＡＢｌ、ＡＢ２・・・・・・アドレスバス、ＤＢ、ＤＢ
ｌ。 ＤＢ２・・・・・・データバス。 第１図 ７ 第２図 第３Ａ図 ９１ ｂ 第４図
Claims (1)
- 共通メモリを介して複数のプロセッサ間で情報交換を行
なうマルチプロセッサシステムにおいて、各プロセッサ
には自プロセッサおよび他プロセツサからの該共通メモ
リの使用要求をそれぞれ一時記憶する記憶手段と、該使
用要求にもとづいていずれか１つのプロセッサからのア
ドレスを有効にするとともに該プロセッサに共通メモリ
のデータバスを開放する選択手段と、これら各手段を制
御していずれ１つのプロセッサによる共通メモリの使用
を許諾する一方他のプロセッサによる共通メモリの使用
を排斥するコントロール手段とを設け、該コントロール
手段により共通メモリの同時多重使用を防止することを
特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2515884A JPS60169969A (ja) | 1984-02-15 | 1984-02-15 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2515884A JPS60169969A (ja) | 1984-02-15 | 1984-02-15 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169969A true JPS60169969A (ja) | 1985-09-03 |
Family
ID=12158214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2515884A Pending JPS60169969A (ja) | 1984-02-15 | 1984-02-15 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169969A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626365A (ja) * | 1985-07-02 | 1987-01-13 | Nippon Denzai Kogyo Kenkyusho:Kk | マルチプロセツサシステム |
| JPH0251751A (ja) * | 1988-08-16 | 1990-02-21 | Nec Corp | Ｒａｍ制御回路 |
| JP2015530679A (ja) * | 2012-10-04 | 2015-10-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高効率アトミック演算を使用した方法および装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038497A (ja) * | 1973-08-06 | 1975-04-09 | ||
| JPS5289438A (en) * | 1976-01-21 | 1977-07-27 | Hitachi Ltd | Request selection device |
| JPS535944A (en) * | 1976-07-07 | 1978-01-19 | Hitachi Ltd | Multi-system computer system constituted by simultaneous access prevention system of same data block |
| JPS57178553A (en) * | 1981-04-27 | 1982-11-02 | Nec Corp | Multiprocessor system |
| JPS58207164A (ja) * | 1982-05-27 | 1983-12-02 | Mitsubishi Electric Corp | 二重系計算機システムの同時アクセス防止方式 |
-
1984
- 1984-02-15 JP JP2515884A patent/JPS60169969A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038497A (ja) * | 1973-08-06 | 1975-04-09 | ||
| JPS5289438A (en) * | 1976-01-21 | 1977-07-27 | Hitachi Ltd | Request selection device |
| JPS535944A (en) * | 1976-07-07 | 1978-01-19 | Hitachi Ltd | Multi-system computer system constituted by simultaneous access prevention system of same data block |
| JPS57178553A (en) * | 1981-04-27 | 1982-11-02 | Nec Corp | Multiprocessor system |
| JPS58207164A (ja) * | 1982-05-27 | 1983-12-02 | Mitsubishi Electric Corp | 二重系計算機システムの同時アクセス防止方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626365A (ja) * | 1985-07-02 | 1987-01-13 | Nippon Denzai Kogyo Kenkyusho:Kk | マルチプロセツサシステム |
| JPH0251751A (ja) * | 1988-08-16 | 1990-02-21 | Nec Corp | Ｒａｍ制御回路 |
| JP2015530679A (ja) * | 2012-10-04 | 2015-10-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 高効率アトミック演算を使用した方法および装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900005453B1 (ko) | 공유자원의 로크아웃 동작방법 및 장치 | |
| CA2026737C (en) | Bus master interface circuit with transparent preemption of a data transfer controller | |
| JP2830116B2 (ja) | マルチプロセッサシステムにおけるロック制御機構 | |
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| JPH04268938A (ja) | データ処理装置およびメモリコントローラ | |
| JPH07105146A (ja) | 共有メモリ装置 | |
| JP2708289B2 (ja) | アクセス要求仲裁装置 | |
| JP2003050789A (ja) | 回路、プロセッサ、及びマルチプロセッサシステム | |
| JP2000047974A (ja) | バス制御コントローラのバス調停方法、バス制御コントローラ及び電子機器のシステム | |
| JPH10143467A (ja) | データ処理システムにおいてバス所有権を調停するための方法および装置 | |
| JPS60169969A (ja) | マルチプロセツサシステム | |
| JPS5836381B2 (ja) | 共用メモリ制御装置 | |
| JPH01199261A (ja) | 共有メモリ制御方式 | |
| US7076676B2 (en) | Sequence alignment logic for generating output representing the slowest from group write slaves response inputs | |
| US5799160A (en) | Circuit and method for controlling bus arbitration | |
| JPH05257903A (ja) | マルチプロセッサシステム | |
| JPH04250553A (ja) | プログラマブルコントローラ | |
| JPH02281356A (ja) | 共有メモリ装置 | |
| JPH05282246A (ja) | マイクロコンピュータ | |
| JPH0991246A (ja) | バス制御装置及びその方法 | |
| JPH04545A (ja) | 通信制御回路 | |
| JPS63298555A (ja) | 共有メモリ制御方式 | |
| JP2004139296A (ja) | バス・アービトレーション装置 | |
| JPS6238901A (ja) | プログラマブルコントロ−ラ | |
| JPS63237159A (ja) | 情報転送制御方式 |