JPH01199261A - 共有メモリ制御方式 - Google Patents
共有メモリ制御方式Info
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- JPH01199261A JPH01199261A JP63158840A JP15884088A JPH01199261A JP H01199261 A JPH01199261 A JP H01199261A JP 63158840 A JP63158840 A JP 63158840A JP 15884088 A JP15884088 A JP 15884088A JP H01199261 A JPH01199261 A JP H01199261A
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 10
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、共有メモリを用いて複数のＣＰＵの間で相互
に情報の受け渡しを行うマルチＣＰＵシステムにおける
共有メモリ制御方式に関するものである。
に情報の受け渡しを行うマルチＣＰＵシステムにおける
共有メモリ制御方式に関するものである。
［従来の技術１
従来の共有メモリを用いて複数のＣＰＵの間で相互に情
報の受け渡しを行うマルチＣＰＵシステムとしては、特
開昭６０−２４３７６３号公報、あるいは特開昭６０−
２４５０６３号公報に記載されたものがある。
報の受け渡しを行うマルチＣＰＵシステムとしては、特
開昭６０−２４３７６３号公報、あるいは特開昭６０−
２４５０６３号公報に記載されたものがある。
第１０図は特開昭６０−２４３７６３号公報に記載され
たマルチＣＰＵシステムであり、共有メモリ３をワード
単位でアクセスするワードＣＰＵ１と、共有メモリ３を
バイト（ワードの半分の長さ）単位でアクセスするパイ
）ＣＰＵ２との間で相互に情報の受け渡しを行うもので
ある。なお、共有メモリ３は１バイトのデータを記憶す
る２個のデュアルポートメモリ３．，３２で構成しであ
る。
たマルチＣＰＵシステムであり、共有メモリ３をワード
単位でアクセスするワードＣＰＵ１と、共有メモリ３を
バイト（ワードの半分の長さ）単位でアクセスするパイ
）ＣＰＵ２との間で相互に情報の受け渡しを行うもので
ある。なお、共有メモリ３は１バイトのデータを記憶す
る２個のデュアルポートメモリ３．，３２で構成しであ
る。
このマルチＣＰＵシステムにおいては、パイ）ＣＰＵ２
から１ワードのデータを共有メモリ３に書き込む場合、
まず１ワードのデータの最初の１バイトを例えば共有メ
モリ３の一方のデュアルポートメモリ３１に記憶し、そ
の後人の１バイトをデュアルポートメモリ３□に書き込
むようにする。ところが、次の１バイトを共有メモリ３
に書き込もうとする開に、ワードＣＰＵ１が共有メモリ
３の同じアドレスをアクセスした場合、上記バイトＣＰ
Ｕ２が書き込もうとする１ワードのデータを壊したり、
１バイトしか更新されていないデータを読み込んだりす
る虞れがある。また、これとは逆にパイ）ＣＰＵ２が１
ワードのデータを共有メモリ３から読み出す場合には、
最初の１バイトを読み出した後に、次の１バイトを読み
出す。この場合にもパイ） ＣＰＵ２が次の１バイトを
読み出そうとするときに、ワードｃｐｕｉが同一アドレ
スにデータの書き込みを打うと、パイ）ＣＰＵ２が読み
込もうとするデータを壊す虞れがある。
から１ワードのデータを共有メモリ３に書き込む場合、
まず１ワードのデータの最初の１バイトを例えば共有メ
モリ３の一方のデュアルポートメモリ３１に記憶し、そ
の後人の１バイトをデュアルポートメモリ３□に書き込
むようにする。ところが、次の１バイトを共有メモリ３
に書き込もうとする開に、ワードＣＰＵ１が共有メモリ
３の同じアドレスをアクセスした場合、上記バイトＣＰ
Ｕ２が書き込もうとする１ワードのデータを壊したり、
１バイトしか更新されていないデータを読み込んだりす
る虞れがある。また、これとは逆にパイ）ＣＰＵ２が１
ワードのデータを共有メモリ３から読み出す場合には、
最初の１バイトを読み出した後に、次の１バイトを読み
出す。この場合にもパイ） ＣＰＵ２が次の１バイトを
読み出そうとするときに、ワードｃｐｕｉが同一アドレ
スにデータの書き込みを打うと、パイ）ＣＰＵ２が読み
込もうとするデータを壊す虞れがある。
そこで、このマルチＣＰＵシステムにおいては、少なく
ともバイトＣＰＵ２が共有メモリ３に対して１ワードの
データをアクセスする場合は、ワードＣＰＵＩによる共
有メモリ３のアクセスを禁止すると共に、このワードｃ
ｐｕ ｉを待機状態にするようにしである。なお、ここ
で少な（ともと述べているのは、少なくとも上記のよう
にすれば上述した問題点を解決することができるという
ことを意味し、実際のこの第１０図のマルチＣＰＵシス
テムではワードｃｐｕｉにより共有メモリ３をアクセス
している場合にも、パイ）ＣＰＵ２を待機状態にするよ
うにしである。共像的には、ワードｃｐｕｉ及びパイ）
ＣＰＵ２から夫々共有メモ＋７３をアクセスする場合に
は、夫々のアクセス要求信号Ｓ＋ｓＳｔを７リツプ７０
ツブ回路で構成されたインターロック回路２０の夫々の
入力端子に入力し、インターロック回路２０の両出力の
ナンドなとった出力で共有メモリ３とワードｃｐｕｉあ
るいはパイ）ＣＰＵ２とのアクセスが可能となるように
しである。ここで、ワードＣＰＵＩからのアクセス要求
信号Ｓ２は、パイ）ＣＰＵ２が１ワードのデータのアク
セスを行う場合に出力されるワードアクセス信号Ｓ、を
反転した出力とのアンドをとってインターロック回路２
０に入力してある、つまり、これによりバイトＣＰＵ２
が１ワードのデータのアクセスを行っている場合には、
ワードＣＰＵＩからのアクセス要求信号Ｓ２がインター
ロック回路２０に入力されないようにし、パイ）ＣＰＵ
２が１ワードのデータの残りの１パイＦをアクセスしよ
うとしているときに、ワードＣＰＵＩが共有メモリ３を
アクセスすることがないようにしである。そして、夫々
のインターロック回路２０の出力を反転した出力と、ア
クセス要求信号Ｓ、、Ｓ２とのアンドをとって待機信号
５４ｔＳ、を作成し、この待機信号Ｓ。Ｓ、により一方
のＣＰＵがアクセスしているときは、他方のＣＰＵをｆ
！慨状態にするようにしである。このようにしてこのマ
ルチＣＰＵシステムでは、パイ）ＣＰＵ２が１ワードの
データをアクセスするときの共有メモリ３上の１ワード
データの保証を行うようにしである。
ともバイトＣＰＵ２が共有メモリ３に対して１ワードの
データをアクセスする場合は、ワードＣＰＵＩによる共
有メモリ３のアクセスを禁止すると共に、このワードｃ
ｐｕ ｉを待機状態にするようにしである。なお、ここ
で少な（ともと述べているのは、少なくとも上記のよう
にすれば上述した問題点を解決することができるという
ことを意味し、実際のこの第１０図のマルチＣＰＵシス
テムではワードｃｐｕｉにより共有メモリ３をアクセス
している場合にも、パイ）ＣＰＵ２を待機状態にするよ
うにしである。共像的には、ワードｃｐｕｉ及びパイ）
ＣＰＵ２から夫々共有メモ＋７３をアクセスする場合に
は、夫々のアクセス要求信号Ｓ＋ｓＳｔを７リツプ７０
ツブ回路で構成されたインターロック回路２０の夫々の
入力端子に入力し、インターロック回路２０の両出力の
ナンドなとった出力で共有メモリ３とワードｃｐｕｉあ
るいはパイ）ＣＰＵ２とのアクセスが可能となるように
しである。ここで、ワードＣＰＵＩからのアクセス要求
信号Ｓ２は、パイ）ＣＰＵ２が１ワードのデータのアク
セスを行う場合に出力されるワードアクセス信号Ｓ、を
反転した出力とのアンドをとってインターロック回路２
０に入力してある、つまり、これによりバイトＣＰＵ２
が１ワードのデータのアクセスを行っている場合には、
ワードＣＰＵＩからのアクセス要求信号Ｓ２がインター
ロック回路２０に入力されないようにし、パイ）ＣＰＵ
２が１ワードのデータの残りの１パイＦをアクセスしよ
うとしているときに、ワードＣＰＵＩが共有メモリ３を
アクセスすることがないようにしである。そして、夫々
のインターロック回路２０の出力を反転した出力と、ア
クセス要求信号Ｓ、、Ｓ２とのアンドをとって待機信号
５４ｔＳ、を作成し、この待機信号Ｓ。Ｓ、により一方
のＣＰＵがアクセスしているときは、他方のＣＰＵをｆ
！慨状態にするようにしである。このようにしてこのマ
ルチＣＰＵシステムでは、パイ）ＣＰＵ２が１ワードの
データをアクセスするときの共有メモリ３上の１ワード
データの保証を行うようにしである。
ところが、このマルチＣＰＵシステムにおいては、一方
のＣＰＵがアクセスを行っている場合、そのアクセスす
るアドレスが同一であるか否かに拘わらず、他方のＣＰ
Ｕは待機状態になり、情報処理に時間を要する問題があ
りだ。
のＣＰＵがアクセスを行っている場合、そのアクセスす
るアドレスが同一であるか否かに拘わらず、他方のＣＰ
Ｕは待機状態になり、情報処理に時間を要する問題があ
りだ。
第１１図は特開昭６０−２４５０６３号公報のマルチＣ
ＰＵシステムであり、このマルチＣＰＵシステム以前の
マルチＣＰＵシステムではデータの受け渡しに時間を要
する点に着目し、これを改善するようにしたものである
。このマルチＣＰＵシステムでは、非同期で共有メモリ
３とのアクセスを行う２つのＣＰＵ１，２が共有メモリ
３をアクセスする時間帯を交互に割付け、例えばＣＰＵ
１が共有メモリ３とアクセスするように割付けた時間帯
にＣＰＵＩからアクセス要求が為されたときに、ＣＰＵ
１による共有メモリ３へのアクセスを許容するようにし
たものである。このマルチＣＰＵシステムでは、連続パ
ルスを発するパルス発生部２１と、このパルス、発生部
２１からの出力で交互にセット、リセットされる７リツ
プ７０ツブ２２と１７リツプ７０ツブ２２の夫々の出力
とＣＰＵＩ、２からのアクセス要求信号Ａ、Ｂとのアン
ドをとるアンドデー）２３．２４と、このアンドデー）
２３．２４の夫々の出力によりセットされる７リツプ７
０ツブ２５，２６と、７リツプ７０ツブ２５，２６のい
ずれがセットされているかでＣＰＵＩ、２のいずれかの
アドレスを選択して、このアドレスへのＣＰＵ１，２の
アクセスを許容するアドレスセレクタ２７とを備えてい
る。つまり、ＣＰＵ１，２に対応する７リツプ７０ツブ
２２の出力Ｑ、Ｑがハイレベルのときにｃｐｕｉ、２か
らアクセス要求信号Ａ、Ｂが出力された場合、いずれか
の７リツプ７０ツブ２５．２６がセットされ、このとき
にＣＰＵ１，２にラッチしであるアドレスへのアクセス
が許容されるのである。なお、夫々のＣＰＵＩ、２は周
辺回路であるアドレスラッチを含んだものでおり、この
アドレスラッチにアクセスするアドレスをラッチするよ
うにしである。
ＰＵシステムであり、このマルチＣＰＵシステム以前の
マルチＣＰＵシステムではデータの受け渡しに時間を要
する点に着目し、これを改善するようにしたものである
。このマルチＣＰＵシステムでは、非同期で共有メモリ
３とのアクセスを行う２つのＣＰＵ１，２が共有メモリ
３をアクセスする時間帯を交互に割付け、例えばＣＰＵ
１が共有メモリ３とアクセスするように割付けた時間帯
にＣＰＵＩからアクセス要求が為されたときに、ＣＰＵ
１による共有メモリ３へのアクセスを許容するようにし
たものである。このマルチＣＰＵシステムでは、連続パ
ルスを発するパルス発生部２１と、このパルス、発生部
２１からの出力で交互にセット、リセットされる７リツ
プ７０ツブ２２と１７リツプ７０ツブ２２の夫々の出力
とＣＰＵＩ、２からのアクセス要求信号Ａ、Ｂとのアン
ドをとるアンドデー）２３．２４と、このアンドデー）
２３．２４の夫々の出力によりセットされる７リツプ７
０ツブ２５，２６と、７リツプ７０ツブ２５，２６のい
ずれがセットされているかでＣＰＵＩ、２のいずれかの
アドレスを選択して、このアドレスへのＣＰＵ１，２の
アクセスを許容するアドレスセレクタ２７とを備えてい
る。つまり、ＣＰＵ１，２に対応する７リツプ７０ツブ
２２の出力Ｑ、Ｑがハイレベルのときにｃｐｕｉ、２か
らアクセス要求信号Ａ、Ｂが出力された場合、いずれか
の７リツプ７０ツブ２５．２６がセットされ、このとき
にＣＰＵ１，２にラッチしであるアドレスへのアクセス
が許容されるのである。なお、夫々のＣＰＵＩ、２は周
辺回路であるアドレスラッチを含んだものでおり、この
アドレスラッチにアクセスするアドレスをラッチするよ
うにしである。
また、夫々の７リツプ７０ツブ２５．２６の反転出力Ｑ
は他方の７リツプ７０γプ２５，２６に接続されたアン
ドデート２３，２４のインヒビット端子に入力され、一
方のＣＰＵがアクセスしているときには、他方のＣＰＵ
はアクセスすることができないようにしである。さらに
、アクセスが終了したとき１貴ＣＰＵＩ、２から出力さ
れる終了信号ＥｌｔＥ２によって夫々の７リツププロツ
プ２５゜２６がリセットされる。このマルチＣＰＵシス
テムでは、割り当てられた時間帯にアクセスしなかった
場合に待ち時間が生じるだけで従来のマルチＣＰＵシス
テムよりはデータの受け渡し時間が改善されている。と
ころが、このマルチＣＰＵシステムにおいても、一方の
ＣＰＵがアクセスを行っている場合、そのアクセスする
アドレスが同一であるか否かに拘わらず、他方のＣＰＵ
は待機状態になり、情報処理に時間を要する問題は残っ
ている。
は他方の７リツプ７０γプ２５，２６に接続されたアン
ドデート２３，２４のインヒビット端子に入力され、一
方のＣＰＵがアクセスしているときには、他方のＣＰＵ
はアクセスすることができないようにしである。さらに
、アクセスが終了したとき１貴ＣＰＵＩ、２から出力さ
れる終了信号ＥｌｔＥ２によって夫々の７リツププロツ
プ２５゜２６がリセットされる。このマルチＣＰＵシス
テムでは、割り当てられた時間帯にアクセスしなかった
場合に待ち時間が生じるだけで従来のマルチＣＰＵシス
テムよりはデータの受け渡し時間が改善されている。と
ころが、このマルチＣＰＵシステムにおいても、一方の
ＣＰＵがアクセスを行っている場合、そのアクセスする
アドレスが同一であるか否かに拘わらず、他方のＣＰＵ
は待機状態になり、情報処理に時間を要する問題は残っ
ている。
そこで、一のＣＰＵからアクセスされているときに、他
のＣＰＵが同一アドレスに対してアクセスを行った（以
下、この状態を競合状態と呼ぶ）場合、に、他のＣＰＵ
のアクセスを待たせる調停信号を出力して調停を行う競
合調停端子としてのビジー（Ｂｕｓｙ）端子を備えたデ
ュアルポートメモリである共有メモリ３を用いたマルチ
ＣＰＵシステムがある。この共有メモリ３としては例え
ば富士通！！ＭＢ８４２１がある。つまり、この共有メ
モリ３は、アドレスとチップセレク）（Ｃ８）信号が競
合した場合に、先着したＣＰＵに制御権を与え、他方の
ＣＰＵに対してはビジー信号Ｂ ｕｓｙをローレベルに
してアクセスを待たせる。なお、このマルチＣＰＵシス
テムでは、第１２図に示すように、この共有メモリ３を
用いて、上記ＣＰＵ１，２と共有メモリ３を介して相互
に情報の受け渡しを行うようにしである。ところで、上
述したＣＰＵＩ。
のＣＰＵが同一アドレスに対してアクセスを行った（以
下、この状態を競合状態と呼ぶ）場合、に、他のＣＰＵ
のアクセスを待たせる調停信号を出力して調停を行う競
合調停端子としてのビジー（Ｂｕｓｙ）端子を備えたデ
ュアルポートメモリである共有メモリ３を用いたマルチ
ＣＰＵシステムがある。この共有メモリ３としては例え
ば富士通！！ＭＢ８４２１がある。つまり、この共有メ
モリ３は、アドレスとチップセレク）（Ｃ８）信号が競
合した場合に、先着したＣＰＵに制御権を与え、他方の
ＣＰＵに対してはビジー信号Ｂ ｕｓｙをローレベルに
してアクセスを待たせる。なお、このマルチＣＰＵシス
テムでは、第１２図に示すように、この共有メモリ３を
用いて、上記ＣＰＵ１，２と共有メモリ３を介して相互
に情報の受け渡しを行うようにしである。ところで、上
述したＣＰＵＩ。
２は例えばインテル系８０８５．８０８６等で、これら
のＣＰＵ１，２はレディー （Ｒｅａｄｙ）端子（アク
セス可能であればハイレベルになる）を備えており、こ
のレディ一端子を共有メモリ３が備えるビジー（Ｂｕｓ
ｙ）端子に直結することにより、共有メモリ３の競合調
停を容易に実現することができるようになっている。つ
まり、このマルチＣＰＵシステムでは、例えばＣＰＵ１
が共有メモリ３とアクセスを行っており、ＣＰＵ２が共
有メモリ３の同一アドレスをアクセスした場合、共有メ
モリ３はＣＰＵ２に対してビジー（Ｂｕｓｙ）信号Ｂ
ｕｓｙ２をローレベルにして、ＣＰＵ２のアクセスをウ
ェイト状態にし、ｃｐｕｉのアクセスが完了するまでＣ
ＰＵ２のアクセスを待たせる。従って、ＣＰＵ２はＣＰ
ＵＩのアクセスが完了、つまりビジー信号Ｂｕｓｙ２が
ハイレベルとなった後初めてアクセスが開始される。つ
まり、上述のようにして共有メモリ３の同一アドレスに
対する同時アクセスが発生した場合の調停が打われてぃ
た。なお、第１２図中の制御信号Ｃｎｔは、リード（Ｒ
ｅａｄ）信号π−■、ライ）（Ｗｒｉｔｅ）信号ＷＴ、
及びチップセレクト信号Ｏ８などである。
のＣＰＵ１，２はレディー （Ｒｅａｄｙ）端子（アク
セス可能であればハイレベルになる）を備えており、こ
のレディ一端子を共有メモリ３が備えるビジー（Ｂｕｓ
ｙ）端子に直結することにより、共有メモリ３の競合調
停を容易に実現することができるようになっている。つ
まり、このマルチＣＰＵシステムでは、例えばＣＰＵ１
が共有メモリ３とアクセスを行っており、ＣＰＵ２が共
有メモリ３の同一アドレスをアクセスした場合、共有メ
モリ３はＣＰＵ２に対してビジー（Ｂｕｓｙ）信号Ｂ
ｕｓｙ２をローレベルにして、ＣＰＵ２のアクセスをウ
ェイト状態にし、ｃｐｕｉのアクセスが完了するまでＣ
ＰＵ２のアクセスを待たせる。従って、ＣＰＵ２はＣＰ
ＵＩのアクセスが完了、つまりビジー信号Ｂｕｓｙ２が
ハイレベルとなった後初めてアクセスが開始される。つ
まり、上述のようにして共有メモリ３の同一アドレスに
対する同時アクセスが発生した場合の調停が打われてぃ
た。なお、第１２図中の制御信号Ｃｎｔは、リード（Ｒ
ｅａｄ）信号π−■、ライ）（Ｗｒｉｔｅ）信号ＷＴ、
及びチップセレクト信号Ｏ８などである。
ところが、所謂１チツプマイコンと呼ばれるＣＰＵ（例
えば、インテル系８０３１等）の場合には、上記レディ
一端子及びそれに類する端子が設けられておらず、上述
したＣＰＵのように共有メモリ３のビジ一端子をＣＰＵ
のレディ一端子と直結して共有メモリ３の競合調停を行
うことができなかった。
えば、インテル系８０３１等）の場合には、上記レディ
一端子及びそれに類する端子が設けられておらず、上述
したＣＰＵのように共有メモリ３のビジ一端子をＣＰＵ
のレディ一端子と直結して共有メモリ３の競合調停を行
うことができなかった。
［発明が解決しようとする課題］
本発明は上述の点に鑑みて為されたものであり、その目
的とするところは、制御端子を備えていない所謂１チツ
プマイコンを用いた場合でも共有メモリの競合調停を行
うことができる共有メモリ制御方式を提供することにあ
る。
的とするところは、制御端子を備えていない所謂１チツ
プマイコンを用いた場合でも共有メモリの競合調停を行
うことができる共有メモリ制御方式を提供することにあ
る。
［課題を解決するための手段１
上記目的を達成するために、本発明はＣＰＵと共有メモ
リとの間でデータの読み出しあるいは書き込みを行う際
に、上記データの７ドレス及びそのデータを夫々一旦ラ
ッチするアクセス調停用ラッチと、上記共有メモリの競
合調停端子がら出力される調停信号に応じて上記アクセ
ス調停用ラッチと共有メモリとの間でのデータの読み出
しあるいは書き込みのタイミングを制御するタイミング
制御回路とを制御端子を備えていないＣＰＵと共有メモ
リとの間に設けである。
リとの間でデータの読み出しあるいは書き込みを行う際
に、上記データの７ドレス及びそのデータを夫々一旦ラ
ッチするアクセス調停用ラッチと、上記共有メモリの競
合調停端子がら出力される調停信号に応じて上記アクセ
ス調停用ラッチと共有メモリとの間でのデータの読み出
しあるいは書き込みのタイミングを制御するタイミング
制御回路とを制御端子を備えていないＣＰＵと共有メモ
リとの間に設けである。
［作用１
上述のように制御端子を備えていないＣＰＵと共有メモ
リとの開にアクセス調停用ラッチとタイミング制御回路
とを備えることにより、制御ｌｌ端子を備えていないＣ
ＰＵと共有メモリとの）ｉｒｌでデータの読み出しある
いは書き込みを行う場合に、共有メモリの競合調停端子
出力を見て上記タイミング制御回路が競合の有無に応じ
てアクセス調停用ラッチと共有メモリとの間のデータの
読み出しあるいは書き込みのタイミング制御を適宜行う
ことにより、所謂１チツプマイコンを用いた場合でも共
有メモリの競合調停を行うことができるようにしたもの
である。
リとの開にアクセス調停用ラッチとタイミング制御回路
とを備えることにより、制御ｌｌ端子を備えていないＣ
ＰＵと共有メモリとの）ｉｒｌでデータの読み出しある
いは書き込みを行う場合に、共有メモリの競合調停端子
出力を見て上記タイミング制御回路が競合の有無に応じ
てアクセス調停用ラッチと共有メモリとの間のデータの
読み出しあるいは書き込みのタイミング制御を適宜行う
ことにより、所謂１チツプマイコンを用いた場合でも共
有メモリの競合調停を行うことができるようにしたもの
である。
（実施例１）
第１図乃至第７図に本発明の一実施例を示す。
本実施例も、共有メモリ３として他のＣＰＵが共有メモ
リの同一アドレスに対してアクセスを行った場合に、他
のＣＰＵのアクセスを待たせる調停信号を出力して調停
を行う競合調停端子を備えたデュアルポートメモリを用
いたものであり、上述したレディ一端子及びそれに類す
る端子が設けられていない所謂１チツプマイコンである
ＣＰＵＩと、レディ一端子を備えるＣＰＵ２との間で上
記共有メモリ３を介して相互に情報の受け渡しを行うも
のである。そして、上記ＣＰＵＩと共有メモリ３の間で
相互に情報の受け渡しを行う場合には、ＣＰＵＩ、２と
の間での競合調停を行う必要があるので次の構成を備え
ている。つまり、本実施例においては、ＣＰＵＩと共有
メモリ３との間でデータの読み出しあるいは書き込みを
行う際に、上記データのアドレス及びそのデータを夫々
一旦うフチするアクセス調停用ラッチを設けると共に、
上記共有メモリ３の競合調停端子であるビジ一端子Ｂｕ
ｓｙ、から出力される調停信号に応じて上記アクセス調
停用ラッチと共有メモリ３との間でのデータの読み出し
あるいは書き込みのタイミングを制御するタイミング制
御回路１８を設けである。上記アクセス調停用ラッチと
しては、Ｃ−ＰＵＩから共有メモリ３にデータを書き込
む場合及び読み出す場合に、そのデータのアドレスをラ
ッチするラッチ４と、共有メモリ３にそのデータを書き
込む場合にそのデータを一旦うフチするＤ７リツプ７０
ツブ（以下、Ｄ−ＦＦと呼び、これらＤ−ＦＦ出力はス
リーステート出力となっている）５と、共有メモリ３か
らデータを読み出す場合にそのデータを一旦ラッチする
Ｄ−ＦＦ６とで構成しである。タイミング制御回路１８
は、ＣＰＵＩからリード信号「「あるいはライト信号Ｗ
Ｔ ｆｒｔ出されたときに、ＣＰＵ２と競合（ＣＰＵ
２が先着）している場合にビジー信号Ｂｕｓｙ、が競合
なしの状態になるまで、上記Ｄ−ＦＦ５，６と共有メモ
リ３とのデータの受け渡しを待たせるもので、負論理の
アンド回路７゜８、ノア回路９、オア回路１０〜１４、
抵抗Ｒ１゜Ｒ２及びコンデンサＣ，，Ｃ２で構成しであ
る。
リの同一アドレスに対してアクセスを行った場合に、他
のＣＰＵのアクセスを待たせる調停信号を出力して調停
を行う競合調停端子を備えたデュアルポートメモリを用
いたものであり、上述したレディ一端子及びそれに類す
る端子が設けられていない所謂１チツプマイコンである
ＣＰＵＩと、レディ一端子を備えるＣＰＵ２との間で上
記共有メモリ３を介して相互に情報の受け渡しを行うも
のである。そして、上記ＣＰＵＩと共有メモリ３の間で
相互に情報の受け渡しを行う場合には、ＣＰＵＩ、２と
の間での競合調停を行う必要があるので次の構成を備え
ている。つまり、本実施例においては、ＣＰＵＩと共有
メモリ３との間でデータの読み出しあるいは書き込みを
行う際に、上記データのアドレス及びそのデータを夫々
一旦うフチするアクセス調停用ラッチを設けると共に、
上記共有メモリ３の競合調停端子であるビジ一端子Ｂｕ
ｓｙ、から出力される調停信号に応じて上記アクセス調
停用ラッチと共有メモリ３との間でのデータの読み出し
あるいは書き込みのタイミングを制御するタイミング制
御回路１８を設けである。上記アクセス調停用ラッチと
しては、Ｃ−ＰＵＩから共有メモリ３にデータを書き込
む場合及び読み出す場合に、そのデータのアドレスをラ
ッチするラッチ４と、共有メモリ３にそのデータを書き
込む場合にそのデータを一旦うフチするＤ７リツプ７０
ツブ（以下、Ｄ−ＦＦと呼び、これらＤ−ＦＦ出力はス
リーステート出力となっている）５と、共有メモリ３か
らデータを読み出す場合にそのデータを一旦ラッチする
Ｄ−ＦＦ６とで構成しである。タイミング制御回路１８
は、ＣＰＵＩからリード信号「「あるいはライト信号Ｗ
Ｔ ｆｒｔ出されたときに、ＣＰＵ２と競合（ＣＰＵ
２が先着）している場合にビジー信号Ｂｕｓｙ、が競合
なしの状態になるまで、上記Ｄ−ＦＦ５，６と共有メモ
リ３とのデータの受け渡しを待たせるもので、負論理の
アンド回路７゜８、ノア回路９、オア回路１０〜１４、
抵抗Ｒ１゜Ｒ２及びコンデンサＣ，，Ｃ２で構成しであ
る。
以下、本実施例の動作を説明する。まず、ＣＰＵ１から
共有メモリ３にデータを書き込む場合で、ＣＰＵ２と競
合がないとき、あるいはＣＰＵ２との競合があってもｃ
ｐｕｉの方が先着であるときについて第２図に従って説
明する。ｃｐｕｉが共有メモリ３をアクセスする場合、
第２図（ｂ）、（ｃ）に示すように、ｃｐｕｉのチップ
セレクト出力Ｃンドをアンド回路８でとった出力Ｃ０Ｗ
Ｔが第２図（ｅ）に示すようにローレベルになると共に
、ノア回路９出力Ｃ０ＲＷが同図（ｆ）に示すようにハ
イレベル状態になる。上記書き込まれるデータのアドレ
スは上記ノア回路９出力Ｃ０ＲＷの立ち上がりにより第
２図（ｈ）に示すようにラッチ４にラッチされる。なお
、＠軽込まれるデータ自体は、アンド回路８出力Ｃ０Ｗ
Ｔの立ち上がりによりＤ−ＦＦ５にラッチされる。
共有メモリ３にデータを書き込む場合で、ＣＰＵ２と競
合がないとき、あるいはＣＰＵ２との競合があってもｃ
ｐｕｉの方が先着であるときについて第２図に従って説
明する。ｃｐｕｉが共有メモリ３をアクセスする場合、
第２図（ｂ）、（ｃ）に示すように、ｃｐｕｉのチップ
セレクト出力Ｃンドをアンド回路８でとった出力Ｃ０Ｗ
Ｔが第２図（ｅ）に示すようにローレベルになると共に
、ノア回路９出力Ｃ０ＲＷが同図（ｆ）に示すようにハ
イレベル状態になる。上記書き込まれるデータのアドレ
スは上記ノア回路９出力Ｃ０ＲＷの立ち上がりにより第
２図（ｈ）に示すようにラッチ４にラッチされる。なお
、＠軽込まれるデータ自体は、アンド回路８出力Ｃ０Ｗ
Ｔの立ち上がりによりＤ−ＦＦ５にラッチされる。
次に、実際の共有メモリ３への書き込みについで説明す
る。この実際のデータの書き込みは第２図（ｇ）に示す
オア回路１３出力ＤＷＴにて行われる。この場合には、
ＣＰＵ２との競合がないか、あるいはＣＰＵ１の方がＣ
ＰＵ２よりも先着した場合であるから、ビジー信号Ｂｕ
ｓｙ＋はハイレベルで、従ってオア回路１３出力ＤＷＴ
はアンド回路８出力Ｃ０ＷＴがローレベルとなると同時
にローレベルとなる。よって、上記オア回路１３出力Ｄ
ＷＴが接続された共有メモリ３のライト端子Ｗ１〒及び
Ｄ −Ｆ Ｆ ５の出カニネーブルＯＥがローレベルと
なる。また、このとき上記オフ回路１３出力ＤＷＴを一
方の入力とするオア回路１４出力もローレベルとなり、
オア回路１４出力が接続された共有メモリ３のチップセ
レクト端子Ｃ８１が第２図（ｊ）に示すようにローレベ
ルになるので、ＣＰＵ１からライト信号ＷＴが入力され
ると同時に共有メモリ３へのデータの書き込みが可能と
なる。
る。この実際のデータの書き込みは第２図（ｇ）に示す
オア回路１３出力ＤＷＴにて行われる。この場合には、
ＣＰＵ２との競合がないか、あるいはＣＰＵ１の方がＣ
ＰＵ２よりも先着した場合であるから、ビジー信号Ｂｕ
ｓｙ＋はハイレベルで、従ってオア回路１３出力ＤＷＴ
はアンド回路８出力Ｃ０ＷＴがローレベルとなると同時
にローレベルとなる。よって、上記オア回路１３出力Ｄ
ＷＴが接続された共有メモリ３のライト端子Ｗ１〒及び
Ｄ −Ｆ Ｆ ５の出カニネーブルＯＥがローレベルと
なる。また、このとき上記オフ回路１３出力ＤＷＴを一
方の入力とするオア回路１４出力もローレベルとなり、
オア回路１４出力が接続された共有メモリ３のチップセ
レクト端子Ｃ８１が第２図（ｊ）に示すようにローレベ
ルになるので、ＣＰＵ１からライト信号ＷＴが入力され
ると同時に共有メモリ３へのデータの書き込みが可能と
なる。
そして、ｃｐｕｉのライト信号Ｗ１−が立ち上がると、
アンド回路８出力Ｃ０ＷＴも立ち上がり、Ｄ−Ｆ Ｆ
５にデータがラッチされる。このとき、オア回路１２に
入力されるビジー信号Ｂｕｓｙ１及びアンド回路８出力
Ｃ０ＷＴが共にハイレベルとなるので、オア回路１２出
力はハイレベルになる。しかし、オア回路１３出力ＤＷ
Ｔは、抵抗Ｒ２とコンデンサＣ２の時定数τ２の期間ロ
ーレベルに保持され、この時定数τ２だけ遅れて立ち上
がるオア回路１３出力ＤＷＴにて共有メモリ３への実際
のデータの書き込みが行われる。なお、上記時定数τ２
は共有メモリ３の書き込みに要する時間に設定しである
。ところで、上記ＣＰＵＩが書き込みを行っている期間
に、ＣＰＵ２から共有メモリ３の同一アドレスに対する
同時アクセスが発生した場合には、第２図（ｋ）に示す
ように共有メモリ３のＣＰＵ２のレディ一端子に直結さ
れたビジ一端子Ｂ ｕｓｙ、がローレベルとなり、ＣＰ
Ｕ２のアクセスはｃｒｔ３１の書き込みが終了するまで
待たされる。なお、競合がない場合には、第２図（ｋ）
中の一点鎖線に示すようにビジー信号Ｂ ｕｓｙ、はハ
イレベル状態のままである。また、第２図（ｋ）中の時
間ｔ１は、共有メモリ３の競合状態の解除に要する遅れ
時間である。
アンド回路８出力Ｃ０ＷＴも立ち上がり、Ｄ−Ｆ Ｆ
５にデータがラッチされる。このとき、オア回路１２に
入力されるビジー信号Ｂｕｓｙ１及びアンド回路８出力
Ｃ０ＷＴが共にハイレベルとなるので、オア回路１２出
力はハイレベルになる。しかし、オア回路１３出力ＤＷ
Ｔは、抵抗Ｒ２とコンデンサＣ２の時定数τ２の期間ロ
ーレベルに保持され、この時定数τ２だけ遅れて立ち上
がるオア回路１３出力ＤＷＴにて共有メモリ３への実際
のデータの書き込みが行われる。なお、上記時定数τ２
は共有メモリ３の書き込みに要する時間に設定しである
。ところで、上記ＣＰＵＩが書き込みを行っている期間
に、ＣＰＵ２から共有メモリ３の同一アドレスに対する
同時アクセスが発生した場合には、第２図（ｋ）に示す
ように共有メモリ３のＣＰＵ２のレディ一端子に直結さ
れたビジ一端子Ｂ ｕｓｙ、がローレベルとなり、ＣＰ
Ｕ２のアクセスはｃｒｔ３１の書き込みが終了するまで
待たされる。なお、競合がない場合には、第２図（ｋ）
中の一点鎖線に示すようにビジー信号Ｂ ｕｓｙ、はハ
イレベル状態のままである。また、第２図（ｋ）中の時
間ｔ１は、共有メモリ３の競合状態の解除に要する遅れ
時間である。
次に、ＣＰＵ１，２が競合し、しかもＣＰＵ２が先着し
てアクセスした場合について第３図に従って説明する。
てアクセスした場合について第３図に従って説明する。
この場合にはラッチ４にラッチされたデータのアドレス
が共有メモリ３に読み出された状態で、第３図（ｇ）に
示すようにビジー信号Ｂｕ’ＡＹ＋がローレベルになる
ため、同図（ｅ）に示すようにアンド回路８出力Ｃ０Ｗ
Ｔが立ち上がっても、同図（１１）に示すようにオア回
路１３出力ＤＷＴが立ち上がらない。従って、ｃｐｕ
ｉからのデータの書き込みはＣＰＵ２のアクセスが終了
するまで待たされることになる。そして、ビジー信号Ｂ
ｕｓｙ、が第３図（ｇ）に示すように立ち上がると、上
述したように時定数τ２遅れてオア回路１３出力ＤＷＴ
が立ち上がる（同図（ｈ））ことにより、Ｄ−ＦＦ５に
ラッチされたデータが共有メモリ３に書外込まれる。
が共有メモリ３に読み出された状態で、第３図（ｇ）に
示すようにビジー信号Ｂｕ’ＡＹ＋がローレベルになる
ため、同図（ｅ）に示すようにアンド回路８出力Ｃ０Ｗ
Ｔが立ち上がっても、同図（１１）に示すようにオア回
路１３出力ＤＷＴが立ち上がらない。従って、ｃｐｕ
ｉからのデータの書き込みはＣＰＵ２のアクセスが終了
するまで待たされることになる。そして、ビジー信号Ｂ
ｕｓｙ、が第３図（ｇ）に示すように立ち上がると、上
述したように時定数τ２遅れてオア回路１３出力ＤＷＴ
が立ち上がる（同図（ｈ））ことにより、Ｄ−ＦＦ５に
ラッチされたデータが共有メモリ３に書外込まれる。
ＣＰＵＩにて共有メモリ３からデータの読み出しを行う
動作について説明する。なお、まず競合がないか、ある
いは競合があってもＣＰＵＩの方が先着である場合につ
いて第４図に従って説明する。データの読み出しを行う
場合、第４図（ｂ）、（ｃ）に示すようにＣＰＵ１のリ
ード信号ＲＤ及びチップセレクト信号Ｃ８が共にローレ
ベルとなり、従って同図（ｅ）に示すようにアンド回路
７出力Ｃ０ＲＤがローレベルになる。このとき、ノア回
路９出力Ｃ０ＲＷが＠４図（ｆ）に示すようにハイレベ
ルに立ち上がるため、読み出しを行うデータのアドレス
はラッチ４にラッチされる。また、読み出すデータをラ
ッチするＤ−ＦＦ６の出力イネーブルされているので、
アンド回路７出力Ｃ０ＲＤによ１）Ｄ−ＦＦ６にラッチ
されたデータがＣＰＵＩに読み出される。なお、このと
きＤ −Ｆ Ｆ ６には共有メモリ３との間で前回に読
み出し動作を行ったときのデータがラッチされており、
従って上記ＣＰＵＩによる読み出し動作では１回前にア
クセスしたときのデータを読み出すことになる。このよ
うに、本実施例における読み出しについては、共有メモ
リ３の２回のアクセスによりデータの読み出しが行われ
る。そして、第４図（ｅ）に示すようにアンド回路７出
力Ｃ０ＲＤが立ち上がると、抵抗Ｒ２及びコンデンサＣ
１の時定数τ、だけ遅れて第４図（ｇ）に示すようにオ
ア回路１１出力ＤＲＤが立ち上がり、このオア回路１１
出力ＤＲＤ７５’Ｄ−Ｆ Ｆ ６のクロック端子ＣＫに
入力されることにより、共有メモリ３からのデータがＤ
−ＦＦ６に８き込まれる。なお、上記時定数τ１は共有
メモＩ７３の読み出しに要する時間に設定しである。ま
た、共有メモリ３の出力イネーブル端子ＯＥにはオア回
路１１出力Ｄ ＲＤが入力され、チップセレクトａ子Ｃ
８，にはオア回路１４出力が入力されている。なお、Ｃ
ＰＵ２が競合した場合には、上述した書き込み動作時の
場合と同様に第４図（１）に示すようにビジ一端子Ｂ
ｕｓｙ２がローレベルになる。
動作について説明する。なお、まず競合がないか、ある
いは競合があってもＣＰＵＩの方が先着である場合につ
いて第４図に従って説明する。データの読み出しを行う
場合、第４図（ｂ）、（ｃ）に示すようにＣＰＵ１のリ
ード信号ＲＤ及びチップセレクト信号Ｃ８が共にローレ
ベルとなり、従って同図（ｅ）に示すようにアンド回路
７出力Ｃ０ＲＤがローレベルになる。このとき、ノア回
路９出力Ｃ０ＲＷが＠４図（ｆ）に示すようにハイレベ
ルに立ち上がるため、読み出しを行うデータのアドレス
はラッチ４にラッチされる。また、読み出すデータをラ
ッチするＤ−ＦＦ６の出力イネーブルされているので、
アンド回路７出力Ｃ０ＲＤによ１）Ｄ−ＦＦ６にラッチ
されたデータがＣＰＵＩに読み出される。なお、このと
きＤ −Ｆ Ｆ ６には共有メモリ３との間で前回に読
み出し動作を行ったときのデータがラッチされており、
従って上記ＣＰＵＩによる読み出し動作では１回前にア
クセスしたときのデータを読み出すことになる。このよ
うに、本実施例における読み出しについては、共有メモ
リ３の２回のアクセスによりデータの読み出しが行われ
る。そして、第４図（ｅ）に示すようにアンド回路７出
力Ｃ０ＲＤが立ち上がると、抵抗Ｒ２及びコンデンサＣ
１の時定数τ、だけ遅れて第４図（ｇ）に示すようにオ
ア回路１１出力ＤＲＤが立ち上がり、このオア回路１１
出力ＤＲＤ７５’Ｄ−Ｆ Ｆ ６のクロック端子ＣＫに
入力されることにより、共有メモリ３からのデータがＤ
−ＦＦ６に８き込まれる。なお、上記時定数τ１は共有
メモＩ７３の読み出しに要する時間に設定しである。ま
た、共有メモリ３の出力イネーブル端子ＯＥにはオア回
路１１出力Ｄ ＲＤが入力され、チップセレクトａ子Ｃ
８，にはオア回路１４出力が入力されている。なお、Ｃ
ＰＵ２が競合した場合には、上述した書き込み動作時の
場合と同様に第４図（１）に示すようにビジ一端子Ｂ
ｕｓｙ２がローレベルになる。
また、ＣＰＵ１，２が競合し、ＣＰＵ２の方が先着であ
る場合には、第５図（ｇ）に示すようにビジー信号Ｂ
ｕｓｙ、が立ち上がった復時定数τ、遅れた時に、共有
メモリ３からＤ−ＦＦ６にデータが読み出される。この
ように本実施例によれば、レディ一端子を備えていない
ＣＰＵＩと共有メモリ３との闇でデータの読み出しある
いは書き込みを行う場合に、共有メモリ３のビジ一端子
の出力を見て上記タイミング制御回路１８が競合の有無
に応じてラッチ４と共有メモリ３との間のデータの読み
出しあるいは書き込みのタイミング制御を適宜行うこと
ができ、このため所謂１チツプマイフンを用いた場合で
も共有メモリ３の競合調停を行うことができる。
る場合には、第５図（ｇ）に示すようにビジー信号Ｂ
ｕｓｙ、が立ち上がった復時定数τ、遅れた時に、共有
メモリ３からＤ−ＦＦ６にデータが読み出される。この
ように本実施例によれば、レディ一端子を備えていない
ＣＰＵＩと共有メモリ３との闇でデータの読み出しある
いは書き込みを行う場合に、共有メモリ３のビジ一端子
の出力を見て上記タイミング制御回路１８が競合の有無
に応じてラッチ４と共有メモリ３との間のデータの読み
出しあるいは書き込みのタイミング制御を適宜行うこと
ができ、このため所謂１チツプマイフンを用いた場合で
も共有メモリ３の競合調停を行うことができる。
ところで、＄６図に示す回路としても同様の効果が得ら
れる。このタイミング制御回路１８では、アンド回路８
の夫々の出力Ｃ０ＷＴでプリセットされ、アンド回路７
の出力Ｃ０ＲＤでクリアされるＤ−ＦＦ１５を備え、夫
々の出力Ｑ、Ｑとビジー信号Ｂｕｓｙｌとのアンドをア
ンド回路１６．１７でとり、このアンド回路１６．１７
の出力をオア回路１０．１２に入力するようにし、ＣＰ
ＵＩのデータの読み出し及び書き込み動作の夫々の動作
時にビジー信号Ｂｕｓｙ＋がｆ＆段回路の読み出し側及
び書き込み側だけに供給されるようにしたものであり、
アンド回路１６．１７の出力タイミングはビジー信号Ｂ
ｕｓｙ＋と同じである。従って、この回路の動作は、ビ
ジー信号Ｂｕｓｙ１がアンド回路１６．１７の出力に変
わるだけで、上述の実施例と同じ動作となる。
れる。このタイミング制御回路１８では、アンド回路８
の夫々の出力Ｃ０ＷＴでプリセットされ、アンド回路７
の出力Ｃ０ＲＤでクリアされるＤ−ＦＦ１５を備え、夫
々の出力Ｑ、Ｑとビジー信号Ｂｕｓｙｌとのアンドをア
ンド回路１６．１７でとり、このアンド回路１６．１７
の出力をオア回路１０．１２に入力するようにし、ＣＰ
ＵＩのデータの読み出し及び書き込み動作の夫々の動作
時にビジー信号Ｂｕｓｙ＋がｆ＆段回路の読み出し側及
び書き込み側だけに供給されるようにしたものであり、
アンド回路１６．１７の出力タイミングはビジー信号Ｂ
ｕｓｙ＋と同じである。従って、この回路の動作は、ビ
ジー信号Ｂｕｓｙ１がアンド回路１６．１７の出力に変
わるだけで、上述の実施例と同じ動作となる。
（実施例２）
第８図及び第９図に本発明の他の実施例を示す。
上述の実施例でのＣＰＵＩの共有メモリ３への書き込み
動作をプログラムで示すと次のようになる。
動作をプログラムで示すと次のようになる。
なお、このプログラム例はインテル系８０３１を用いた
場合を示す。
場合を示す。
ＭＯＶ Ａ、＃ＤＡＴＡ １ −＝ｓｔｅｐ１
ＭＯＶ ＤＰＴＲ，＃Ａｄｄ、１ −ｓｔｅｐ２
ＭＯＶＸ ＠ＤＰＴＲ，Ａ −ｓｔｅｐ３Ｍ
ＯＶ Ａ、＃ＤＡＴＡ２ −ｓｔｅｐ４ＭＯＶ
ＤＰＴＲ，＃Ａｄｄ、２ −ｓｔｅｐ５ＭＯＶ
Ｘ ＠ＤＰＴＲ，Ａ −５ｔｅ＋）６つまり
、上記プログラムの動作は、 ５ｔｅｐ １で書き込みデータ（ＤＡＴＡＩ）を設定５
ｔｅｐ２で書き込みアドレス（ａｄｄ、 １ ）を設定
５ｔｅｐ ３でａｄｄ、 １ ヘのデータ（ＤＡＴＡＩ
）の書き込み ５ｔｅｐ ４で次の書き込みデータ（ＤＡＴＡ２）を設
定５ｔｅｐ ５で次の書き込みアドレス（ａｃｉｄ、
２ ）を設定５ｔｅｐ ６でａｄｄ、２へのデータ（Ｄ
ＡＴＡ２）の書き込み というものである。
ＭＯＶ ＤＰＴＲ，＃Ａｄｄ、１ −ｓｔｅｐ２
ＭＯＶＸ ＠ＤＰＴＲ，Ａ −ｓｔｅｐ３Ｍ
ＯＶ Ａ、＃ＤＡＴＡ２ −ｓｔｅｐ４ＭＯＶ
ＤＰＴＲ，＃Ａｄｄ、２ −ｓｔｅｐ５ＭＯＶ
Ｘ ＠ＤＰＴＲ，Ａ −５ｔｅ＋）６つまり
、上記プログラムの動作は、 ５ｔｅｐ １で書き込みデータ（ＤＡＴＡＩ）を設定５
ｔｅｐ２で書き込みアドレス（ａｄｄ、 １ ）を設定
５ｔｅｐ ３でａｄｄ、 １ ヘのデータ（ＤＡＴＡＩ
）の書き込み ５ｔｅｐ ４で次の書き込みデータ（ＤＡＴＡ２）を設
定５ｔｅｐ ５で次の書き込みアドレス（ａｃｉｄ、
２ ）を設定５ｔｅｐ ６でａｄｄ、２へのデータ（Ｄ
ＡＴＡ２）の書き込み というものである。
上述の第１図実施例では、第７図＜ａ）に示すようにＣ
ＰＵ １が書き込みを実行する（ｓｔｅｐ３ ）前に、
同図（ｅ）に示すようにＣＰＵ２が同一アドレスに対し
てアクセスを始めている場合、同図（ｄ）に示すように
共有メモリ３のビジ一端子Ｂｕｓｙ、はローレベルとな
る。そして、ＣＰＵ２のアクセスが完了すると、遅れ時
間ｔ＋′ｔ＆にビジ一端子Ｂ ｕｓｙ、がハイレベルに
戻る。その後、上述のタイミング制御回路１８により共
有メモリ３への書き込み可能時間τ２後にライト端子Ｗ
Ｔ、、チップセレク端子Ｃ８１はハイレベルに戻る。
ＰＵ １が書き込みを実行する（ｓｔｅｐ３ ）前に、
同図（ｅ）に示すようにＣＰＵ２が同一アドレスに対し
てアクセスを始めている場合、同図（ｄ）に示すように
共有メモリ３のビジ一端子Ｂｕｓｙ、はローレベルとな
る。そして、ＣＰＵ２のアクセスが完了すると、遅れ時
間ｔ＋′ｔ＆にビジ一端子Ｂ ｕｓｙ、がハイレベルに
戻る。その後、上述のタイミング制御回路１８により共
有メモリ３への書き込み可能時間τ２後にライト端子Ｗ
Ｔ、、チップセレク端子Ｃ８１はハイレベルに戻る。
ところで、このようにライト端子ＷＴ、等がハイレベル
に戻るまでに第２図（ａ）の破線にて示すように次の書
き込みが開始される（ｓｔｅｐ６ ）と、同図（ｅ）、
（ｄ）に示すようにライ）Ｉ子ＷＴ、及びチップセレク
）Ｃ３，は破線で示すようにローレベルのままで、次の
データ（ＤＡＴＡ２）の書き込み動作に入ってしまう。
に戻るまでに第２図（ａ）の破線にて示すように次の書
き込みが開始される（ｓｔｅｐ６ ）と、同図（ｅ）、
（ｄ）に示すようにライ）Ｉ子ＷＴ、及びチップセレク
）Ｃ３，は破線で示すようにローレベルのままで、次の
データ（ＤＡＴＡ２）の書き込み動作に入ってしまう。
つまり、このような場合、先のデータ（ＤＡＴＡＩ）の
書き込みができなくなるのである。このような状態が発
生するのは、Ｔ ２＋ ｔ、十τ２＞ＴＩ となる場合である。通常、ＣＰＵ２としては任意のＣＰ
Ｕを想定しているので、アクセス時間Ｔ２の氏いＣＰＵ
２である場合は上記条件を満たし、ＣＰＵ１からの書き
込みは保証されないことになる。このことは、読み出し
時にも同様に発生する可能性がある。
書き込みができなくなるのである。このような状態が発
生するのは、Ｔ ２＋ ｔ、十τ２＞ＴＩ となる場合である。通常、ＣＰＵ２としては任意のＣＰ
Ｕを想定しているので、アクセス時間Ｔ２の氏いＣＰＵ
２である場合は上記条件を満たし、ＣＰＵ１からの書き
込みは保証されないことになる。このことは、読み出し
時にも同様に発生する可能性がある。
そこで、本実施例ではラッチ４にラッチされたアドレス
のデータの共有メモリ３への書き込みあるいは読み出し
が完了したことを、ＣＰＵ１がタイミング制御回路１８
のオア回路１４の出力Ｃ８７から検知し、上記書き込み
あるいは読み出しが完了しない限り、次のアクセスを行
わないようにしである。このため、ＣＰＵ１の入カポ−
）Ｐｏｒｔｌにタイミング制御回路１８のオア回路１４
の出力Ｃ８，を入力して、書き込み完了を検知し、ラッ
チ４にラッチされたアドレスのデータの共有メモリ３へ
の書き込みあるいは読み出しが完了しない限り、次のア
クセスを行わないようにする制御手段をＣＰＵＩのロジ
ック回路でソフトウェア的に構成しである。
のデータの共有メモリ３への書き込みあるいは読み出し
が完了したことを、ＣＰＵ１がタイミング制御回路１８
のオア回路１４の出力Ｃ８７から検知し、上記書き込み
あるいは読み出しが完了しない限り、次のアクセスを行
わないようにしである。このため、ＣＰＵ１の入カポ−
）Ｐｏｒｔｌにタイミング制御回路１８のオア回路１４
の出力Ｃ８，を入力して、書き込み完了を検知し、ラッ
チ４にラッチされたアドレスのデータの共有メモリ３へ
の書き込みあるいは読み出しが完了しない限り、次のア
クセスを行わないようにする制御手段をＣＰＵＩのロジ
ック回路でソフトウェア的に構成しである。
本実施例の書き込み動作のプログラムは次のようになる
。
。
ＭＯＶ Ａ、＃ＤＡＴＡ１ −ｓｔｅｐｌ
ＭＯＶ ＤＰＴＲ，＃Ａｄｄ、１ −ｓｔｅｐ
２ＭＯＶＸ ＠ＤＰＴＲ，Ａ −ｓｔｅｐ
３ＭＯＶ Ａ、＃ＤＡＴＡ２ −ｓｔｅｐ
４ＭＯＶ ＤＰＴＲ，＄Ａｄｄ、２ −５ｔｅ
ｐｓＪ Ｎ Ｂ Ｐｏｒｔ １ ｔ＄
＝ｓｔｅｐ６Ｍ ＯＶ Ｘ ＠ Ｄ Ｐ Ｔ
Ｒ＊ Ａ ・・・５ｔｅｐ７このプログラム
の５ｔｅｐ １〜５ｔｅｐ ５までは上述の第１の実施
例の場合と同様であり、 ５ｔｅｐ ６で前回の書き込み（Ａｄｄ、１）が完了す
るまで待つ ５ｔｅｐ７でＡｄｄ、２へのデータ（ＤＡＴＡ２）の書
き込み というプログラムを実行する。つまり、上述の第１の実
施例の動作で説明したような場合にも、ＣＰＵＩは次の
アクセス（ｓｔｅｐ７）を始める前に、先のアクセス（
ｓｔｅｐ３ ）の完了を検知し、即ちオア回路１４の出
力Ｃ８，がｆｊｆＪ９図（ｅ）に示すようにハイレベル
になったことを、この出力Ｃ８１が入力される入カポ−
）ＰｏｒＬｌの入力信号状態から知′す、書き込みの実
行の完了後に、同図（ａ）に示すように次のアクセスを
実行するようにしである。従って、第１の実施例のよう
に先のアクセスが実行できなくなるということがない。
ＭＯＶ ＤＰＴＲ，＃Ａｄｄ、１ −ｓｔｅｐ
２ＭＯＶＸ ＠ＤＰＴＲ，Ａ −ｓｔｅｐ
３ＭＯＶ Ａ、＃ＤＡＴＡ２ −ｓｔｅｐ
４ＭＯＶ ＤＰＴＲ，＄Ａｄｄ、２ −５ｔｅ
ｐｓＪ Ｎ Ｂ Ｐｏｒｔ １ ｔ＄
＝ｓｔｅｐ６Ｍ ＯＶ Ｘ ＠ Ｄ Ｐ Ｔ
Ｒ＊ Ａ ・・・５ｔｅｐ７このプログラム
の５ｔｅｐ １〜５ｔｅｐ ５までは上述の第１の実施
例の場合と同様であり、 ５ｔｅｐ ６で前回の書き込み（Ａｄｄ、１）が完了す
るまで待つ ５ｔｅｐ７でＡｄｄ、２へのデータ（ＤＡＴＡ２）の書
き込み というプログラムを実行する。つまり、上述の第１の実
施例の動作で説明したような場合にも、ＣＰＵＩは次の
アクセス（ｓｔｅｐ７）を始める前に、先のアクセス（
ｓｔｅｐ３ ）の完了を検知し、即ちオア回路１４の出
力Ｃ８，がｆｊｆＪ９図（ｅ）に示すようにハイレベル
になったことを、この出力Ｃ８１が入力される入カポ−
）ＰｏｒＬｌの入力信号状態から知′す、書き込みの実
行の完了後に、同図（ａ）に示すように次のアクセスを
実行するようにしである。従って、第１の実施例のよう
に先のアクセスが実行できなくなるということがない。
［発明の効果１
本発明は上述のように、制御端子を備えていないＣＰＵ
と共有メモリとの間でデータの読み出しあるいは書き込
みを行う際に、上記データの７ドレス及びそのデータを
夫々一旦ラッチするアクセス調停用ラッチを設けると共
に、上記共有メモリの競合調停端子から出力される調停
信号に応じて上記アクセス調停用ラッチと共有メモリと
の間でのデータの読み出しあるいは書き込みのタイミン
グを制御するタイミング制御回路を設けであるので、上
記制ｗｉ子を備えていないＣＰＵと共有メモリとの間で
データの読み出しあるいは書き込みを行う場合に、共有
メモリの競合調停端子出力を見て上記タイミング制御回
路が競合の有無に応じてアクセス調停用ラッチと共有メ
モリとの間のデータの読み出しあるいは書き込みのタイ
ミング制御を適宜行うことができ、このため所ｉＩ￥１
チップマイコンを用いた場合でも共有メモリの競合調停
を行うことができるという効果がある。
と共有メモリとの間でデータの読み出しあるいは書き込
みを行う際に、上記データの７ドレス及びそのデータを
夫々一旦ラッチするアクセス調停用ラッチを設けると共
に、上記共有メモリの競合調停端子から出力される調停
信号に応じて上記アクセス調停用ラッチと共有メモリと
の間でのデータの読み出しあるいは書き込みのタイミン
グを制御するタイミング制御回路を設けであるので、上
記制ｗｉ子を備えていないＣＰＵと共有メモリとの間で
データの読み出しあるいは書き込みを行う場合に、共有
メモリの競合調停端子出力を見て上記タイミング制御回
路が競合の有無に応じてアクセス調停用ラッチと共有メ
モリとの間のデータの読み出しあるいは書き込みのタイ
ミング制御を適宜行うことができ、このため所ｉＩ￥１
チップマイコンを用いた場合でも共有メモリの競合調停
を行うことができるという効果がある。
第１図は本発明の一実施例の回路図、第２図及び第３図
は同上の書き込み動作の説明図、第４図及び第５図は同
上の読み出し動作の説明図、第６図は別のタイミング制
御回路を示す回路図、第７図は同上の動作説明図、第８
図は他の実施例の回路図、第９図は同上の動作説明図、
第１０図は従来例の回路図、第１１図は他の従来例の回
路図、第１２図はさらに他の従来例の概略慴成図である
。 １．２はＣＰＵ、３は共有メモリ、４はラッチ、５．６
はＤ−ＦＦ、１８はタイミング制御回路、Ｂ１１５ｙ＋
ｔ Ｂ ｕＳｙ２はビジ一端子である。 代理人 弁理士 石 １）長 七 第２図 □↑ 第１０図 第１１図
は同上の書き込み動作の説明図、第４図及び第５図は同
上の読み出し動作の説明図、第６図は別のタイミング制
御回路を示す回路図、第７図は同上の動作説明図、第８
図は他の実施例の回路図、第９図は同上の動作説明図、
第１０図は従来例の回路図、第１１図は他の従来例の回
路図、第１２図はさらに他の従来例の概略慴成図である
。 １．２はＣＰＵ、３は共有メモリ、４はラッチ、５．６
はＤ−ＦＦ、１８はタイミング制御回路、Ｂ１１５ｙ＋
ｔ Ｂ ｕＳｙ２はビジ一端子である。 代理人 弁理士 石 １）長 七 第２図 □↑ 第１０図 第１１図
Claims (3)
- （１）共有メモリを用いて複数のＣＰＵの間で相互に情
報の受け渡しを行うマルチＣＰＵシステムにおいて、共
有メモリが一のＣＰＵからアクセスされているときに、
他のＣＰＵが共有メモリの同一アドレスに対してアクセ
スを行った場合に、他のＣＰＵのアクセスを待たせる調
停信号を出力して調停を行う競合調停端子を上記共有メ
モリが備え、この競合調停端子に直結してＣＰＵ側のア
クセスを待たせる制御端子を備えたＣＰＵと、上記制御
端子を備えていないＣＰＵとの間で、上記共有メモリを
用いて相互に情報の受け渡しを行う場合の競合調停を行
う共有メモリ制御方式であって、上記制御端子を備えて
いないＣＰＵと共有メモリとの間でデータの読み出しあ
るいは書き込みを行う際に、上記データのアドレス及び
そのデータを夫々一旦ラッチするアクセス調停用ラッチ
と、上記共有メモリの競合調停端子から出力される調停
信号に応じて上記アクセス調停用ラッチと共有メモリと
の間でのデータの読み出しあるいは書き込みのタイミン
グを制御するタイミング制御回路とを上記制御端子を備
えていないＣＰＵと共有メモリとの間に設けて成る共有
メモリ制御方式。 - （２）共有メモリを用いて複数のＣＰＵの間で相互に情
報の受け渡しを行うマルチＣＰＵシステムにおいて、共
有メモリが一のＣＰＵからアクセスされているときに、
他のＣＰＵが共有メモリの同一アドレスに対してアクセ
スを行った場合に、他のＣＰＵのアクセスを待たせる調
停信号を出力して調停を行う競合調停端子を上記共有メ
モリが備え、この競合調停端子に直結してＣＰＵ側のア
クセスを待たせる制御端子を備えていない複数のＣＰＵ
の間で、上記共有メモリを用いて相互に情報の受け渡し
を行う場合の競合調停を行う共有メモリ制御方式であっ
て、上記ＣＰＵと共有メモリとの間でデータの読み出し
あるいは書き込みを行う際に、上記データのアドレス及
びそのデータを夫々一旦ラッチするアクセス調停用ラッ
チと、上記共有メモリの競合調停端子から出力される調
停信号に応じて上記アクセス調停用ラッチと共有メモリ
との間でのデータの読み出しあるいは書き込みのタイミ
ングを制御するタイミング制御回路とを夫々のＣＰＵと
共有メモリとの間に設けて成る共有メモリ制御方式。 - （３）上記アクセス調停用ラッチに夫々一且ラッチされ
たアドレスのデータが、共有メモリから読み出されある
いは共有メモリに書き込まれたことを上記タイミング制
御回路の出力から検出し、上記アクセス調停用ラッチに
ラッチされたアドレスのデータの共有メモリからの読み
出しあるいは共有メモリへの書き込みが行われない限り
、次のアクセスを行わないようにする制御手段を上記制
御端子を備えていないＣＰＵに設けて成る請求項１また
は請求項２記載の共有メモリ制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158840A JP2749819B2 (ja) | 1987-10-26 | 1988-06-27 | 共有メモリ制御方式 |
| EP88117755A EP0314069B1 (en) | 1987-10-26 | 1988-10-25 | Multi-CPU system using common memory |
| DE3850212T DE3850212T2 (de) | 1987-10-26 | 1988-10-25 | Vielfach-CPU-System mit gemeinschaftlichem Speicher. |
| US07/262,908 US5155855A (en) | 1987-10-26 | 1988-10-26 | Multi-cpu system using common memory and having access mediation latch |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-269574 | 1987-10-26 | ||
| JP26957487 | 1987-10-26 | ||
| JP63158840A JP2749819B2 (ja) | 1987-10-26 | 1988-06-27 | 共有メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01199261A true JPH01199261A (ja) | 1989-08-10 |
| JP2749819B2 JP2749819B2 (ja) | 1998-05-13 |
Family
ID=26485834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158840A Expired - Lifetime JP2749819B2 (ja) | 1987-10-26 | 1988-06-27 | 共有メモリ制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5155855A (ja) |
| EP (1) | EP0314069B1 (ja) |
| JP (1) | JP2749819B2 (ja) |
| DE (1) | DE3850212T2 (ja) |
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- 1988-10-25 EP EP88117755A patent/EP0314069B1/en not_active Expired - Lifetime
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| DE3850212D1 (de) | 1994-07-21 |
| EP0314069A3 (en) | 1989-12-27 |
| JP2749819B2 (ja) | 1998-05-13 |
| EP0314069A2 (en) | 1989-05-03 |
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