JPH0728758A - ダイナミックタイムループ調停及び装置 - Google Patents

ダイナミックタイムループ調停及び装置

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JPH0728758A
JPH0728758A JP5339885A JP33988593A JPH0728758A JP H0728758 A JPH0728758 A JP H0728758A JP 5339885 A JP5339885 A JP 5339885A JP 33988593 A JP33988593 A JP 33988593A JP H0728758 A JPH0728758 A JP H0728758A
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JP5339885A
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Inventor
E Dukes Glen
イー．デュークス グレン
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NCR International Inc
NCR Voyix Corp
Original Assignee
AT&T Global Information Solutions Co
AT&T Global Information Solutions International Inc
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/3625—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a time dependent access

Abstract

(57)【要約】 【目的】八つのエイジェントが共有バッファにアクセス
する際、各エイジェントに許容可能な最大のデータ潜伏
期間を与える方法及び装置を与える。 【構成】いかなるエイジェントも「餓死」させないよう
にループをタイミング化し、またループをダイナミック
に可変なものとすることにより共有バッファへのアクセ
スをしないエイジェントに対してはアクセス時間の分配
をしないことにより、データ潜伏期間を可能な限り低減
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は多重プロセッサコンピュ
ーターシステムに関し、特に多数の他のプロセッサおよ
び当該コンピューターシステムにより共有される入力／
出力プロセッサへの又は入力／出力プロセッサからのデ
ータ転送を制御する方法及び装置に関する。
【０００２】
【従来の技術】通常、多重プロセッサコンピューターは
多重の中央処理ユニット（ＣＰＵ）及びダイレクトメモ
リアクセスコントローラのような一つ以上のコントロー
ラを有する。さらに、多重プロセッサコンピューターシ
ステムはそのＣＰＵ及びコントローラにより共有される
いくつかの資源（resource）または資産（assets）を有
する。システムバス、主メモリ、入力／出力チャンネル
はそのような共有資産又は資源（以下、資産という）の
例である。
【０００３】共有資産は通常、二つの理由から共有され
る。その理由の一つは、データを共有するための資産を
与えるためであり、もう一つはＣＰＵ毎にそれ自身の資
産を与える代わりにＣＰＵ間でタイムシェアリングによ
りコストを低減するためである。一システム内で資産を
共有した場合に非常に普く遭遇する問題は、共有される
資産の使用をどのようにして当該共有資産にアクセスす
ることを欲するＣＰＵ及びコントローラ間でどのように
分配するかである。共有資産の無構造化分配（unconstr
ucted allocation）は通常、一プロセッサの支配を来た
し、これは当該共有資産を必要とする他のコントローラ
の障害となる。共有資産の構造割り当て（constructed
allocation）は他の競合するプロセッサ又はコントロー
ラへの障害となるような一プロセッサによる共有資産の
支配を防止する。構造化された分配方式は、調停法（ar
bitration method）と呼ばれ、よく知られており、広く
使用されている。しかし、公知の各調停法はいずれも共
有資産への、又はこれからのデータスループット（data
throughput）を低下させる何らかの形の限界を有す
る。
【０００４】
【発明が解決しようとする課題】非常に簡単な調停法は
各プロセッサ及び各コントローラに固有の優先レベルを
指定することである。共有資産が利用可能であるとき、
その共有資産は資産の利用を待機しているもののうちで
最高の優先レベルを持つプロセッサ又はコントローラに
割り当てられる。この調停法に付きまとう問題は、非常
に混雑するシステムでは最低の優先レベルを持つコント
ローラは、共有資産に割り当てられた「最高優先レベル
の待ち」には決して到達しないので、「餓死」すること
である。
【０００５】もう一つの簡単な調停法は、ループをタイ
ミング化する調停法（timed loop arbitration、以下、
これを「タイムループ調停法」という）で、この方法で
は各プロセッサ又はコントローラは自動的に共有資産を
必要とするか否かに拘わらず共有資産にアクセスする時
間が自動的に割り当てられる。このようにすると最悪の
「餓死」問題は解消できる。しかしこの調停法はデータ
の潜伏（data latency、以下、「データの潜伏性」とい
う）を来たすという問題を有する。すなわち、割り当て
られた期間どうしの間の時間が余りにも長すぎて、転送
を待っているデータがもはや有効でなくなることがある
のである。
【０００６】公知調停法に関わる潜伏性問題に鑑みて、
本発明は任意のプロセッサ又はコントローラを餓死させ
ず、低いデータ潜伏期間を有する調停法を与えることを
課題とする。
【０００７】本発明のもう一つの課題は、共有資産への
データ入力速度および共有資産からのデータ出力速度を
改善すべくダイナミックに調整しうる調停法を与えるこ
とである。
【０００８】
【課題を解決するための手段】簡単に述べると、上記の
課題は本発明の一態様に基づく次の方法に達成される。
本方法は各々に異なる優先性を有する複数のエイジェン
ト間で共有する資源へのアクセスを調停する方法であ
る。本方法は、上記複数のエイジェントの第一のエイジ
ェントのみがその共有資源へのアクセスをリクエストす
るときは無制限に共有資源へのアクセスを与えるステッ
プと、第二エイジェントによる共有資源を求める未達成
のリクエストがあるときはタイマーを開始させるステッ
プと、そのタイマーが当該エイジェントに対する予定値
に達した後、前記第一エイジェントのアクセスを終了
し、前記第二エイジェントによるアクセスを行なうステ
ップとを含む。
【０００９】本発明の別の実施例では、各々に異なる優
先性を有する複数のエイジェント間で共有する資源への
アクセスを調停する回路が与えられる。この回路は、前
記共有資源へのアクセスをリクエストする、該複数エイ
ジェントのうちの第一のエイジェントに共有資源へのア
クセスを与える手段と、第二エイジェントによるその共
有資源を求める未達成のリクエストがあるときはタイマ
ーを開始させるス手段と、前記タイマーがその予定値に
達した後、前記第一エイジェントのアクセスを終了し、
前記第二エイジェントによるアクセスを行なわせる手段
と、後続の優先性を有するエイジェントにアクセスを与
える手段とを含む回路を与える。
【００１０】本発明の主題は特許請求の範囲に特定した
が、以下の説明及び添付の図面から本発明がよりよく理
解されよう。
【００１１】
【実施例】図１にはコンピューターシステム１０が示さ
れている。コンピューターシステム１０はシステムバス
１４に接続されたマイクロプロセッサ１２を含む。シス
テムバス１４はまたランダムアクセスメモリ（ＲＡＭ）
を含む主メモリ１６に接続され、読み取り専用メモリ
（ＲＯＭ）を含むことができる。システムバス１４はさ
らに、ドライブコントローラ１８、フォーマッター２０
及びフォーマッター２２に接続される。ドライブコント
ローラ１８およびフォーマッター２０、２２はデータド
ライブ２５に接続され、このドライブは大容量格納ドラ
イブである。さらに、システムバス１４はＳＣＳＩプロ
セッサ３０に接続される。ＳＣＳＩプロセッサ３０は、
アドレス-アンド-データバス３４及びコントローラバス
３６によりバッファメモリ３２に接続される。又ＳＣＳ
Ｉプロセッサ３０はバス２４、２４を介してフォーマッ
ター２０、２２にそれぞれ接続される。さらにＳＣＳＩ
プロセッサ３０はＳＣＳＩ２バス４０に接続される。こ
のように接続されてＳＣＳＩコントローラ３０は、ディ
スク格納媒体（図示してなし）上のデータを探す機能を
与えるためのドライブコントローラ１８および転送され
たデータを適切にフォーマットするためのフォーマッタ
ー２０、２２の一方又は両方を使って、高速ＳＣＳＩバ
ス４０とデータドライブ２５との間でデータの送受信を
行なうことができる。上記のフォーマットはもしもオペ
レーションがディスクへの書き込みであるなら上記格納
媒体のために、またもしもオペレーションが上記大容量
格納デバイス２５からの読み取りであればバッファメモ
リ３２のためにエラー訂正コードオペレーション（Erro
r code operation, ECC）を使って行なうものである。
【００１２】図２を参照すると、ＳＣＳＩプロセッサ３
０の詳細が示してある。ＳＣＳＩプロセッサ３０はシス
テムバス１４のアドレス線、データ線及び制御線に接続
された外部マイクロプロセッサインターフェース４４を
有する。外部マイクロプロセッサインターフェース４４
によって、マイクロプロセッサ１２はＳＣＳＩプロセッ
サ３０に割り当てられたアドレスとの間でデータの送受
信ができる。
【００１３】ＳＣＳＩプロセッサ３０は、正規オペレー
ション中、ＳＣＳＩプロセッサ３０の大抵の機能を制御
するオンチッププロセッサ４６を有する。オンチッププ
ロセッサ４６は以下に説明するように、ＳＣＳＩプロセ
ッサ３０のための一般目的のプロセッサ機能を果たすと
共に、ＳＣＳＩアプリケーションに対し特別の機能であ
るスクリプトプロセッサ機能をも果たす。
【００１４】ＳＣＳＩプロセッサ３０は又、レジスター
セット４８を有する。レジスターセット４８はＳＣＳＩ
プロセッサ３０の制御に必要なオペランド及びステータ
スデータビットを保持するための多数のレジスタを有す
る。レジスターセット４８はバス５０により外部マイク
ロプロセッサインターフェース４４に接続される。マイ
クロプロセッサ１２はバス５０を介して初期値をレジス
ターセット４８のオペレーテイングレジスタ中にロード
することができ、又はマイクロプロセッサ１２により中
断することが必要であるエラーが生じたか否かを決定す
べく、いろいろのレジスタ内のステータスビットをテス
トすることができる。レジスターセット４８は又、バス
５２によりオンチッププロセッサ４６に接続される。バ
ス５２を介してオンチッププロセッサ４６はマイクロプ
ロセッサ１２により格納されているオペレーテイングデ
ータ、例えば初期化の期間中に格納されたデータにアク
セスすることができ、ＳＣＳＩプロセッサ３０のステー
タスに随行するためのステータス情報にアクセスするこ
とができる。
【００１５】名称が示すように、ＳＣＳＩプロセッサ３
０はその一部としてＳＣＳＩ-ＤＭＡコントローラ５４
を有する。 ＳＣＳＩ-ＤＭＡコントローラ５４はデー
タの受信及び発信するためＳＣＳＩ２バス４０に接続さ
れる。ＳＣＳＩ-ＤＭＡコントローラ５４はハードウェ
アリンクレベルにおけるＳＣＳＩプロトコルのすべてを
行なうＳＣＳＩ２インターフェースを有する。このＳＣ
ＳＩ２インターフェースは、オハイオ州デイトン市のＮ
ＣＲコーポレーションのマイクロエレクトロニクスディ
ヴィジョンから市販されている１６ビット幅の５３Ｃ８
０ような標準的セルでよい。ＳＣＳＩ-ＤＭＡコントロ
ーラ５４はバス５６によりオンチッププロせッサ４６に
接続される。このインターフェース自身がＳＣＳＩ２バ
ス４０との間のデータ転送に関して与えることのできな
いＳＣＳＩ２インターフェースの制御を、オンチッププ
ロセッサ４６が与える。
【００１６】ＳＣＳＩ-ＤＭＡコントローラ５４は又、
ＳＣＳＩ２バス４０との間のデータブロックの転送に特
に役立つＤＭＡコントローラを含む。このＤＭＡコント
ローラは論理上、ＳＣＳＩインターフェースとバッファ
メモリインターフェース６０との間に位置しているの
で、バス５８が接続される。
【００１７】バッファインターフェース６０はバス３
４、３６によりバッファメモリ３２に接続される。バス
５８、バッファインターフェース６０及びバス３４、３
６を介して、ＳＣＳＩ-ＤＭＡコントローラ５４のＤＭ
Ａコントローラ部分はＳＣＳＩ２バス４０から受信した
データを一時的に格納するため、あるいはそこに格納さ
れているデータを取り出してＳＣＳＩ２バス４０を介し
て送信するため、バッファメモリ３２にアクセスするこ
とができる。バッファインターフェース６０は以下にさ
らに説明する。
【００１８】ＳＣＳＩプロセッサ３０は少なくとも一フ
ォーマターインターフェース６４を有し、本実施例では
第二のフォーマッターインターフェース６６を含む。フ
ォーマターインターフェース６４、６６はバス２４、２
６により外部フォーマッター２０、２２に接続される。
フォーマターインターフェース６４、６６はフォーマッ
ター２０、２２との間で多重ビット並列データを送受信
する。フォーマッター２０、２２の一方へデータ転送す
るため、並列データはフォーマッター２０、２２により
シリアルデータに変換される。この変換はそのシリアル
データ中にエラー訂正コード（ＥＣＣ）ビットを追加す
る手順を含む。任意のＥＣＣビットを含んだこのシリア
ルデータはその後、大容量格納ドライブ２５（図１に示
す）上に格納される。フォーマッター２０、２２の一方
からのデータ転送を行なうためには、任意のＥＣＣビッ
トを含んだシリアルデータのストリームがフォーマッタ
ー２０、２２の一方により並列データワードに変換さ
れ、このデータワードはそれぞれのフォーマッターイン
ターフェース６４、６６により当該バス２４、２６の一
方を介して受信される。もしもそのシリアルビットスト
リーム中に訂正可能なエラーワードが検出されると、フ
ォーマッター６４、６６それぞれに並列データストリー
ムを転送したフォーマッター２２、２４からエラー訂正
ワードが転送される。このようにして非常に低いエラー
確率でフォーマターインターフェース６４、６６により
大量のデータを送信し、または受信することができる。
【００１９】フォーマターインターフェース６４、６６
は内部バス６８、７０によりバッファインターフェース
６０に接続される。内部バス６８、７０、バッファイン
ターフェース６０及びバス３４、３６により、ＳＣＳＩ
プロセッサ３０及び大容量格納ドライブ２５（図２に図
示してなし）から大量のデータを転送することができ
る。ＳＣＳＩプロセッサ３０は、ＳＣＳＩプロセッサ３
０のフォーマターインターフェース６４、６６と大容量
格納ドライブ２５との間で転送すべきデータブロックを
格納するのに使用することができる。同様にしてフォー
マターインターフェース６４、６６とフォーマッター２
０、２２との間でＥＣＣデータを転送することができ、
又バッファインターフェース６０を通して内部バス６
８、７０を超えてバッファメモリ３２に転送することが
できる。
【００２０】バッファインターフェース６０はバス５８
によりＳＣＳＩ-ＤＭＡコントローラ５４に接続されて
いること、及び内部バス６８、７０によりそれぞれフォ
ーマターインターフェース６４、６６に接続されている
ことに加え、バス７２により外部マイクロプロセッサイ
ンターフェース４４に、又バス７４によりオンチッププ
ロセッサ４６に接続される。このことは、代表的オペレ
ーションのある時期にバッファインターフェース６０を
介して行なわれるバッファメモリ３２へのアクセスが、
マイクロプロセッサ１２、オンチッププロセッサ４６、
ＳＣＳＩ-ＤＭＡコントローラ５４、及びフォーマッタ
ー２０、２２によりリクエストされることがありえるこ
とを意味する。これ以後、マイクロプロセッサ１２、オ
ンチッププロセッサ４６、ＳＣＳＩ-ＤＭＡコントロー
ラ５４、及びフォーマッター２０、２２は集合的にエイ
ジェントと呼ぶ。さらに、バッファメモリ３２が周期的
リフレッシングを必要とするＲＡＭであれば、リフレッ
シュアクセスリクエストも生じる。バッファインターフ
ェース６０は二つのカウンターを含み、その第一のカウ
ンターはＲＡＭアドレスを通して計数を行ない、常に次
にリフレッシュすべきＲＡＭデータエレメントのアドレ
スを保持し、第二のカウンターは予定値までの計数を行
ない、第一カウンターに示されているセルのリフレッシ
ュをするためのバッファメモリアクセスをリクエストす
る。一旦第二カウンターがこの予定値に達すると、その
リクエストが付与されるまで待機する代わりにカウンタ
ーはやり直しをする。これによって、ＲＡＭデータエレ
メントのリフレッシシング期間中に起きる当該遅延が許
容可能であってもそれが後続のＲＡＭデータエレメント
に対する遅延中に蓄積されることは許されないので、そ
のような遅延の蓄積を防止することができるようにする
ためである。
【００２１】時折、これら二つ以上のリクエストが同時
に起きることがあり、あるいは二つ以上のリクエストが
重複することがある。これはアクセスを求める一方のリ
クエストが現行アクセス（current access）の終了する
まで待機しなければならないことを意味する。これらす
べてのリクエストを管理するため、バッファインターフ
ェース６０は調停器兼タイマー回路８０を含むが、これ
はダイナミックタイムループ調停（dynamic timed loop
arbitration）を与えると共に任意のエイジェント１
２、２０、２２、４６、５４による占有を防止して本発
明に基づき許容可能なレベルまでデータ潜伏性を制限す
るためのタイミング化したループ調停法に従う回路であ
る。
【００２２】図３を参照すると、図２に示すバッファメ
モリ３２のような共有資産に、エイジェント１２、２
０、２２、４６、及び５６の一つ以上のものがアクセス
する方法が記載されている。非アクティブの開始状態１
０２を仮定すると、本方法１００はアクション１０４に
至るシーケンスを行なう。アクション１０４ではリセッ
トビット（RSTN）が主張されているか否か、すなわちリ
セットが命令されているか否か、を見るためのテストを
する。もしもリセットが命令されていないなら、本方法
は経路１０６を通ってアクション１０８に進み、そこで
現行バッファ調停器の状態（current bas）がスリープ
状態（SLEEP state）に設定される。このスリープ状態
はある特定数のクロックサイクルの後に同期的に覚醒さ
れる。覚醒した後、本方法はアクション１０４に戻り、
再びリセット状態の有無をテストする。
【００２３】もしもRSTNがゼロに等しくないなら、本方
法は経路１１０を通ってアクション１１２に進む。この
アクションではクロックイベント信号（CLKEVENT）及び
クロック信号（CLK）は共に論理状態１に等しい。その
後、本方法１００は経路１１４を通ってアクション１１
６に進む。アクション１１６はプロセッサ新規バッファ
調停器状態（PNEWBAS）をテストし、新規バッファ調停
器状態が必要であるか否か、すなわち PNEWBAS が１に
等しくないか否か、を決定する。それから本方法１００
は経路１１８を通ってアクション１２０に進み、そこで
current basにそれ自身の値が割り当てられてる。すな
わち current bas はその値を変えない。アクション１
２０の後、本方法１００は経路１２２を通ってアクショ
ン１０４に進み、そこで RSTN ビットがテストされる。
【００２４】新規バッファ調停器状態の処理が必要であ
れば、すなわち PNEWBAS が１に等しければ、本方法１
００は経路１２４を通ってアクション１２６に進み、そ
こでcurrent bas は次のバッファ調停器状態（next ba
s）の値を与えられる。この次のバッファ調停器状態レ
ジスタは少なくとも八つの可能な状態を有する。その状
態は現行いずれのエイジェントが共有バッファメモリの
制御を有するかを示すと共に、現在リクエストを出して
いるエイジェントの一つ以上のグループから後続の制御
者を決定するために執られるべき調停方式を示す。
【００２５】アクション１２６で current bas に与え
られる next bas は、共有バッファメモリへのアクセス
を現在リクエストしているすべてのエイジェントのうち
で最高の優先状態に対応する状態を選択することによ
り、決定される。フォーマッター１インターフェースア
クセス（F1A）は F1REQ を設定することによりリクエス
トされ、フォーマッター２インターフェースアクセス
（F2A）は F2REQ を設定することによりリクエストさ
れ、リフレッシュメモリ（RA）は RREQ を設定すること
によりリクエストされ、外部マイクロプロセッサアクセ
ス（EXMA）は EXMREQを設定することによりリクエスト
され、フォーマッター１エラーアクセス（F1EA）は F1E
REQ を設定することによりリクエストされ、フォーマッ
ター２エラーアクセス（F2EA）は F2EREQ を設定するこ
とによりリクエストされ、ＳＣＳＩアクセス（SCSIA）
は SCSIREQ を設定することによりリクエストされ、オ
ンチッププロセッサアクセス（OCPA）は OCPREQ を設定
することによりリクエストされる。上記の決定がなされ
た後、 current bas に対応する論理プロセッシングが
後続の next bas 状態を決定する。アクション１２６か
ら、本方法１００はもしもcurrent bas が F1A であれ
ば図４に分岐し、current bas が F2A であれば図５に
分岐し、 current bas が RA であれば図６に分岐し、
current bas が EXMA であれば図７に分岐し、現場が F
1EA であれば図８に分岐し、 current basが F2EA であ
れば図９に分岐し、 current bas が SCSIA であれば図
１０に分岐し、 current bas が OCPA であれば図１１
に分岐する。図４ないし１１に示すように、一旦一つ以
上のリクエストに関してバッファ調停プロセスセッシン
グがなされると、各エイジェントの優先性は共有バッフ
ァメモリ３２に現にアクセスしているエイジェントがい
ずれのエイジェントであるかに応じて変化する。
【００２６】図４を参照して分岐方法２００を説明す
る。分岐方法２００は current basが F1A に割り当て
られた状態２０１を有する。この状態値は現行バッファ
調停器状態がフォーマッター１インターフェースアクセ
スであることを意味する。フォーマッター１インターフ
ェースが共有バッファメモリ３２（図２参照）へのアク
セスをリクエストしている唯一のエイジェントであるか
ぎり、 current basは F1A 状態に留まり、フォーマッ
ター１インターフェースにこのバッファメモリへのアク
セスを与える。共有バッファメモリを求める葛藤が生じ
るや否や、すなわち最大の潜伏性限度（maximum latenc
y limit）を有するエイジェントが共有バッファメモリ
へのアクセスをリクエストすると、調停器兼タイマー回
路８０のタイマー部分が開始される。 current bas F1
A は、最大の潜伏性限度をもちリクエストを出している
別のエイジェントに対し、現行エイジェントのフォーマ
ッター１が共有バッファメモリを放棄しなければならな
くなるまで継続することができる予定時間を有する。す
べてのエイジェントがＳＣＳＩ-ＤＭＡ５４の様に最大
潜伏性を有する必要性があるわけではない。その理由
は、いくつかのエイジェントはその性質上、餓死しにく
いからである。さらに、フォーマッター１に与えられる
この予定時間は他のエイジェントに対して与えられる類
似の予定時間と同一である。
【００２７】分岐方法２００は、時折、潜伏性を制限す
るリクエストがあったため予定時間満了となってアクセ
スを終了した後、又はフォーマッター１インターフェー
スがもはや共有バッファメモリへのアクセスを必要とし
なくなったとき、状態２０１から経路２０２を通ってア
クション２０４に進む。アクション２０４では F2REQが
論理１に設定されているか否かを決定するためのテスト
がなされる。もしもF2REQ が論理１に設定されている
と、分岐方法２００は経路２０６を通ってアクション２
０８に進む。アクション２０８ではフォーマッター２イ
ンターフェースがアクセスをリクエストしているので、
next bas に F2A 状態が割り当てられ、 current bas
を next bas に等しく設定して図５に進む。
【００２８】もしもアクション２０４で F2REQ が１に
設定されていないと、分岐方法２００は経路を２１０を
通ってアクション２１２へ進む。アクション２１２では
RREQ が論理１に設定されているか否かテストをする。
もしもRREQ が論値１に設定されていると、これはフォ
ーマッター２インターフェースがアクセスをリクエスト
していることを意味するので、分岐方法２００は経路２
１４を通ってアクション２１６に進む。アクション２１
６では next bas に RA 状態を与え、本方法はcurrent
bas を next bas に等しく設定して図６に進む。
【００２９】もしもアクション２１２で RREQ が論理１
に設定されていないと、リフレッシュのリクエストがな
いので、分岐方法２００は経路２１８を通ってアクショ
ン２２０に進む。アクション２２０では EXMAREQ が１
に設定されているかテストされる。もしも EXMAREQ が
１に設定されていると、分岐方法２００は経路２２２を
通ってアクション２２４に進む。アクション２２４では
next bas に EXMA 状態を割当て、本方法は current b
as を next bas に等しくして図７に進む。
【００３０】もしもアクション２２０で EXMAREQ が１
に設定されていないと、外部マイクロプロセッサによる
アクセスリクエストが無いので、分岐方法２００は経路
２２６を通ってアクション２２８に進む。アクション２
２８では F1EREQ が１に設定されているか否か、すなわ
ちもしもフォーマッター１のエラー訂正回路が共有バッ
ファメモリへのアクセスをリクエストしているか否か、
がテストされる。もしも F1EREQ が１に設定されている
と、すなわちフォーマッター１のエラー訂正回路がアク
セスをリクエストしていると、分岐方法２００は経路２
３０を通ってアクション２３２に進む。アクション２３
２では next bas が F1EA 状態に割り当てられ、本方法
はcurrent bas を next bas に等しくして図８に進む。
【００３１】もしもアクション２２８で F1EREQ が１に
設定されていないと、フォーマッター１のエラー訂正回
路は共有バッファメモリへのアクセスをリクエストして
いないので、分岐方法２００は経路２３４を通ってアク
ション２３６に進む。
【００３２】アクション２３６では F2EREQ が１に設定
されているか否か、すなわちフォーマッター２のエラー
訂正回路が共有がバッファメモリへのアクセスをリクエ
ストしているか否か、の決定をするためのテストがなさ
れる。もしも F2EREQ が１に設定されていると、すなわ
ちフォーマッター２のエラー訂正回路がアクセスをリク
エストしていると、分岐方法２００は経路２３８を通っ
てアクション２４０に進む。アクション２４０では nex
t bas を F2EA に割り当て、本分岐方法は current bas
を next bas に等しくして図９に進む。
【００３３】もしもアクション２３６で F2EREQ が１に
設定されていないと、フォーマッター２のエラー訂正回
路は共有バッファメモリへのアクセスをリクエストして
いないので、分岐方法２００は経路２４２を通ってアク
ション２４４に進む。
【００３４】アクション２４４では SCSIREQ が１に設
定されているか、すなわちＳＣＳＩ-ＤＭＡ部分が共有
バッファメモリにアクセスをリクエストしているか、が
決定される。もしも SCSIREQ が１に設定されている
と、すなわちＳＣＳＩ-ＤＭＡ部分がアクセスをリクエ
ストしていると、分岐方法２００は経路２４６を通って
アクション２４８に進む。アクション２４８では next
bas が SCSIA 状態に割り当てられ、方法は current ba
s を next bas に等しくして図１０に進む。
【００３５】もしもアクション２４４で SCSIREQ が１
に設定されていないと、ＳＣＳＩ-ＤＭＡ部分は共有バ
ッファメモリへのアクセスをリクエストしていないの
で、分岐方法２００は経路２５０を通ってアクション２
５２に進む。
【００３６】アクション２５２では OCPREQ が１に設定
されているか否か、すなわちオンチッププロセッサが共
有バッファメモリへのアクセスをリクエストしているか
否か、の決定をするためのテストがなされる。もしも O
CPREQ が１に設定されていると、すなわちオンチッププ
ロセッサがアクセスをリクエストしていると、分岐方法
２００は経路２５４を通ってアクション２５６に進む。
アクション２５６ではnext bas が OCPA 状態に割り当
てられ、 current bas を next bas に等しくして図１
１に進む。
【００３７】もしもアクション２５２でOCPREQ が１に
設定されていないと、オンチッププロセッサは共有バッ
ファメモリへのアクセスをリクエストしていないので、
分岐方法２００は経路２５８を通ってアクション２６０
に進む。
【００３８】アクション２６０では F1REQ が１に設定
されているか否か決定するためのテストがされる。もし
もそれが１に設定がされていると、分岐方法２００は経
路２６２を通ってアクション２６４に進み、フォーマッ
ター１インターフェースがアクセスをリクエストしてい
るので next bas が F1A 状態に割り当てられる。これ
は分岐方法２００の初めの状態に等価の状態であるの
で、現行ダイナミックループはここで終了され、本方法
は current bas を next bas に等しくして図３のアク
ション１０４に進む。
【００３９】もしもアクション２６０で F1REQ が１に
設定されていないと、分岐方法２００は経路２６２を通
ってアクション２６４に進む。アクション２６４では n
ext bas が、係属中のアクセスリクエストがないスリー
プ状態に割り当てられ、現行ダイナミックループは終了
され、本方法は current bas を next bas に等しくし
て図３のアクション１０４に進む。
【００４０】図５、６、７、８、９、１０、及び１１は
それぞれ current bas を F2A 、RA、EXMA、 F1EA、 F2
EA、 SCSIA、および OCPA 状態にしたときの分岐方法で
ある。図５、６、７、８、９、１０、及び１１は図４に
非常に類似しているので、当業者は別の説明なしでこれ
らの図面および図面が示す本分岐方法を理解できよう。
【００４１】
【効果】以上に説明したように本発明は資産を共有する
エイジェントが行なうその共有資産へのアクセスをダイ
ナミックに調停することにより、データ潜伏期間を低く
することができる。翻って、本発明は共有資産の利用に
当たり、いずれのエイジェントも餓死させることなく共
有資産を利用させることができる。
【図面の簡単な説明】
【図１】本発明に基づく回路を含むコンピューターシス
テムのブロック線図である。
【図２】本発明に基づき、バッファメモリ等の共有資産
へのアクセスを制御するためのデジタル集積回路のブロ
ック線図である。
【図３】本発明に基づき共有資産へのアクセスを制御す
る方法を例示する流れ図である。
【図４】共有資産へのアクセスをリクエストする多数の
エイジェント間の調停を行なうための流れ図の一部であ
る。
【図５】共有資産へのアクセスをリクエストする多数の
エイジェント間の調停を行なうための流れ図の他の一部
である。
【図６】共有資産へのアクセスをリクエストする多数の
エイジェント間の調停を行なうための流れ図の他の一部
である。
【図７】共有資産へのアクセスをリクエストする多数の
エイジェント間の調停を行なうための流れ図の他の一部
である。
【図８】共有資産へのアクセスをリクエストする多数の
エイジェント間の調停を行なうための流れ図の他の一部
である。
【図９】共有資産へのアクセスをリクエストする多数の
エイジェント間の調停を行なうための流れ図の他の一部
である。
【図１０】共有資産へのアクセスをリクエストする多数
のエイジェント間の調停を行なうための流れ図の他の一
部である。
【図１１】共有資産へのアクセスをリクエストする多数
のエイジェント間の調停を行なうための流れ図の他の一
部である。
【図１２】共有資産へのアクセスをリクエストする多数
のエイジェント間の調停を行なうための流れ図の他の一
部である。
【符号の説明】
１０ コンピューターシステム １４ システムバス ２４ バス ２６ バス ３４ アドレス-アンド-データバス ３６ コントローラバス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図１２
【補正方法】削除

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】各々に異なる優先性を有する複数のエイジ
    ェント間で共有する資源へのアクセスを調停する方法で
    あって、 該複数のエイジェントの第一のエイジェントのみが該共
    有資源へのアクセスをリクエストするときは無制限に該
    共有資源へのアクセスを与えるステップと、 第二エイジェントによる該共有資源を求める未達成のリ
    クエストがあるときはタイマーを開始させるステップ
    と、 該タイマーが予定値に達した後、該第一エイジェントの
    該アクセスを終了し、該第二エイジェントによるアクセ
    スを行なうステップとを含むことを特徴とする調停方
    法。
  2. 【請求項２】各々に異なる優先性を有する複数のエイジ
    ェント間で共有する資源へのアクセスを調停する装置で
    あって、 該共有資源へのアクセスをリクエストする、該複数エイ
    ジェントのうちの第一のエイジェントに該共有資源への
    アクセスを与える手段と、 タイマーと、 予定時間的期間を表わす予定値を格納する手段と、 第二エイジェントによる該共有資源を求める未達成のリ
    クエストがあるときは該タイマーを開始させる手段とを
    含み、 該タイマーが該予定値に達した後、該第一エイジェント
    の該アクセスを終了し、該第二エイジェントによるアク
    セスを行なわせるようにしたことを特徴とする調停装
    置。
JP5339885A 1992-12-23 1993-12-07 ダイナミックタイムループ調停及び装置 Pending JPH0728758A (ja)

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US07/995,731 US5301332A (en) 1992-12-23 1992-12-23 Method and apparatus for a dynamic, timed-loop arbitration
US995731 1992-12-23

Publications (1)

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ID=25542149

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