JP3615409B2

JP3615409B2 - パケット通信装置

Info

Publication number: JP3615409B2
Application number: JP2126499A
Authority: JP
Inventors: 伸幸吉居
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1999-01-29
Filing date: 1999-01-29
Publication date: 2005-02-02
Anticipated expiration: 2019-01-29
Also published as: US6816928B1; JP2000224183A

Description

【０００１】
【発明の属する技術分野】
本発明は、固定長のパケットを処理するパケット通信装置に関し、特に、パケットに関する情報の書き込み及び読み出しを行うパケット通信装置に関する。
【０００２】
【従来の技術】
従来から、ＡＴＭ（ＡｓｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ）交換機等の固定長のパケットを交換する交換機は、パケットを交換することに加えて、パケットに関連する情報（以下、「パケット情報」という。）を用いて、あるいは、パケット情報のために、予め定められた処理を行っている。例えば、交換するパケットの量に応じて課金する従量制を採用すれば、パケット交換機は、宛先毎にパケットの数を計数し、この情報を元に加入者に課金する。また、パケットに付与される、パケットのエラーを検出・訂正するための情報を用いて、エラーを検出・訂正する。
【０００３】
これらの処理を行うべく、パケット交換機は、パケット情報を記憶するための記憶回路を有する。さらに、パケットからパケット情報を読み出して記憶回路に書き込んだり、記憶回路からパケット情報を読み出してパケットに書き込んだりするための回路（以下、「第１の処理回路」という。）、及び、記憶回路に記憶されたパケット情報を読み出して所定の処理を行ったり、所定の処理の結果としてパケットに書き込まれるべきパケット情報を記憶回路に書き込む回路（以下、「第２の処理回路」という。）を有する。
【０００４】
記憶回路は、第１の処理回路及び第２の処理回路によるパケット情報の読み書きが衝突することを回避するべく、複数の読み書きが選択的に許可されるように機能する。言い換えれば、記憶回路に対し、同時にパケット情報の複数の読み書きをすることは許可されない。第１の処理回路による読み書き及び第２の処理回路による読み書きについては、パケットに対しパケット情報の読み書きすることが失敗することを回避する必要性があることから、第１の処理回路による読み書きの優先度は、第２の処理回路による読み書きの優先度より高い。
【０００５】
さらに、第１の処理回路は、各パケットを交換するために認められた時間（以下、「パケット処理時間」という。）内に読み書きを行う必要がある。従って、従来の交換機では、交換すべきパケットが存在する限り、パケット処理時間には、第１の処理回路による読み書きが行われ、交換すべきパケットが存在しないときにのみ、パケット処理時間に、第２の処理回路による読み書きが行われている。
【０００６】
【発明が解決しようとする課題】
しかしながら、このようなパケット交換機では、第２の処理回路は、パケットが絶え間無く交換されると、読み書きを全く行うことができない。この結果、第２の処理回路による読み書きは、交換すべきパケットが存在しなくなるまで長い期間待たなければならず、この結果、第２の処理回路による所定の処理の実行が遅滞する虞れがあるという問題があった。さらには、このような理由から、従来のパケット交換機は、第２の処理回路が定期的な処理をする、例えば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を定期的にリフレッシュすることができないという問題があった。
【０００７】
【課題を解決するための手段】
上記の課題を解決するべく、本発明は、受信したパケットの交換処理を行うためのパケット情報が格納されている記憶回路と、パケット同期信号の周期で規定されているパケット処理時間内で該記憶回路から前記パケット情報を読み出して一つのパケットの交換処理を実行する第１の処理回路と、前記記憶回路に対し非交換処理を実行する第２の処理回路とを備えるパケット通信装置において、カウント開始信号を受けると直後に受信したパケット同期信号をトリガとして動作を開始し、前記パケット処理時間に対応する数値をカウントする毎に第２のパケット同期信号を生成する巡回カウンタと、前記第２のパケット同期信号に基づいて前記パケット処理時間の開始から一定時間までの第１の処理時間に前記第１の処理回路を動作させるべく制御し、前記第１の処理時間が終了してから前記パケット処理時間が終了するまでの残余時間に前記第２の処理回路を動作させるべく制御するシーケンス決定回路とを含むことを特徴とする。
【０００８】
このような構成を採用することにより、たとえパケット同期信号に異常が生じても、第１及び第２の処理回路が確実に動作する上に第２の処理回路は、各パケット処理時間内の残余時間に記憶回路に対しパケット情報を読み書きすることができる。これにより、第２の処理回路は、遅滞なく、パケット情報を用いた所定の処理、あるいは、パケット情報のための所定の処理を行うことができる。
【００１０】
このような構成を採用することにより、第２の処理回路をリフレッシュ回路とすると、ＤＲＡＭのリフレッシュを、各パケット処理時間の残余時間の間に定期的に行うことができる。これにより、ＤＲＡＭのリフレッシュを長期間怠ることを回避することができる。
【００１１】
【発明の実施の形態】
本発明に係るパケット通信装置の実施の形態について説明する。実施の形態として、具体例１、具体例２、具体例３、具体例４を挙げる。具体例１の主な特徴は、パケット処理時間内に、第１の処理回路による読み書き及び第２の処理回路による読み書きが行われることである。具体例２の主な特徴は、パケットの同期のために用いられるパケット同期信号に雑音が混入したり、瞬断が発生したりしたときにでも、パケット処理時間を確保することである。具体例３の主な特徴は、パケット同期信号の位相が変化したときに、速やかに同期を引き込むことである。具体例４の主な特徴は、第２の処理回路に与えられた時間内に、リフレッシュ回路が、パケットの処理のために用いられるＤＲＡＭをリフレッシュすることである。
【００１２】
〈具体例１〉
具体例１のパケット交換機について図１を参照しつつ説明する。
図１は、具体例１のパケット通信装置の構成を示す図である。図示されるように、パケット通信装置１００は、各パケットが固定長である、互いに連続する複数のパケットからなるパケット列２００を交換する。パケット通信装置１００は、パケット情報を取り扱うべく、第１の処理回路１０、第２の処理回路１１、及び、記憶回路１２から構成される。第１の処理回路１０は、各パケットと記憶回路１２との間で、パケット情報の読み書きを行う。第２の処理回路１１は、記憶回路１２に対し、パケット情報の読み書きを行う。記憶回路１２は、第１の処理回路１０によって読み書きされるパケット情報、及び、第２の処理回路１１によって読み書きされるパケット情報を一時的に記憶する。また、記憶回路１２は、パケット情報の複数の読み書きが同時に行われることを回避するべく、第１の処理回路１０による読み書き及び第２の処理回路１１による読み書きが選択的に許可されるように機能する。
【００１３】
図２は、パケット処理時間を示す図である。図示されるように、パケット通信装置１００は、パケットの長さに対応して規定される、パケットを交換するために認められるパケット処理時間の間に、パケットを交換する必要がある。同時に、パケット通信装置１００は、このパケット処理時間内に、パケット情報を取り扱う必要がある。そこで、第１の処理回路１０は、パケット処理時間のうち第１の処理時間の間に、パケット列２００と記憶回路１２との間で、パケット情報の読み書きを行う。一方、第２の処理回路１１は、パケット処理時間のうち第１の処理時間以外の時間（以下、「残余時間」という。）の間に、記憶回路１２に対しパケット情報の読み書きを行う。
【００１４】
上述したように、具体例１のパケット通信装置によれば、第１の処理回路１０は、パケット列２００と記憶回路１２との間でのパケット情報の読み書きを、パケット処理時間のうち第１の処理時間の間に行い、第２の処理回路１１は、記憶回路１２に対するパケット情報の読み書きを、パケット処理時間のうち残余時間の間に行う。これにより、第２の処理回路１１は、従来とは異なり、記憶回路１２に対する読み書きを各パケット処理時間に必ず行うことができる。この結果、第２の処理回路１１は、パケットが存在しなくなるまで待つことなく、記憶回路１２に対する読み書きを周期的にかつ確実に行うことができる。従って、第２の処理回路１１の処理が遅滞することを防止することが可能になる。
【００１５】
〈具体例２〉
具体例２の保護回路について説明する。保護回路は、具体例１のパケット通信装置１００内に設けられており、具体例１で説明したパケット処理時間３００を規定するために用いられる信号に生じる雑音や瞬断の影響を受けることなく、パケット処理時間の位置を表す信号を確実に生成する。より具体的には、保護回路は、パケット列２００のパケット同士の境目を表す第１のパケット同期信号を元にしながらも、第１のパケット同期信号に生じる変動の影響を受けることなく、第１のパケット同期信号と同様な第２のパケット同期信号を生成する。
【００１６】
図３は、保護回路の構成を示す図であり、図４〜６は、保護回路の動作を示す図である。図３に示されるように、保護回路は、第１のパケット同期信号ａ、初期化信号ｂ、及び、システムクロック信号ｚを入力される一方、第２のパケット同期信号ｅ、及び、異常検出信号ｇを出力する。システムクロック信号ｚは、保護回路が動作するために用いられる基準クロックである。第１のパケット同期信号ａは、パケット列２００中のパケット同士の境目を表す。初期化信号ｂは、パケット通信装置１００のセットアップ後に、保護回路の動作を始動させる。第２のパケット同期信号ｅは、第１のパケット同期信号ａを元に生成され、第１のパケット同期信号ａと同様にパケット同士の境目を表す。異常検出信号ｇは、第１のパケット同期信号ａに雑音、特にいわゆるヒゲが発生したことや第１のパケット同期信号ａが瞬断したこと（以下、ヒゲや瞬断の発生を「異常状態」という。）を表す。その他の信号は、以下に説明する各回路に入力される信号、あるいは、各回路から出力される信号を示す。
【００１７】
図３に示されるように、保護回路は、禁止回路２０、巡回カウンタ２１、カウント判定回路２２、異常検出回路２３、時間調整回路２４から構成される。禁止回路２０は、第１のパケット同期信号ａが異常状態である間、巡回カウンタ２１に第１のパケット同期信号ａが供給されることを禁止する。巡回カウンタ２１は、パケット処理時間に相当する時間のカウントを繰り返す。より具体的には、パケット処理時間に相当する値ｎ（ｎは任意の整数）のカウントを繰り返す。巡回カウンタ２１は、カウントの繰り返しを、初期化信号ｂによって始動された後には、第１のパケット同期信号ａに基づく信号ｈに左右されることなく、自発的に行う。巡回カウンタ２１は、値ｎまでのカウントを終える毎に、パケット処理時間同士の境目を表すパルスを含む第２のパケット同期信号を出力する。カウント判定回路２２は、値ｎまでのカウントが終わる毎に、禁止回路２０へカウントが終了したことを表すパルスを与える。異常検出回路２３は、第１のパケット同期信号ａと第２のパケット同期信号ｅが一致するか否かを判断する。一致しないときのみ、異常検出信号ｇに異常が発生したことを表す。時間調整回路２４は、第１のパケット同期信号ａと初期化信号ｂとに基づき、巡回カウント２１及び異常検出回路２３に、それぞれの動作を開始させるための信号ｃを与える。
【００１８】
〈正常な場合〉
第１のパケット同期信号ａが正常状態である場合の保護回路の動作を図４を参照しつつ説明する。第１のパケット同期信号ａは、パケット処理時間を一周期として、周期的にパケット同士の境目を表すパルス（ａ１、ａ２、ａ３等）を含んでいる。任意の時刻に、初期化信号ｂが動作の始動を指示すると（ｂ１）、時間調整回路２４は、巡回カウンタ２１及び異常検出回路２３の動作を始動させるパルス（ｃ１）を、次の境目を表すパルス（ａ２）がある位置まで出し続ける。巡回カウンタ２１は、境目を表すパルス（ａ２）の時刻に始動すると（ｄ１）、値ｎまでカウントする。値ｎまでカウントすると、巡回カウンタ２１は、パケット処理時間同士の境目を表すパルス（ｅ１）を出力する。巡回カウンタ２１は、再び、１からカウントを始め、以後、１からｎまでのカウントを繰り返すことにより、第１のパケット同期信号ａと完全に一致する第２のパケット同期信号ｅを生成する。
【００１９】
パルス（ｅ１）は、パルス（ａ２）からパケット処理時間を経過した時点で出力されることから、その位置は、次の境目を表すパルス（ａ３）の位置と一致する。従って、異常検出回路２３は、異常が発生したことを示すパルスを異常検出信号に表さない（ｇ１）。一方、カウント判定回路２２は、巡回カウンタ２１と同様に、値ｎまでカウントしたことを示すパルス（ｆ１）を出力する。パルス（ｆ１）及びパルス（ａ３）を入力されると、禁止回路２０は、パルス（ｈ１）を巡回カウンタ２１に出力する。
【００２０】
〈ヒゲが生じた場合〉
第１のパケット同期信号ａにヒゲが生じた場合の保護回路の動作を図５を参照しつつ説明する。但し、既に初期化信号ｂによって保護回路が動作していることを想定する。上述したように、巡回カウンタ２１は、信号ｃにより始動した後には、パケット処理時間に相当する値ｎをカウントし続ける。第１のパケット同期信号ａにヒゲ（Ｘ）が発生すると、第１のパケット同期信号ａと第２のパケット同期信号ｅとが一致しないことから、異常検出回路２３は、異常状態であることを示すパルス（ｇ３）を、両方の信号が一致するまで、より正確には、次のパルス（ａ５）と次のパルス（ｅ３）が一致する時刻まで出力する。このパルス（ｇ３）を入力されることから、禁止回路２０は、如何なるパルスも出力しない。
【００２１】
〈瞬断が生じた場合〉
第１のパケット同期信号ａに瞬断が生じた場合の保護回路の動作について図６を参照しつつ説明する。上述したヒゲが発生した場合と同様に、既に初期化信号ｂによって保護回路が動作していることを想定すると、巡回カウンタ２１は、信号ｃにより始動した後には、パケット処理時間に相当する値ｎをカウントし続ける。一方、第１のパケット同期信号ａに瞬断（Ｙ）が発生すると、第１のパケット同期信号ａと第２のパケット同期信号ｅとは異なることから、異常検出回路２３は、異常状態が発生したことを示すパルス（ｇ７）を出力する。異常検出回路２３は、このパルス（ｇ７）を、両パケット同期信号ａ、ｅが一致するまで、より具体的には、パルス（ａ１２）とパルス（ｅ１０）が一致するまで出力し続ける。
【００２２】
上述したように、具体例２の保護回路によれば、巡回カウンタ２１は、信号ｃによってその動作を開始した後には、パケット処理時間に相当する値ｎのカウントを繰り返すことにより、第１のパケット同期信号ａに対応する第２のパケット同期信号ｅを生成する。これにより、第１のパケット同期信号ａが異常状態になっても、その影響を受けることなく、第２のパケット同期信号ｅを生成することが可能になる。
【００２３】
〈具体例３〉
具体例３の保護回路について説明する。具体例２の保護回路と同様に、この保護回路もまた具体例１のパケット通信装置１００に設けられる。
図７は、具体例３の保護回路の構成を示す図であり、図８〜１０は、具体例３の保護回路の動作を示す図である。図７に示されるように、保護回路は、巡回カウンタ２１、カウント判定回路２２、異常検出回路２３、時間調整回路２４、制御回路２５、カウンタ２６から構成される。巡回カウンタ２１、カウント判定回路２２、異常検出回路２３、時間調整回路２４の動作は、具体例２におけるそれらの回路と同じである。
【００２４】
制御回路２５は、巡回カウンタ２１が出力するパルスであって、カウント判定回路２２によって出力される信号ｊがＨ（Ｈｉｇｈ）である期間に位置するものをカウンタ２６に供給する。カウンタ２６は、パルスを与えられると、値（ｎ＋１）までをカウントする。但し、巡回カウンタ２１と異なり、値（ｎ＋１）までのカウントを繰り返さない。新たに入力パルスを与えられることにより、値（ｎ＋１）までのカウントを新たに開始する。カウンタ２６は、カウントしている間では、Ｌ（Ｌｏｗ）の信号ｊを出力する一方で、値（ｎ＋１）までのカウントを終了すると、Ｈの信号ｊを出力する。また、カウントを開始する前の初期時には、Ｈの信号ｊを出力する。
【００２５】
具体例３の保護回路の動作について図８〜１０を参照しつつ説明する。
〈正常な場合〉
図８に示されるように、パケット同士の境目を示すパルス（ａ２１）を入力されると、巡回カウンタ２１は、値ｎのカウントを開始すると共に、入力されたパルス（ａ２１）に対応するパルス（ｉ２１）を出力する。以後、巡回カウンタ２１は、値ｎまでのカウントを繰り返し、かつ、値ｎまでのカウントを終える毎にパルス（ｉ２２）、（ｉ２３）等を出力する。パルス（ｉ２１）が出力されたときに、信号ｊは初期時のＨであることから、パルス（ｉ２１）がカウンタ２６に入力される。パルス（ｉ２１）を契機に、カウンタ２６は、値（ｎ＋１）のカウントを開始する。値（ｎ＋１）までのカウントを終えると、カウンタ２６は、パルス（ｊ２２）を出力する。このとき、第１のパケット同期信号ａには、次のパケット処理時間の境目を表すパルス（ａ２２）が生起している。巡回カウンタ２１は、このパルス（ａ２２）に対応するパルス（ｉ２２）を出力する。パルス（ｉ２２）とパルス（ｊ２２）とにより、制御回路２５は、それらのパルスに対応するパルス（ｉ２２）をカウンタ２６に供給する。カウンタ２６は、パルス（ｉ２２）を受け取ると、パルス（ｉ２１）を与えられたときと同様に、値（ｎ＋１）までのカウントを開始する。
【００２６】
〈瞬断が発生した場合〉
第１のパケット同期信号ａに瞬断が発生した場合の保護回路の動作について説明する。但し、既に、巡回カウンタ２１は、第１のパケット同期信号ａ中の任意のパルスを契機に、その動作を開始していることを想定する。
図９に示されるように、巡回カウンタ２１は、第１のパケット同期信号ａに瞬断が発生しても、値ｎのカウントを繰り返す。言い換えれば、瞬断が発生しても、パルス（ｉ２６）、（ｉ２７）等を出力する。これらのパルスをきっかけにして、カウンタ２６は、値（ｎ＋１）のカウントを開始する。カウンタ２６は、値（ｎ＋１）までのカウントを終える毎に、パルス（ｅ２６）やパルス（ｅ２７）を出力する。同時に、カウント判定回路２２もまた、巡回カウンタ２１の出力に同期したパルス（ｊ２６）や（ｊ２７）を出力する。この結果、巡回カウンタ２１がパケット処理時間毎に出力するパルスは、制御回路２５を経てカウンタ２６に供給される。これにより、第１のパケット同期信号ａに瞬断が発生しても、第２のパケット同期信号ｅは、パケット処理時間の境目を表すことができる。
【００２７】
〈位相がずれた場合〉
第１のパケット同期信号ａの位相がずれた場合の保護回路の動作について説明する。瞬断が発生した場合と同様に、巡回カウンタ２１は、既にその動作を開始していることを想定する。
図１０に示されるように、巡回カウンタ２１は、それまでのパルス（ａ２２）等とは位相が進んだパルス（ａ３０）を入力されると、パルス（ｉ３０）を出力する。このとき、カウンタ２６は、まだ、値（ｎ＋１）までのカウントを行っていることから、Ｌである信号ｊを出力している。従って、カウンタ２６には、パルス（ｉ３０）は入力されない。よって、カウンタ２６は、パルス（ａ３０）を契機にして、カウントを開始しない。
【００２８】
パルス（ａ３０）に引き続いて、巡回カウンタ２１は、パルス（ａ３１）を入力されると、パルス（ｉ３１）を出力する。このとき、カウンタ２６は、既に、値（ｎ＋１）までのカウントを終えていることから、Ｈである信号ｊを出力している。従って、カウンタ２６には、パルス（ｉ３１）が入力される。カウンタ２６は、パルス（ｉ３１）を契機に、値（ｎ＋１）までのカウントを開始する。
【００２９】
さらに、パルス（ａ３１）からパケット処理時間だけ離れたパルス（ａ３２）が入力されると、巡回カウンタ２１は、パルス（ｉ３２）を出力する。この時点で、カウンタ２６は、値（ｎ＋１）までのカウントを終了していることから、信号ｊはＨになっている。従って、パルス（ｉ３２）は、カウンタ２６へ供給される。このパルス（ｉ３２）を契機にして、カウンタ２６は、新たにカウントを開始する。
【００３０】
上述したように、具体例３の保護回路によれば、具体例２の保護回路と同様に、第１のパケット同期信号ａが異常状態になっても第２のパケット同期信号ｅを安定に生成することができる。さらには、第１のパケット同期信号の位相が変わっても、その位相の変化に合わせて速やかに第２のパケット同期信号ｅを第１のパケット同期信号ａに同期させることができる。より正確には、位相がずれたパルスと、そのパルスとパケット処理時間だけ隔てた次のパルスを用いることにより、同期を確立することができることから、２つ分のパケット処理時間が経過するまでに、言い換えれば、値（２ｎ−１）に相当する時間以内に同期を引き込むことが可能になる。
【００３１】
〈具体例４〉
具体例４のパケット通信装置について図１１を参照しつつ説明する。
図１１は、具体例４のパケット通信装置の構成を示す図である。図示されるように、パケット通信装置は、第１の処理回路１０、第２の処理回路１１、保護回路３０、シーケンス決定回路３１、記憶回路としてのＤＲＡＭ３２から構成される。第１の処理回路１０、第２の処理回路１１、ＤＲＡＭ３２は、具体例１でのそれらの回路と同様に構成される。保護回路３０は、具体例２または具体例３で説明した保護回路と同一に構成され、第１のパケット同期信号ａを入力され、第２のパケット同期信号ｅを生成する。シーケンス決定回路３１は、保護回路３０から出力されるカウンタ出力ｄ及び第２のパケット同期信号ｅを用いて、第１の処理回路１０及び第２の処理回路１１を制御する。ＤＲＡＭ３２は、パケット通信装置内でパケットの交換や伝送のための処理に用いられる。
【００３２】
図１２は、具体例４のパケット通信装置の動作を示す図である。図示されるように、シーケンス決定回路３１は、第２のパケット同期信号ｅに基づいて、各パケット処理時間に、第１の処理回路１０が行うべき処理、及び、第２の処理回路１１が行うべき処理を割り当てる。この結果、一つのパケット処理時間内に、第１の処理回路１０は、図１に図示したパケット列２００とＤＲＡＭ３２との間でパケット情報の読み出し及びパケット情報の書き込みを行い、第２の処理回路１１は、ＤＲＡＭ３２に対するリフレッシュ及びパケット情報の読み書きを行う。これにより、ＤＲＡＭ３２をパケット処理時間内に必ず１度リフレッシュすることを保証することが可能になる。パケット処理時間毎にリフレッシュを行う必要がなければ、例えば、パケット処理時間の個数をカウントするカウンタを設けることにより、ｍ（ｍは任意の正の整数）個のパケット処理時間毎に１度リフレッシュすることも可能である。
特に、保護回路３０として具体例２の保護回路を用いれば、第１のパケット同期信号ａに発生するヒゲや瞬断等の影響を全く受けることなく、巡回カウンタ２１が生成する第２のパケット同期信号ｅに従って、ＤＲＡＭ３２を周期的にリフレッシュすることが可能になる。
【００３３】
図１３は、保護回路３０として具体例３の保護回路を用いたパケット通信装置の動作を示す図である。保護回路３０として具体例３の保護回路を用いれば、たとえ、第１のパケット同期信号ａの位相がずれても、保護回路３０は、値（２ｎ−１）に相当する時間以内に第２のパケット同期信号ｅの同期を回復することができることから、値（２ｎ−１）に相当する時間が経過するまでに、ＤＲＡＭ３２をリフレッシュをすることが可能になる。
【図面の簡単な説明】
【図１】具体例１のパケット通信装置の構成を示す図である。
【図２】パケット処理時間を示す図である。
【図３】具体例２の保護回路の構成を示す図である。
【図４】具体例２の保護回路の動作を示す図（その１）である。
【図５】具体例２の保護回路の動作を示す図（その２）である。
【図６】具体例２の保護回路の動作を示す図（その３）である。
【図７】具体例３の保護回路の構成を示す図である。
【図８】具体例３の保護回路の動作を示す図（その１）である。
【図９】具体例３の保護回路の動作を示す図（その２）である。
【図１０】具体例３の保護回路の動作を示す図（その３）である。
【図１１】具体例４のパケット通信装置の構成を示す図である。
【図１２】具体例４のパケット通信装置の動作を示す図（その１）である。
【図１３】具体例４のパケット通信装置の動作を示す図（その２）である。
【符号の説明】
１０第１の処理回路
１１第２の処理回路
１２記憶回路
１００パケット通信装置

Claims

受信したパケットの交換処理を行うためのパケット情報が格納されている記憶回路と、パケット同期信号の周期で規定されているパケット処理時間内で該記憶回路から前記パケット情報を読み出して一つのパケットの交換処理を実行する第１の処理回路と、前記記憶回路に対し非交換処理を実行する第２の処理回路とを備えるパケット通信装置において、
カウント開始信号を受けると直後に受信したパケット同期信号をトリガとして動作を開始し、前記パケット処理時間に対応する数値をカウントする毎に第２のパケット同期信号を生成する巡回カウンタと、
前記第２のパケット同期信号に基づいて前記パケット処理時間の開始から一定時間までの第１の処理時間に前記第１の処理回路を動作させるべく制御し、前記第１の処理時間が終了してから前記パケット処理時間が終了するまでの残余時間に前記第２の処理回路を動作させるべく制御するシーケンス決定回路とを含むことを特徴とするパケット通信装置。