JP3189727B2

JP3189727B2 - コプロセッサ内蔵パケット型メモリｌｓｉ、それを用いたメモリシステム及びそれらの制御方法

Info

Publication number: JP3189727B2
Application number: JP09758797A
Authority: JP
Inventors: 真人本村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-04-15
Filing date: 1997-04-15
Publication date: 2001-07-16
Anticipated expiration: 2017-04-15
Also published as: US6338108B1; JPH10289192A; KR19980081401A; CN1147802C; CN1199203A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケット型の外部
インタフェース技術を用いた大容量のメモリＬＳＩ、特
にダイナミックランダムアクセスメモリＬＳＩ（パケッ
ト型ＤＲＡＭ）に関し、パケット型の大容量メモリＬＳ
Ｉに一つあるいは複数のコプロセッサを付加したコプロ
セッサ内蔵パケット型メモリＬＳＩに関するものであ
る。

【０００２】

【従来の技術】一般に、メモリＬＳＩは、その記憶容量
が増えれば増えるほど、より大きなデータバンド幅でそ
の記憶内容をアクセスすることが可能であるように要求
される。これは、メモリＬＳＩを、物を仕舞う袋とのア
ナロジーで考えるとわかりやすい。ある袋の大きさ（メ
モリＬＳＩの容量に相当）が大きくなったときに、その
袋の取り出し口の大きさ（メモリＬＳＩのデータバンド
幅に相当）が小さいままでは、その袋は物を仕舞ったり
取り出したりするとき（データの書き込みと読み取りに
相当）に非常に使いにくくなってしまう。つまり、シス
テムの中で使いやすいメモリＬＳＩを実現する為には、
その記憶容量とデータバンド幅のバランスを保つことが
非常に重要である。このような理由で、最も容量の大き
いメモリＬＳＩであるＤＲＡＭに関して、そのデータバ
ンド幅を向上する為の技術開発が盛んに行われている。

【０００３】データバンド幅を向上する為には、外部イ
ンタフェースの動作周波数を出来るだけ高くする必要が
あるが、その際の障害となるのが外部入出力信号端子の
同時動作である。すなわち、多数の信号端子が高速で同
時動作すると、チップの消費電力が大きくなり、また大
きなスイッチングノイズをも引き起こしてしまうため、
動作不良の原因となる。更に、外部入出力信号端子の数
が多いと、それらの多数の信号端子間でのタイミングの
ずれを合わせ込むことが難しくなるという問題もある。

【０００４】このような理由で、ＤＲＡＭの高データバ
ンド幅化の従来技術として、ＤＲＡＭが接続されるメモ
リバスの信号線本数を極力減らし、更にＤＲＡＭの外部
入出力信号端子の数を減らして、メモリバスの動作周波
数の高速化を図る方法が開発されている。その代表的な
例がRambus ＤＲＡＭやSyncLink ＤＲＡＭ、Mediacha
nnel ＤＲＡＭなどである。Rambus ＤＲＡＭに関して
は、Rambus社発行の各種マニュアルに詳しく記載されて
いる。SyncLink ＤＲＡＭはIEEEの標準化技術としてSy
ncLinkコンソーシアムという組織で仕様策定の途中であ
り、“Draft Standard for A High-Speed Memory Inter
face (SyncLink) ”、Draft xxx P1596.7-199x（http:/
/www.scizzl.com/P1596.7/index.html）に暫定的な仕様
案が示されている。また、Mediachannel ＤＲＡＭに関
しては著名な国際会議であるCOMPCON'96 (spring）にお
いて発表された論文“Multi-Gigabyte/sec ＤＲＡＭ w
ith the MicroUnity MediaChannel Interface" by Tim
Robinson, et. al. (pp.378)にその説明がある。

【０００５】これらの技術を用いたＤＲＡＭでは、少な
い信号線本数のメモリバスと少ない数の外部入出力信号
端子を実現しながら効率の良いＤＲＡＭアクセスを実現
する為に、パケット型あるいはプロトコル型と呼ばれる
メモリバス技術及びＤＲＡＭインタフェース技術を用い
ている。このため、ここではこれらの従来技術に基づく
ＤＲＡＭをパケット型ＤＲＡＭ、メモリバスをパケット
型メモリバスと総称することにする。以下、パケット型
ＤＲＡＭ及びパケット型メモリバスについて説明する。

【０００６】図１６に従来技術によるパケット型ＤＲＡ
Ｍ１００１の構成例を示した。同図において、パケット
型ＤＲＡＭ１００１は、メモリ部１１、制御部１０１２
とインタフェース部１３とから構成されている。メモリ
部１１はＤＲＡＭコア部１５とメモリ制御レジスタ部１
６からなり、ＤＲＡＭコア部１５は、複数のＤＲＡＭバ
ンク１７と、それらに対応する複数のセンスアンプ１８
から構成されている。メモリ制御レジスタ部１６は複数
のメモリ制御レジスタ２９を内部に有している。制御部
１０１２はメモリ制御論理回路１０１９、制御信号レジ
スタ２０、書き込みデータレジスタ２１、読み取りデー
タレジスタ２２、及びメモリデバイスＩＤ照合回路１０
２３から構成されている。制御部１０１２の入出力信号
端子は、入力端子である制御信号端子２４及び書き込み
データ端子２５、出力端子である読み取りデータ端子２
６の３種類が存在し、これらの入出力信号端子はインタ
フェース部１３に接続される。インタフェース部１３は
外部入出力端子５に接続される。メモリ部１１と制御部
１０１２は双方向バスである内部メモリデータバス２７
により接続されている。

【０００７】図１７に従来技術によるパケット型ＤＲＡ
Ｍ１００１の構成と、パケット型メモリバス１００２を
用いたパケット型ＤＲＡＭ１００１とマイクロプロセッ
サ９の接続関係とを示した。同図では、パケット型ＤＲ
ＡＭ１００１のインタフェース部１３の構成とパケット
型メモリバス１００２の構成の３つの例について、図１
７（ａ）から（ｃ）までの図面で示している。パケット
型メモリバス１００２においては、パケット型メモリバ
ス１００２上のバスマスタは只一つであると限られてい
る。パケット型メモリバス１００２に接続された複数の
パケット型ＤＲＡＭ１００１は全てスレーブデバイスと
して働く。一般に、バスマスタとはバスを占有してバス
に対して要求を出すことが可能なデバイスのことを、ス
レーブデバイスとは、上記のバスマスタの要求に応じて
応答は返すが、自発的にパケット型メモリバス１００２
に要求を出すことはないデバイスのことをそれぞれ意味
する。後程説明するように、このようにバスマスタを一
つに限定することで、バスマスターはパケット型メモリ
バス１００２のバス占有権の調停を行なわずに要求を出
すことが出来るので、パケット型メモリバス１００２の
プロトコルを簡単化することが出来る。なお、図１７で
はパケット型メモリバス１００２のバスマスタとしてマ
イクロプロセッサ９が接続されるとしているが、実際に
は他のパケット型メモリバス１００２のバスマスタ、例
えばメモリコントローラや信号処理プロセッサ、グラフ
ィクスアクセラレータ、及びその他のASICなどでもよ
い。

【０００８】図１７（ａ）の構成では、図１６と同様
に、パケット型ＤＲＡＭ１００１はメモリ部１１と制御
部１０１２及びインタフェース部１３から構成されてい
る。制御部１０１２の入出力端子である制御信号端子２
４、書き込みデータ端子２５、読み取りデータ端子２６
は全てインタフェース部１３に接続されている。インタ
フェース部１３はマイクロプロセッサ９とパケット型Ｄ
ＲＡＭ１００１を接続するパケット型メモリバス１００
２に接続されている。パケット型メモリバス１００２は
双方向のバスである。

【０００９】図１７（ｂ）の構成では、インタフェース
部１３が制御インタフェース部１３―１とデータインタ
フェース部１３―２から構成されている。制御部１０１
２の制御信号端子２４は制御インタフェース部１３―１
へ、書き込みデータ端子２５と読み取りデータ端子２６
はデータインタフェース部１３―２へそれぞれ接続され
ている。この構成では、パケット型メモリバス１００２
は、制御バス１００２―１とデータバス１００２―２か
ら構成されている。制御インタフェース部１３―１は制
御バス１００２―１へ、データインタフェース部１３―
２はデータバス１００２―２へ、それぞれ接続される。
制御バス１００２―１はマイクロプロセッサ９からパケ
ット型ＤＲＡＭ１００１への単方向バス、データバス１
００２―２は双方向バスである。

【００１０】図１７（ｃ）の構成では、インタフェース
部１３が要求インタフェース部１３―３と応答インタフ
ェース部１３―４から構成されている。制御部１０１２
の制御信号端子２４と書き込みデータ端子２５は要求イ
ンタフェース部１３―３へ、読み取りデータ端子２６は
応答インタフェース部１３―４へ接続される。この構成
では、パケット型メモリバス１００２は要求バス１００
２―３と応答バス１００２―４から構成されている。要
求インタフェース部１３―３は要求バス１００２―３
へ、応答インタフェース部１３―４は応答バス１００２
―４へ、それぞれ接続される。要求バス１００２―３は
マイクロプロセッサ９からパケット型ＤＲＡＭ１００１
への単方向バス、応答バス１００２―４はその逆方向の
単方向バスである。

【００１１】図１８にパケット型ＤＲＡＭ１００１に対
して外部から要求される処理の分類を示した。処理タイ
プは、メモリアクセス、初期化、リフレッシュの３つに
分けられる。いずれの処理もパケット型メモリバス１０
０２のバスマスタ、すなわち図１７のマイクロプロセッ
サ９からの要求により行なわれる。メモリアクセスに関
しては、まずメモリ部１１内のＤＲＡＭコア部１５をア
クセス対象とするか、もしくはメモリ制御レジスタ部１
６をアクセス対象とするかにより分類される。ＤＲＡＭ
コア部１５もしくはメモリ制御レジスタ部１６へのそれ
ぞれのアクセスには、読み取りか書き込みかの２種類の
動作種別が存在する。更に、ＤＲＡＭコア部１５をアク
セスする場合は、読み取りもしくは書き込みを行うデー
タの長さを指定する。このデータ長は、例えば８バイト
から２５６バイト程度の長さが一般的である。メモリ制
御レジスタ部１６にアクセスする場合は、メモリ制御レ
ジスタ部１６のデータ長（例えば８バイト）かそれ以下
に固定したデータ長のアクセスとなるのが普通である。
初期化とは、主に、メモリ制御論理回路１０１９の内部
状態をリセットしたりメモリ制御レジスタ部１６に当該
のパケット型ＤＲＡＭ１００１に固有のデバイス情報を
格納する動作であり、リフレッシュとは、一般にＤＲＡ
Ｍの動作において不可欠な、ＤＲＡＭセルの記憶内容を
保持する為に定期的に再書き込みを行う動作である。初
期化についてはその手順を後程説明する。リフレッシュ
に関する動作の具体的な手順は本発明の趣旨とは関係が
ない為、以下では説明を割愛する。

【００１２】図１６と図１８を参照して、まずパケット
型ＤＲＡＭ１００１のＤＲＡＭアクセスにおけるそれぞ
れの動作について説明する。どのようなＤＲＡＭアクセ
スのときにも、外部入出力端子５からインタフェース部
１３を介して、制御信号端子２４に対して図１８に示さ
れた動作タイプ名、要求先、動作名、データ長の指示が
指定される。また、アクセスを行うＤＲＡＭバンク１７
及びその内部のデータ位置を指示するメモリアドレス、
もしくはメモリ制御レジスタ部１６内の特定のメモリ制
御レジスタ２９を指示するメモリ制御レジスタ番号など
も指定される。これらの制御信号端子２４から与えられ
る情報をまとめて制御信号情報と呼ぶ。

【００１３】制御信号情報には、この他にパケット型メ
モリバスに接続された複数のパケット型ＤＲＡＭ１００
１のうちの一つあるいは複数のパケット型ＤＲＡＭ１０
０１を選択するためのメモリデバイスＩＤが含まれてい
る。制御信号情報に含まれたデバイスＩＤはメモリデバ
イスＩＤ照合回路１０２３においてメモリ制御レジスタ
部１６内の特定のメモリ制御レジスタ２９に格納された
当該のパケット型ＤＲＡＭ１００１に固有のメモリデバ
イスＩＤと照合される。この照合により、外部入出力端
子５を介して伝えられたＤＲＡＭアクセス等の要求が当
該のパケット型ＤＲＡＭ１００１に対するものであるか
どうかが判別される。当該のパケット型ＤＲＡＭ１００
１に対するＤＲＡＭアクセスでなかった場合は以下の動
作は行なわれない。なお、制御信号情報に含まれたデバ
イスＩＤが複数のパケット型ＤＲＡＭ１００１のメモリ
デバイスＩＤを指定する場合もある。

【００１４】制御部１０１２においては、読み取り時に
は読み取ったデータが読み取りデータ端子２６から出力
され、書き込み時には書き込みデータ端子２５から書き
込みデータが与えられる。制御信号レジスタ２０、書き
込みデータレジスタ２１および読み取りデータレジスタ
２２はこれらの入出力端子の入力ラッチ（もしくは入力
レジスタ）あるいは出力ラッチ（もしくは出力レジス
タ）として働く。メモリ制御論理回路１０１９は、制御
信号端子２４から与えられた制御信号情報に応じてどの
ような動作を行うかを決定し、ＤＲＡＭアクセスの制御
を行う。制御にあたっては、必要に応じてメモリ制御レ
ジスタ部１６内のメモリ制御レジスタ２９の記憶内容を
参照する。ＤＲＡＭコア部１５に対するＤＲＡＭアクセ
スの場合は、アドレスの指定により所望のＤＲＡＭバン
ク１７が選択され、そのＤＲＡＭバンク１７のデータが
センスアンプ１８を介してアクセスされる。ここで、セ
ンスアンプ１８は対応するＤＲＡＭバンク１７のキャッ
シュメモリないしは高速バッファのような役割を果たし
ており、アクセスするアドレス範囲がセンスアンプ１８
に既に一時格納されているデータを対象としている場合
は、ＤＲＡＭバンク１７ではなくセンスアンプ１８をア
クセスの対象とすることにより、高速なＤＲＡＭアクセ
スを可能にしている。

【００１５】ＤＲＡＭコア部１５に対するＤＲＡＭアク
セスの場合は、上記のように、センスアンプ１８に既に
所望のデータが一時格納されているかどうかによりＤＲ
ＡＭバンク１７に対するアクセスを行なうかどうかが定
まり、これに応じてアクセス時間が大きく異なる。ま
た、後続のアクセスが現在センスアンプ１８に一時保持
されていないデータを対象とする場合は、当該の後続の
アクセスを高速化する為に、センスアンプ１８に一時格
納されているデータをＤＲＡＭバンク１７に書き戻して
おいた方が都合がよい場合もある。このため、ＤＲＡＭ
アクセスの要求先がＤＲＡＭコア部１５の場合は、制御
信号情報に、ＤＲＡＭバンク１７にアクセスするか否
か、センスアンプ１８のデータをＤＲＡＭバンク１７に
書き戻すか否か、などのＤＲＡＭコア部１５の制御に関
する情報を含ませておくのが普通である。

【００１６】図１７を用いて説明した従来技術のパケッ
ト型メモリバス１００２の３つの構成例においては、前
述のように、パケット型メモリバス１００２は非常に少
ない信号線本数、具体的には１０から３０本程度の信号
線本数で構成される点がその特長である。従来技術の中
では、Rambus技術が図１７（ａ）、SyncLink技術が図１
７（ｂ）、Medichannel 技術が図１７（ｃ）の型の構成
をそれぞれ有している。前述のように、このように少な
い信号線本数の中でＤＲＡＭアクセスに必要な制御信号
情報をマイクロプロセッサ９からパケット型ＤＲＡＭ１
００１に送ったり、あるいはデータをマイクロプロセッ
サ９とパケット型ＤＲＡＭ１００１の間で相互にやり取
りしたりする為には、これらの情報をそれぞれパケット
としてまとめ、これらのパケットを数サイクルにわたっ
て送信・受信する仕組みが必要となる。また、そのよう
なパケットを生成し、あるいは解読するためには、一定
のプロトコルを定める必要がある。

【００１７】図１９に、パケット型メモリバス１００２
上で交信されるパケットの種類を分類して示した。ま
ず、図１９（ａ）に示されているように、マイクロプロ
セッサ９からパケット型ＤＲＡＭ１００１に送信される
パケットは、要求パケットと書き込みデータパケットの
２種類である。要求パケットは、前述の制御信号情報を
一定のプロトコルに従ってエンコードしたものであり可
変長である。書き込みデータパケットは可変長サイズの
書込みデータを含んでいる。一方、図１９（ｂ）に示さ
れているように、パケット型ＤＲＡＭ１００１から送信
されるパケットは、読み取りデータパケットと承認パケ
ットの２種類である。読み取りデータパケットは可変長
の読み取りデータを含んでいる。承認パケットは一般に
固定長であり、以下に説明するように、必要である場合
とそうでない場合がある。

【００１８】承認パケットが必要な場合は、バスマスタ
であるマイクロプロセッサ９側がパケット型ＤＲＡＭ１
００１にあるＤＲＡＭアクセスを要求したときに、要求
したＤＲＡＭアクセスをパケット型ＤＲＡＭ１００１が
受け入れることが出来るかどうか、あるいはすぐに応答
できるかどうか等の状況をマイクロプロセッサ９側が判
断できない場合である。例えば、パケット型ＤＲＡＭ１
００１がリフレッシュ動作中にＤＲＡＭコア部１５に対
してアクセスを行う状況で、リフレッシュ中であるかど
うかをマイクロプロセッサ９が知らない場合がこれに相
当する。また、アクセスするデータがセンスアンプ１８
に一時格納されているかどうかをマイクロプロセッサ９
が知らない場合もこれに相当する。このような場合、承
認パケットは、要求したアクセスを受け入れる事が出来
る（承認する場合）か出来ない（承認しない場合）か、
また受け入れることが出来ない場合は、マイクロプロセ
ッサ９がどのような動作をとるべきかを指示する情報を
含んでいる。ここで、指示の内容は、例えば一定時間後
に再アクセスするかあるいはアクセスの完了まで一定時
間だけ待つことを指示するなどである。一方、承認パケ
ットが不要な場合は、マイクロプロセッサ９側がパケッ
ト型ＤＲＡＭ１００１の内部状態を全て管理しており、
よってアクセスを要求した場合にはこれが常に受け入れ
られることが保証される場合である。Rambus技術では承
認パケットを必要とする方法を採っており、SyncLink技
術では承認パケットが不要な方法を採っている。

【００１９】図２０に、図１７の（ａ）から（ｃ）の３
つの構成のそれぞれにおいて、どのようにパケット型メ
モリバス１００２上でパケットが交信されるかを示し
た。図２０では、図１７と同じく、左側にバスマスター
であるマイクロプロセッサ９が、右側にスレーブデバイ
スであるパケット型ＤＲＡＭ１００１が位置するとして
いる。

【００２０】図１７（ａ）の構成においては全てのパケ
ットが双方向のパケット型メモリバス１００２上で交信
される。そこで、図２０（ａ）では、書き込み時、読み
取り時のそれぞれに場合分けして、パケット交信の模様
を説明した。書き込み時はまずマイクロプロセッサ９側
から要求パケットが送信され、次に書込みデータパケッ
トが送信される。パケット型ＤＲＡＭ１００１は承認パ
ケットを送信し、承認した場合には、正しくデータが書
き込まれることになる。読み取り時には、マイクロプロ
セッサ９側から要求パケットが送信され、パケット型Ｄ
ＲＡＭ１００１は承認パケットを送信する。承認した場
合には、その後にパケット型ＤＲＡＭ１００１から読み
取りデータパケットが送信される。なお、前述のよう
に、以上の動作において、承認パケットをまったく使わ
ないことも可能である。この場合は、承認パケットを取
り除くだけで残りのパケット交信はここでの説明と同様
である。

【００２１】図２０（ｂ）は、図１７（ｂ）の構成にお
いて、それぞれの種類のパケットが制御バス１００２―
１もしくはデータバス１００２―２のどちらで交信され
るかを示したものである。要求パケットは制御バス１０
０２―１上で、書き込みデータパケット、読み取りデー
タパケット及び承認パケットはデータバス１００２―２
上でそれぞれ交信される。なお、承認パケットは使用さ
れない場合もあり、実際に、この構成を用いるSyncLink
では承認パケットは使用されていない。

【００２２】図２０（ｃ）は、図１７（ｃ）の構成にお
いて、それぞれの種類のパケットが要求バス１００２―
３もしくは応答バス１００２―４のどちらで交信される
かを示したものである。要求パケットと書き込みデータ
パケットは要求バス１００２―１上で、読み取りデータ
パケットと承認パケットは応答バス１００２―２上でそ
れぞれ交信される。なお、承認パケットを使用しない場
合もある。

【００２３】図２１は、要求パケットを受け取った際の
パケット型ＤＲＡＭ１００１の処理手順について述べた
ものである。同図（ａ）が承認パケットを必要とする場
合、同図（ｂ）が承認パケットを必要としない場合であ
る。図２１（ａ）では、要求パケットを受信すると、ま
ずメモリデバイスＩＤの照合を行ない、要求に対して応
答すべきかどうかを判断する。応答しない場合にはこの
要求パケットに対する処理を終了する。応答すべきと判
断された場合には、要求パケットを解読してアクセスモ
ードを決定する。次に決定されたアクセスモードに基づ
くＤＲＡＭコア部１５もしくはメモリ制御レジスタ部１
６へのアクセスが、要求された通りに応答可能であるか
の可否を判定する。判定結果に基づき承認パケットを組
み立て、承認パケットを送信する。承認パケットは承認
の場合と非承認の場合があり、以後の動作はどちらかに
依存する。承認の場合はアクセスを実行する。読み取り
アクセスの場合は読み取りデータパケットの送信を行
い、要求パケットに対する一連の動作を終了する。ま
た、書き込みアクセスの場合は、アクセス終了後、要求
パケットに対する一連の動作を終了する。非承認の場合
は、アクセス準備を行なう。ここでアクセス準備とは、
例えばリフレッシュ期間中であればリフレッシュの終了
まで待つことであり、要求データのアドレスがセンスア
ンプ１８内に一時格納されたデータのアドレスと一致し
ない場合は、ＤＲＡＭバンク１７からセンスアンプ１８
に、要求されたデータを転送することである。アクセス
準備を終えると、そのままアクセスへ移行して承認の場
合と同様の動作を行なうか、あるいは、これで要求パケ
ットに関する一連の動作を終了して再度要求パケットが
送られてくるのを待つかのいずれかの方法をとる。

【００２４】図２１（ｂ）では、承認パケットを必要と
しないため、動作は非常に単純となっている。メモリデ
バイスＩＤを照合後、要求パケットを解読してアクセス
モードを決定し、そのアクセスを実行して必要に応じて
読み取りデータパケットの送信を行い、一連の動作を終
了する。

【００２５】図２２に、SyncLinkの場合を例にとって、
各パケットの典型的なフォーマットを示した。図２２
（ａ）から（ｃ）は要求パケット、（ｄ）は承認パケッ
ト、（ｅ）は読み取りデータパケット及び書込みの例で
ある。なお、SyncLinkでは制御バス１００２―１は１０
ビット、データバス１００２―２は１６ビットのメモリ
バス信号線構成となっている。

【００２６】図２２（ａ）はＤＲＡＭコア部１５への書
込みもしくは読み取りアクセスを行なうときの要求パケ
ットを示したものである。この場合、要求パケットは１
０ビットの制御バス１００２―１を４サイクル間占有す
る。最初の１サイクル目には、７ビットでデバイスＩ
Ｄ、残りの３ビットでコマンド０のフィールドを指定す
る。２サイクル目には３ビットでコマンド１、７ビット
でパラメータ０のフィールドを指定する。残りの２サイ
クルで、それぞれパラメータ１、２のフィールドを指定
する。コマンドフィールド（コマンド０、コマンド１）
で、図１８を用いて説明した動作タイプ名、要求先、動
作名、データ長、ＤＲＡＭコア部１５の制御をどのよう
に行なうか、などの制御信号情報を指定する。パラメー
タフィールド（パラメータ０、１、２）はＤＲＡＭコア
部１５内のデータのアドレスを指定する。

【００２７】図２２（ｂ）はメモリ制御レジスタ部１６
への読み取りアクセスを行なうときの要求パケットを示
したものである。２サイクル目の７ビットのパラメータ
０フィールドでメモリ制御レジスタ部１６のどのメモリ
制御レジスタ２９をアクセスするかを指定する。

【００２８】図２２（ｃ）はメモリ制御レジスタ部１６
への書込みアクセスを行なうときの要求パケットを示し
たものである。２サイクル目の７ビットのパラメータ０
フィールドでメモリ制御レジスタ部１６のどのメモリ制
御レジスタ２９をアクセスするかを指定する。３、４サ
イクル目のパラメータ１、２フィールドを用いて書込む
べきデータを指示している。

【００２９】図２２（ａ）から（ｃ）から明らかなよう
に、デバイスＩＤフィールドは全ての要求パケットに共
通であり、この部分を照合することで応答すべきパケッ
ト型ＤＲＡＭ１００１が一意に決まるようになってい
る。同様に、コマンド０、コマンド１のフィールドも全
ての要求パケットに共通であり、この部分をデコードす
ることでパケット型ＤＲＡＭ１００１がどのようなアク
セスを行なえばよいかが一意に決まるようになってい
る。パラメータフィールドは、要求するアクセスに応じ
て、ＤＲＡＭコア部１５内のデータのアドレス、メモリ
制御レジスタ２９の指定、書込みデータの指定、などを
行なう。なお、デバイスＩＤフィールドは、単一のパケ
ット型ＤＲＡＭ１００１を指定するとは限らない。複数
のパケット型ＤＲＡＭ１００１を同時に指定したり（マ
ルチキャストと呼ばれる）、パケット型メモリバス１０
０２に接続される全てのパケット型ＤＲＡＭ１００１を
同時に指定したり（ブロードキャストと呼ばれる）する
こともある。

【００３０】図２２（ｄ）は承認パケットのフォーマッ
トの例を示したものである。SyncLink技術に於いては承
認パケットは存在しないので、この例ではRambus技術の
承認パケットを参照してこれをSyncLinkのデータバス１
００２―２上で実現した場合のフォーマットを示した。
承認パケットは１サイクルの間データバス１００２―２
を占有し、先頭の２ビットで要求の認否、すなわち要求
に対して応答できるか否か、あるいは何らかのシステム
エラーが存在するかなどを応答する。

【００３１】図２２（ｅ）は、書込みデータパケットお
よび読み取りデータパケットのフォーマットの例を示し
たものである。両パケットとも、可変長のデータを、必
要なサイクル数分だけデータバス１００２―２を占有し
て送受信する。

【００３２】パケット型ＤＲＡＭ１００１の初期化動作
においては、パケット型メモリバス１００２に接続され
る全てのパケット型ＤＲＡＭ１００１が正しくパケット
型メモリバス１００２上のパケットを受信したり、ある
いはパケットを送信したり出来るために必要な初期設定
を行なう。その中で、それぞれのパケット型ＤＲＡＭ１
００１のメモリデバイスＩＤの設定が、以下のような手
順に則って行なわれる。

【００３３】このように、従来の技術であるパケット型
ＤＲＡＭ１００１とパケット型メモリバス１００２は、
一定のプロトコルに基づいてパケットを相互に交信する
という機能を実現している。一方、並列処理システムや
分散処理システムなどにおいては、複数のデバイス間で
相互に交信を行う従来技術が、古くから用いられてい
る。これらのシステムでは、複数のデバイス（あるいは
ノード）をバスやネットワークで接続し、これらのデバ
イス（ノード）間で相互に処理の依頼を行ったり、ある
いは並列して（もしくは平行して）行われる処理間の同
期を取ったりする為に、パケット交信やその他の相互通
信手段が用いられる。

【００３４】そのような従来技術は数多く存在するが、
一例を挙げると、Intel 社のマイクロプロセッサである
PentiumProのプロセッサバスが挙げられる。このバスに
関しては、COMPCON'96(Spring)で発表された論文"AnOve
rviewofthePentium(r)ProProcessorBus",byNitinSarang
dhar,etal.(pp.383)にその説明がある。PentiumProプロ
セッサバスは、複数のPentiumProやメモリコントロー
ラ、Ｉ／Ｏコントローラ等を接続することを想定してお
り、これらのデバイスの物理的・電気的な接続方法やバ
スの駆動プロトコルなどを定めている。またPentiumPro
プロセッサバスでは複数のPentiumPro間でのキャッシュ
コヒーレンシの維持方法の標準をも定めている。ここ
で、キャッシュコヒーレンシとは、それぞれのノードが
持つキャッシュメモリ内に別個にコピーされた同一のデ
ータに関して、それぞれのコピーが別の値を持つことが
ないように管理することを意味する。

【００３５】

【発明が解決しようとする課題】従来の技術であるパケ
ット型ＤＲＡＭ１００１とパケット型メモリバス１００
２は、一定のプロトコルに基づいてパケットを相互に交
信するという機能を実現している。これらの従来技術で
は、この機能をパケット型ＤＲＡＭ１００１へのＤＲＡ
Ｍアクセス、すなわちＤＲＡＭコア部１５およびメモリ
制御レジスタ部１６への書き込みもしくは読み取りアク
セス、及び、パケット型ＤＲＡＭ１００１の初期設定や
リフレッシュの制御のみにしか使用していない。しかし
ながら、パケットを交信することにより相互通信を実現
するという機能自体の本来的な応用範囲は、必ずしもＤ
ＲＡＭアクセスなどに限定されるものではなく、より広
範な目的に応える相互通信手段として利用可能である。

【００３６】このような他の目的として、何らかの演算
処理機能を有するコプロセッサをパケット型ＤＲＡＭ１
００１内に搭載し、パケット型メモリバス１００２を介
してバスマスタから何らかのパケットを送ることによ
り、そのコプロセッサの演算処理機能をバスマスタに制
御することがあげられる。このような構成のコプロセッ
サ内蔵パケット型ＤＲＡＭでは、オンチップのＤＲＡＭ
に対しては高バンド幅・低レイテンシのアクセスが可能
であるので、搭載されたコプロセッサがチップ内の大容
量ＤＲＡＭ内に記憶されたデータに対して高バンド幅・
低レイテンシＤＲＡＭアクセスを行なうことにより、効
率よく演算処理を実行することが出来るという利点があ
る。これまで説明してきたように、従来技術のパケット
型ＤＲＡＭ１００１には、ＤＲＡＭアクセス等の限定さ
れた用途以外にパケット交信機能を活用するという点に
ついて、まったく考察されておらず、上記のコプロセッ
サ内蔵パケット型ＤＲＡＭを制御するためのメモリバス
技術としては不十分であるという問題があった。

【００３７】一方、既に説明した並列処理システム等に
おけるプロセッサバス等の別の従来技術を用いれば、上
記のようなＤＲＡＭ内に搭載された演算処理機能の外部
制御は簡便に実現することが出来るように一見思われ
る。しかしながら、このような解決方法には以下のよう
な問題がある。

【００３８】並列処理システムにおけるプロセッサバス
等のプロトコルは、パケット型メモリバス１００２のプ
ロトコルよりも大幅に煩雑である。これは、幾つかの原
因に起因する。まず第１の原因は、プロセッサバスは複
数のバスマスタが存在することを前提にしたバスだとい
う事である。このため、複数のバスマスタが同時にプロ
セッサバスに対して要求を出す可能性が生じ、どのバス
マスタが要求を出せるかを決めるプロセッサバスの占有
権制御を行なわなければいけない。更にはデッドロック
やライブロックを避けるためのプロセッサバス上のフロ
ー制御も必要となる。また、並列処理・分散処理の効率
化のために、多数の種類のバス上の通信フォーマット
（パケットフォーマット）やあるいは多数の種類のバス
上の交信パターン（どのデバイスとどのデバイスの間で
どのようなタイミングで交信するか）をサポートしなけ
ればならない。また、キャッシュコヒーレンシなどのよ
うに、複数のプロセッサ間のデータの無矛盾性を保証す
る仕組をプロトコルに組み入れなければならないことも
ある。このようにプロトコルが煩雑であるため、これら
のシステムではプロセッサバスを介した相互交信に時間
がかかるという問題が生じる。

【００３９】これに対して、一般に、メモリバスに於い
ては要求を出すバスマスターが一つしかない為、メモリ
バスの調停が必要ない。また、サポートするパケットフ
ォーマットの数も少ない為、既に説明したようにパケッ
ト型メモリバス１００２のプロトコルは比較的単純であ
る。更にマイクロプロセッサやメモリコントローラ等の
パケット型メモリバス１００２のバスマスターがパケッ
ト型ＤＲＡＭ１００１の状態を管理しているとすると、
既に説明したように、承認パケットが必要のないプロト
コルを実現することが出来るため、非常に単純なプロト
コルを実現することが出来る。このように、プロトコル
が簡単であるため、従来技術のパケット型ＤＲＡＭ１０
０１とパケット型メモリバス１００２を用いたシステム
に於いては、パケットの生成、交信、解読などを高速に
行なうことが出来、パケット型メモリバス１００２を介
した相互交信を短時間で実行できるという特徴を有して
いる。ＤＲＡＭアクセスの遅延時間を如何に削減するか
という点は、データバンド幅の向上と並んでＤＲＡＭの
大きな設計課題であるため、上記の特徴はＤＲＡＭを用
いてシステムを構成する際に用いられるメモリバスとし
て非常によく適合した性質だということが出来る。

【００４０】このように、並列処理システムや分散処理
システムにおける従来技術を用いてパケット型ＤＲＡＭ
１００１およびパケット型メモリバス１００２を実現す
ると、プロトコルの処理に時間がかかり、ＤＲＡＭアク
セスの遅延時間を増大させてしまうという問題が生じ
る。通常のパケット型ＤＲＡＭ１００１として外部から
読み取りおよび書き込みアクセスが可能なコプロセッサ
内蔵パケット型ＤＲＡＭを実現しようとする場合、コプ
ロセッサの演算処理機能の外部制御を実現するためにパ
ケット型ＤＲＡＭ１００１としてのアクセスの遅延時間
が増大してしまうことは、許容出来ない。一方、従来技
術のパケット型ＤＲＡＭ１００１およびパケット型メモ
リバス１００２では、チップ内に搭載したコプロセッサ
の演算処理機能の外部制御を実現することが出来ない。

【００４１】本発明の第１の目的は、チップ内に搭載さ
れたコプロセッサの演算処理機能を外部から制御するこ
とを可能にする、柔軟で高機能なコプロセッサ内蔵パケ
ット型ＤＲＡＭの技術を確立することにある。

【００４２】本発明の第２の目的は、従来技術のパケッ
ト型ＤＲＡＭと比して、外部入出力信号端子の数と内部
ＤＲＡＭへのＤＲＡＭアクセスの遅延時間の双方の点に
おいて、なんら空間的および時間的オーバーヘッドを有
する事がないような、上記コプロセッサ内蔵パケット型
ＤＲＡＭの技術を確立することである。

【００４３】本発明の第３の目的は、上記コプロセッサ
内蔵パケット型ＤＲＡＭに対して、チップ内に搭載され
たコプロセッサの演算処理制御と、同じくチップ内に搭
載されたＤＲＡＭのＤＲＡＭアクセスとを外部から行な
うことが可能なパケット型メモリ／コプロセッサバスの
技術を確立することにある。

【００４４】本発明の第４の目的は、従来技術のパケッ
ト型メモリバスと比して、バスを構成する信号線本数と
ＤＲＡＭアクセス時のバスタイミングの双方の点におい
て、なんら空間的および時間的オーバーヘッドを有する
ことがないような、上記パケット型メモリ／コプロセッ
サバスの技術を確立することである。

【００４５】本発明の第５の目的は、上記コプロセッサ
内蔵パケット型ＤＲＡＭとパケット型メモリ／コプロセ
ッサバスにより、任意数のパケット型ＤＲＡＭと任意数
のコプロセッサ内蔵パケット型ＤＲＡＭを混在して同一
のパケット型メモリ／コプロセッサバスに接続し、パケ
ット型ＤＲＡＭおよびコプロセッサ内蔵パケット型ＤＲ
ＡＭへのＤＲＡＭアクセスと、コプロセッサ内蔵パケッ
ト型ＤＲＡＭへのコプロセッサの演算処理機能の制御と
を上記のパケット型メモリ／コプロセッサバスを介して
混在して行なうことができるような、コプロセッサ内蔵
パケット型ＤＲＡＭとパケット型メモリ／コプロセッサ
バスの技術を確立することである。

【００４６】

【課題を解決するための手段】本発明のコプロセッサ内
蔵パケット型メモリＬＳＩは、メモリ部、制御部、イン
タフェース部及びＮ（自然数）個のコプロセッサ部から
構成され、外部入出力端子によりチップ外部のパケット
型メモリ／コプロセッサバスに接続されるコプロセッサ
内蔵パケット型メモリＬＳＩであって、メモリ部に対し
てメモリデバイスＩＤを、Ｎ個のコプロセッサのそれぞ
れに対してコプロセッサデバイスＩＤをそれぞれ設定し
て、これらのメモリデバイスＩＤ及びコプロセッサデバ
イスＩＤをチップ内に保持し、メモリデバイスＩＤもし
くはコプロセッサデバイスＩＤは、パケット型メモリ／
コプロセッサバスに接続された全てのコプロセッサ内蔵
パケット型メモリＬＳＩ内の任意のメモリ部及び任意の
コプロセッサ部の間で、いずれのメモリ部もしくはコプ
ロセッサ部を指定するかを一意に識別可能なものである
ことを特徴とする。

【００４７】本発明のコプロセッサ内蔵パケット型メモ
リは、ＬＳＩメモリ部、制御部、インタフェース部及び
Ｎ（自然数）個のコプロセッサ部から構成され、メモリ
部はメモリコア部とメモリ制御レジスタ部で構成され、
コプロセッサ部は演算コア部、演算制御部及び演算制御
レジスタ部で構成され、メモリ制御レジスタ部は第１の
所定数のメモリ制御レジスタを有し、演算制御レジスタ
部は第２の所定数の演算制御レジスタを有し、メモリ部
と制御部が内部メモリデータバスで接続され、Ｎ個のコ
プロセッサ部と制御部がそれぞれ内部コプロセッサデー
タバスで接続され、任意本数の信号端子を有する外部入
出力端子によりチップ外部のパケット型メモリ／コプロ
セッサバスに接続されるコプロセッサ内蔵パケット型メ
モリＬＳＩであって、メモリ部に対してメモリデバイス
ＩＤを、Ｎ個のコプロセッサのそれぞれに対してコプロ
セッサデバイスＩＤをそれぞれ設定して、これらのメモ
リデバイスＩＤ及びコプロセッサデバイスＩＤをチップ
内に保持し、メモリデバイスＩＤもしくはコプロセッサ
デバイスＩＤは、パケット型メモリ／コプロセッサバス
に接続された全てのコプロセッサ内蔵パケット型メモリ
ＬＳＩ内の任意のメモリ部及び任意のコプロセッサ部の
間で、いずれのメモリ部もしくはコプロセッサ部を指定
するかを一意に識別可能なものであることを特徴とす
る。

【００４８】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩは、メモリコア部がダイナミックランダムアク
セスメモリ（ＤＲＡＭ）を用いて構成されることを特徴
とする。

【００４９】本発明のメモリシステムは、一つのバスマ
スターと、上述のコプロセッサ内蔵パケット型ＬＳＩ
と、これらを接続するパケット型メモリ／コプロセッサ
バスとを備えたメモリシステムであって、このパケット
型メモリ／コプロセッサバスは、バスマスターがパケッ
ト型メモリ／コプロセッサバスにパケットを送信すると
きにパケット型メモリ／コプロセッサバスのバス占有権
の調停を行なう必要がない単一バスマスター型バスであ
ることを特徴とし、更に、バスマスターからコプロセッ
サ内蔵パケット型メモリＬＳＩへの単方向バスである制
御バスと、バスマスターとコプロセッサ内蔵パケット型
メモリＬＳＩ間の双方向バスであるデータバスとをその
一部として有することを特徴とする。

【００５０】本発明のメモリシステムは、一つのバスマ
スターと、上述のコプロセッサ内蔵パケット型ＬＳＩ
と、これらを接続するパケット型メモリ／コプロセッサ
バスとを備えたメモリシステムであって、このパケット
型メモリ／コプロセッサバスは、バスマスターがパケッ
ト型メモリ／コプロセッサバスにパケットを送信すると
きにパケット型メモリ／コプロセッサバスのバス占有権
の調停を行なう必要がない単一バスマスター型バスであ
ることを特徴とし、更に、バスマスターからコプロセッ
サ内蔵パケット型メモリＬＳＩへの単方向バスである要
求バスと、コプロセッサ内蔵パケット型メモリＬＳＩか
らバスマスターへの単方向バスである応答バスとをその
一部として有することを特徴とする。

【００５１】本発明のメモリシステムは、一つのバスマ
スターと、上述のコプロセッサ内蔵パケット型ＬＳＩ
と、これらを接続するパケット型メモリ／コプロセッサ
バスとを備えたメモリシステムであって、このパケット
型メモリ／コプロセッサバスは、バスマスターがパケッ
ト型メモリ／コプロセッサバスにパケットを送信すると
きにパケット型メモリ／コプロセッサバスのバス占有権
の調停を行なう必要がない単一バスマスター型バスであ
ることを特徴とし、更に、バスマスターがパケット型メ
モリ／コプロセッサバスに送信可能なパケットとして要
求パケットおよび書込みデータパケットの二つのパケッ
トタイプを有し、コプロセッサ内蔵パケット型メモリＬ
ＳＩがパケット型メモリ／コプロセッサバスに送信可能
なパケットとして読み取りデータパケットの一つのパケ
ットタイプを有することを特徴とするメモリシステム。

【００５２】本発明のメモリシステムは、一つのバスマ
スターと、請求項２または３記載のコプロセッサ内蔵パ
ケット型ＬＳＩち、これらを接続するパケット型メモリ
／コプロセッサバスとを備えたメモリシステムであっ
て、このパケット型メモリ／コプロセッサバスは、バス
マスターがパケット型メモリ／コプロセッサバスにパケ
ットを送信するときにパケット型メモリ／コプロセッサ
バスのバス占有権の調停を行なう必要がない単一バスマ
スター型バスであることを特徴とし、更に、バスマスタ
ーがパケット型メモリ／コプロセッサバスに送信可能な
パケットとして要求パケットおよび書込みデータパケッ
トの二つのパケットタイプを有し、コプロセッサ内蔵パ
ケット型メモリＬＳＩがパケット型メモリ／コプロセッ
サバスに送信可能なパケットとして読み取りデータパケ
ットおよび承認パケットの二つのパケットタイプを有す
ることを特徴とする。

【００５３】本発明のメモリシステムは、要求パケット
が、デバイスＩＤフィールド、コマンドフィールド及び
パラメータフィールドを有し、デバイスＩＤフィールド
は、当該の要求パケットが、パケット型メモリ／コプロ
セッサバスに接続された任意のコプロセッサ内蔵パケッ
ト型メモリＬＳＩ内の一つあるいは複数のメモリ部ない
しはコプロセッサ部のいずれに対して処理を要求するか
を指定するものであり、コマンドフィールドは当該の要
求パケットが要求する処理の内容を指示するものであ
り、パラメータフィールドは当該の要求パケットが要求
する処理の実行に必要となるパラメータを与えるもので
あることを特徴とする。

【００５４】本発明のメモリシステムは、デバイスＩＤ
フィールドのフィールド長が、当該のデバイスＩＤフィ
ールドがメモリ部を指定するかコプロセッサ部を指定す
るかによらず固定長であり、コマンドフィールドも、当
該のデバイスＩＤフィールドがメモリ部を指定するかコ
プロセッサ部を指定するかによらず固定長であることを
特徴とする。

【００５５】本発明のメモリシステムは、デバイスＩＤ
フィールドのフィールド長が、当該のデバイスＩＤフィ
ールドがメモリ部を指定するかコプロセッサ部を指定す
るかによらず固定長であり、コマンドフィールドは、当
該のデバイスＩＤフィールドがメモリ部を指定するかコ
プロセッサ部を指定するかに依存して、そのフィールド
長が異なることを特徴とする。

【００５６】本発明のメモリシステムは、パケット型メ
モリ／コプロセッサバスから外部入出力端子を介してイ
ンタフェース部が要求パケットを受信し、制御部が当該
の要求パケット内のデバイスＩＤフィールドとチップ内
に保持されたメモリデバイスＩＤ及び複数のコプロセッ
サデバイスＩＤとを照合し、デバイスＩＤフィールドが
メモリデバイスＩＤ及びコプロセッサデバイスＩＤのう
ちのいずれかを指定したときにのみ、制御部が要求パケ
ットに含まれるコマンドフィールドをデコードして、当
該のデバイスＩＤフィールドにより指定されたメモリ部
もしくはコプロセッサ部に対して要求パケットの要求す
るところの処理の実行を指示することを特徴とする。

【００５７】本発明のメモリシステムは、メモリ部に対
してメモリデバイスＩＤレジスタを、任意数のコプロセ
ッサに対してコプロセッサデバイスＩＤレジスタをそれ
ぞれ設け、メモリデバイスＩＤとコプロセッサデバイス
ＩＤをそれぞれメモリデバイスＩＤレジスタとコプロセ
ッサデバイスＩＤレジスタに格納し、メモリデバイスＩ
ＤレジスタとコプロセッサデバイスＩＤレジスタに接続
されるメモリ／コプロセッサデバイスＩＤ照合回路を設
け、メモリ／コプロセッサデバイスＩＤ照合回路におい
て、要求パケットのデバイスＩＤフィールドとメモリデ
バイスＩＤレジスタとの間の照合と、要求パケットのデ
バイスＩＤフィールドとそれぞれのコプロセッサデバイ
スＩＤレジスタとの間の照合とを並列に行い、デバイス
ＩＤフィールドがいずれかのメモリデバイスＩＤもしく
はコプロセッサデバイスＩＤを指定しているかどうかを
判定することを特徴とする。

【００５８】本発明のメモリシステムは、メモリデバイ
スＩＤレジスタをメモリ制御レジスタの一つとし、コプ
ロセッサデバイスＩＤレジスタを演算制御レジスタの一
つとして、それぞれメモリ制御レジスタ部及び演算制御
レジスタ部に設けることを特徴とする。

【００５９】本発明のメモリシステムは、要求パケット
のデバイスＩＤフィールドがメモリ部もしくはコプロセ
ッサ部のいずれを指定するかにより制御部におけるコマ
ンドフィールドのデコード方法を変えることで、メモリ
部もしくはコプロセッサ部のいずれを対象とするかによ
り、同一のビットパターンを持つコマンドフィールドが
違った処理の要求を表わすことを特徴とする。

【００６０】本発明のメモリシステムは、要求パケット
内のデバイスＩＤフィールドがメモリデバイスＩＤを指
定した際には、制御部が当該の要求パケットのコマンド
フィールドをデコードし、デコード結果に応じて、制御
部がメモリ部内のメモリコア部ないしはメモリ制御レジ
スタ部への書込みアクセスもしくは読み取りアクセスを
メモリ部に指示することを特徴とする。

【００６１】本発明のメモリシステムは、要求パケット
内のデバイスＩＤフィールドがメモリデバイスＩＤを指
示した際には、制御部が当該の要求パケットのコマンド
フィールドをデコードし、デコード結果に応じて、制御
部が当該の要求パケットの要求するところの書込みアク
セスもしくは読み取りアクセスをメモリ部が実行可能か
どうかを判断し、当該の判断結果を承認パケットとして
パケット型メモリ／コプロセッサバスへ送信した上で、
メモリ部が実行可能な場合には、制御部がメモリ部内の
メモリコア部ないしはメモリ制御レジスタ部への書込み
アクセスもしくは読み取りアクセスをメモリ部に指示す
ることを特徴とする。

【００６２】本発明のメモリシステムは、要求パケット
内のデバイスＩＤフィールドがコプロセッサ部のうちの
いずれかを指示した際には、制御部がコマンドフィール
ドをデコードし、デコード結果に応じて、制御部が当該
のコプロセッサ部内の演算制御レジスタ部への書込みア
クセス及び読み取りアクセスのいずれかを当該のコプロ
セッサ部に指示することを特徴とする。

【００６３】本発明のメモリシステムは、要求パケット
内のデバイスＩＤフィールドがコプロセッサ部のうちの
いずれかを指示した際には、制御部がコマンドフィール
ドをデコードし、デコード結果に応じて、制御部が当該
の要求パケットの要求するところの書込みアクセスもし
くは読み取りアクセスを当該のコプロセッサ部が実行可
能かどうかを判断し、当該の判断結果を承認パケットと
してパケット型メモリ／コプロセッサバスへ送信した上
で、当該のコプロセッサ部が実行可能な場合には、制御
部が当該のコプロセッサ部内の演算制御レジスタ部への
書込みアクセス及び読み取りアクセスのいずれかを当該
のコプロセッサ部に指示することを特徴とする。

【００６４】本発明のメモリシステムは、要求パケット
内のデバイスＩＤフィールドがメモリデバイスＩＤを指
定した際には、制御部が当該の要求パケットのコマンド
フィールドをデコードし、デコード結果に応じて、制御
部がメモリ部内のメモリコア部ないしはメモリ制御レジ
スタ部への書込みアクセスもしくは読み取りアクセスを
メモリ部に指示し、要求パケット内のデバイスＩＤフィ
ールドがコプロセッサ部のうちのいずれかを指示した際
には、制御部がコマンドフィールドをデコードし、デコ
ード結果に応じて、制御部が当該の要求パケットの要求
するところの書込みアクセスもしくは読み取りアクセス
を当該のコプロセッサ部が実行可能かどうかを判断し、
当該の判断結果を承認パケットとしてパケット型メモリ
／コプロセッサバスへ送信した上で、当該のコプロセッ
サ部が実行可能な場合には、制御部が当該のコプロセッ
サ部内の演算制御レジスタ部への書込みアクセス及び読
み取りアクセスのいずれかを当該のコプロセッサ部に指
示することを特徴とする。

【００６５】本発明のメモリシステムは、要求パケット
内のデバイスＩＤフィールドがメモリデバイスＩＤを指
定した際には、制御部が当該の要求パケットのコマンド
フィールドをデコードし、デコード結果に応じて、制御
部がメモリ部内のメモリコア部ないしはメモリ制御レジ
スタ部への書込みアクセスもしくは読み取りアクセスを
メモリ部に指示し、要求パケット内のデバイスＩＤフィ
ールドが任意数のコプロセッサ部のうちのいずれかを指
示した際には、制御部がコマンドフィールドをデコード
し、デコード結果が演算制御レジスタへの書込みアクセ
スを指示している場合には、制御部が当該の書込みアク
セスを当該のコプロセッサ部が実行可能かどうかを判断
し、当該の判断結果を承認パケットとしてパケット型メ
モリ／コプロセッサバスへ送信した上で、当該のコプロ
セッサ部が実行可能な場合には、制御部が当該のコプロ
セッサ部内の演算制御レジスタ部への書込みアクセスを
当該のコプロセッサ部に指示し、デコード結果が演算制
御レジスタへの読み取りアクセスを指示している場合に
は、制御部が当該のコプロセッサ部内の演算制御レジス
タ部への読み取りアクセスを当該のコプロセッサ部に指
示することを特徴とする。

【００６６】本発明のメモリシステムはメモリコア部へ
の書込みアクセスにおいては、メモリ部は、パケット型
メモリ／コプロセッサバスからインタフェース部を介し
て受信した書込みデータパケットを制御部を介して受け
取って、当該の要求パケット内のパラメータフィールド
が指定するメモリアドレスを用いてメモリコア部へ書込
むことを特徴とする。

【００６７】本発明のメモリシステムは、メモリ制御レ
ジスタ部への書込みアクセスにおいては、メモリ部は、
パケット型メモリ／コプロセッサバスからインタフェー
ス部を介して受信した書込みデータパケットを制御部を
介して受け取って、当該の要求パケット内のパラメータ
フィールドが指定するメモリ制御レジスタへ書込むこと
を特徴とする。

【００６８】本発明のメモリシステムは、メモリ制御レ
ジスタ部への書込みアクセスにおいては、メモリ部は、
当該の要求パケット内のパラメータフィールド内の一部
に含まれる書込みデータを制御部を介して受け取って、
当該の要求パケット内のパラメータフィールドの一部が
指定するメモリ制御レジスタへ書込むことを特徴とす
る。

【００６９】本発明のメモリシステムは、メモリコア部
及びメモリ制御レジスタ部への読み取りアクセスにおい
ては、メモリ部は、当該の要求パケット内のパラメータ
フィールドの指定にしたがってメモリコア部もしくはメ
モリ制御レジスタ部から読み取ったデータを制御部へ渡
し、制御部は読み取りデータパケットを生成し、インタ
フェース部が読み取りデータパケットを外部入出力端子
を介してパケット型メモリ／コプロセッサバスへ送信す
ることを特徴とする。

【００７０】本発明のメモリシステムは、演算制御レジ
スタ部への書込みアクセスにおいては、コプロセッサ部
は、パケット型メモリ／コプロセッサバスからインタフ
ェース部を介して受信した書込みデータパケットを制御
部を介して受け取って当該の要求パケット内のパラメー
タフィールドが指定する演算制御レジスタへ書込むこと
を特徴とする。

【００７１】本発明のメモリシステムは、演算制御レジ
スタ部への書込みアクセスにおいては、コプロセッサ部
は、当該の要求パケット内のパラメータフィールド内の
一部に含まれる書込みデータを制御部を介して受け取っ
て、当該の要求パケット内のパラメータフィールドの一
部が指定する演算制御レジスタへ書込むことを特徴とす
る。

【００７２】本発明のメモリシステムは、演算制御レジ
スタ部への読み取りアクセスにおいては、コプロセッサ
部は、当該の要求パケット内のパラメータフィールドが
指定する演算制御レジスタから読み取ったデータを制御
部へ渡し、制御部は読み取りデータパケットを生成し、
インタフェース部が読み取りデータパケットを外部入出
力端子を介してパケット型メモリ／コプロセッサバスへ
送信することを特徴とする。

【００７３】本発明のメモリシステムは、メモリコア
部、メモリ制御レジスタ部、演算制御レジスタ部への読
み取りアクセスの際にコプロセッサ内蔵パケット型メモ
リが読み取りデータパケットをパケット型メモリ／コプ
ロセッサバスに送信するバスサイクルと、演算制御レジ
スタ部への書込みアクセスの際に承認パケットをパケッ
ト型メモリ／コプロセッサバスに送信するバスサイクル
とが、要求パケットを受信したバスサイクルから見て同
一のバスタイミングであることを特徴とする。

【００７４】本発明のメモリシステムは、演算制御レジ
スタ部内に演算開始レジスタを設け、演算開始レジスタ
は当該のコプロセッサ部が演算処理の実行の開始を行う
際に参照する演算制御レジスタであり、要求パケットの
コマンドフィールド及びパラメータフィールドにより演
算開始レジスタに対する書込みアクセスが指示された際
には、当該の要求パケットのパラメータフィールドに含
まれた書込みデータかあるいは書込みデータパケットの
データをプログラムポインタとして用い、プログラムポ
インタの指示する演算処理を実行することを特徴とす
る。

【００７５】本発明のメモリシステムは、演算開始レジ
スタに対する書込みアクセスが指示された際に、指示さ
れた演算処理の実行を開始できるかどうかの情報を、承
認パケットとしてパケット型メモリ／コプロセッサバス
に送信することを特徴とする。

【００７６】本発明のメモリシステムは、演算制御レジ
スタの一つとして演算結果レジスタを設け、演算結果レ
ジスタは当該のコプロセッサ部が演算処理を行った結果
を書込む演算制御レジスタであり、要求パケットのコマ
ンドフィールド及びパラメータフィールドにより演算結
果レジスタに対する読み取りアクセスが指示された際に
は、当該の演算結果レジスタに格納されたデータを読み
取りデータパケットとして生成することを特徴とする。

【００７７】本発明のメモリシステムは、演算結果レジ
スタに対する読み取りアクセスが指示された際に、指示
された演算結果レジスタにすでに演算処理の結果が書込
まれているかどうかの情報を、承認パケットとしてパケ
ット型メモリ／コプロセッサバスに送信することを特徴
とする。

【００７８】本発明のメモリシステムは、演算結果レジ
スタに対する読み取りアクセスが指示された際に、指示
された演算結果レジスタにすでに演算処理の結果が書込
まれているかどうかの情報を、読み取りデータパケット
内に含めてパケット型メモリ／コプロセッサバスに送信
することを特徴とする。

【００７９】本発明のメモリシステムは、演算制御レジ
スタに当該のコプロセッサ部が演算処理を実行するため
に必要なパラメータを書込みアクセスにより設定した後
に、演算開始レジスタへの書込みアクセスにより当該の
コプロセッサ部の演算処理を開始させ、当該のコプロセ
ッサ部は当該の演算制御レジスタを参照しながら演算処
理を実行することを特徴とする。

【００８０】本発明のメモリシステムは、任意数の演算
制御レジスタに、当該のコプロセッサ部が演算処理の結
果を書込み、演算結果レジスタに対する読み取りアクセ
スにより演算結果の内の一部の読み取りが成功した後
に、当該の演算制御レジスタに対する読み取りアクセス
により演算結果の残りの部分の読み取りを行なうことを
特徴とする。

【００８１】本発明のメモリシステムは、演算処理の実
行中に、演算制御レジスタの一部を当該のコプロセッサ
部が当該の演算処理を実行する際の中間結果を保持する
目的で使用することを特徴とする。

【００８２】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩは、外部入出力端子として外部セレクトイン端
子と外部セレクトアウト端子を設け、メモリ部およびＮ
個のコプロセッサ部の全てに内部セレクトイン端子と内
部セレクトアウト端子を設け、メモリ部及びＮ個のコプ
ロセッサ部間で、あるメモリ部ないしはコプロセッサ部
の内部セレクトアウト端子と別のメモリ部ないしはコプ
ロセッサ部の内部セレクトイン端子を任意の順番で接続
することで１次元のメモリ部−コプロセッサ部連鎖を構
成し、外部セレクトイン端子とメモリ部−コプロセッサ
部連鎖の先頭のメモリ部ないしはコプロセッサ部の内部
セレクトイン端子とを接続し、外部セレクトアウト端子
とメモリ部−コプロセッサ部連鎖の最後尾のメモリ部な
いしはコプロセッサ部の内部セレクトアウト端子とを接
続することを特徴とする。

【００８３】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩの制御方法は、初期化動作として、メモリデバ
イスＩＤもしくはコプロセッサデバイスＩＤをあらかじ
め定められた同一の初期状態値に設定する動作と、全て
の内部セレクトアウト端子から論理値０を出力するよう
に設定する動作を行い、初期化動作後は、初期状態値に
メモリデバイスＩＤもしくはコプロセッサデバイスＩＤ
が設定されたメモリ部あるいはコプロセッサ部は、当該
のメモリ部ないしはコプロセッサ部の内部セレクトイン
端子から論理値０が入力されている間は、当該のメモリ
部ないしはコプロセッサ部への書込みアクセスを無視
し、当該の内部セレクトアウト端子から論理値０を出力
し、当該のメモリ部ないしはコプロセッサ部の内部セレ
クトイン端子から論理値１が入力された際には、当該の
メモリ部ないしはコプロセッサ部への書込みアクセスに
応じて、当該のメモリデバイスＩＤレジスタもしくはコ
プロセッサデバイスＩＤレジスタへ要求パケット内のパ
ラメータフィールドで指示されたメモリデバイスＩＤも
しくはコプロセッサデバイスＩＤの書込みアクセスを行
い、当該の内部セレクトアウト端子から論理値１を出力
することを特徴とする。

【００８４】本発明のメモリシステムは、パケット型メ
モリ／コプロセッサバスに接続されるコプロセッサ内蔵
パケット型メモリＬＳＩ同士の外部セレクトアウト端子
と外部セレクトイン端子とを１次元の鎖状に接続してコ
プロセッサ内蔵パケット型メモリＬＳＩ連鎖を構成し、
バスマスターに外部セレクトイン端子と外部セレクトア
ウト端子を設け、バスマスターの外部セレクトアウト端
子とコプロセッサ内蔵パケット型メモリＬＳＩ連鎖の先
頭のコプロセッサ内蔵パケット型メモリＬＳＩの外部セ
レクトイン端子を接続し、コプロセッサ内蔵パケット型
メモリＬＳＩ連鎖の最後尾のコプロセッサ内蔵パケット
型メモリＬＳＩの外部セレクトアウト端子とバスマスタ
ーの外部セレクトイン端子とを接続することを特徴とす
る。

【００８５】本発明のメモリシステムの制御方法は、全
てのコプロセッサ内蔵パケット型メモリＬＳＩに対して
初期化動作を行って、全てのメモリデバイスＩＤ及び全
てのコプロセッサデバイスＩＤを初期状態値に設定する
とともに全ての外部セレクトアウト端子及び全ての内部
セレクトアウト端子を論理値０に設定した後、バスマス
ターが自身の外部セレクトアウト端子を論理値１に駆動
して、初期状態値をデバイスＩＤフィールドで指定し新
しいメモリデバイスＩＤもしくはコプロセッサデバイス
ＩＤをパラメータフィールドで指定した書込みパケット
を送信することで、コプロセッサ内蔵パケット型メモリ
ＬＳＩ連鎖の先頭のコプロセッサ内蔵パケット型メモリ
ＬＳＩ内の、メモリ部−コプロセッサ部連鎖の先頭のメ
モリ部もしくはコプロセッサ部に対してメモリデバイス
ＩＤもしくはコプロセッサデバイスＩＤを設定し、続い
てメモリ部−コプロセッサ部連鎖及びコプロセッサ内蔵
パケット型メモリＬＳＩ連鎖を通して、論理値１がメモ
リ部ないしはコプロセッサ部、及びコプロセッサ内蔵パ
ケット型メモリＬＳＩ間を順次転送されていくことに応
じて、バスマスタが、初期状態値をデバイスＩＤフィー
ルドで指定し新しいメモリデバイスＩＤもしくはコプロ
セッサデバイスＩＤをパラメータフィールドで指定した
書込みパケットを送信することで、順次、メモリ部ない
しはコプロセッサ部のメモリデバイスＩＤないしはコプ
ロセッサデバイスＩＤを設定することにより、パケット
型メモリ／コプロセッサバスに接続された全てのコプロ
セッサ内蔵パケット型メモリＬＳＩ内の任意のメモリ部
及び任意のコプロセッサ部の間で、いずれのメモリ部も
しくはコプロセッサ部を指定するかを一意に識別可能な
メモリデバイスＩＤ及びコプロセッサデバイスＩＤをメ
モリ部およびコプロセッサ部に設定することを特徴とす
る。

【００８６】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩは、メモリ制御レジスタ及び演算制御レジスタ
として、それぞれデバイス定義レジスタを設け、デバイ
ス定義レジスタにあらかじめデバイス定義情報を格納
し、デバイス定義情報はメモリ部とコプロセッサ部のい
ずれであるかを示す情報であることを特徴とする。

【００８７】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩの制御方法は、バスマスタが、デバイスＩＤを
指定してメモリ制御レジスタもしくは演算制御レジスタ
内のデバイス定義レジスタに対して読み取りを行なって
デバイス定義情報を受け取ることにより、バスマスタ
が、指定したデバイスＩＤがメモリ部に付与されたもの
であるかコプロセッサ部に付与されたものであるかを認
知することを特徴とする。

【００８８】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩの制御方法は、デバイス定義レジスタに対する
読み取りを要求する際の要求パケットが、当該の読み取
り動作がメモリ部かあるいはコプロセッサ部を対象とす
るによらず、デバイスＩＤフィールドの指定だけが異な
る要求パケットであることを特徴とする。

【００８９】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩは、演算制御レジスタとして、機能定義レジス
タを設け、機能定義レジスタにあらかじめ機能定義コー
ドを格納し、機能定義コードはコプロセッサ部の演算処
理機能を分類したコードであることを特徴とする。

【００９０】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩの制御方法は、バスマスタが、デバイスＩＤを
指定して演算制御レジスタ内の機能定義レジスタに対し
て読み取りを行なって機能定義コードを受け取ることに
より、バスマスタが、指定したデバイスＩＤに対応する
コプロセッサ部の演算処理機能を認知することを特徴と
する。

【００９１】本発明のコプロセッサ内蔵パケット型メモ
リＬＳＩは、メモリ部とコプロセッサ部にそれぞれ固有
のメモリデバイスＩＤとコプロセッサデバイスＩＤを与
えられており、本発明のパケット型メモリ／コプロセッ
サバス上を交信される要求パケット内のＩＤフィールド
によりメモリデバイスＩＤかコプロセッサデバイスＩＤ
かを指定することにより、メモリ部への処理要求とコプ
ロセッサ部への処理要求とを区別している。

【００９２】本発明のパケット型メモリ／コプロセッサ
バスは、単一バスマスタ構成を用いることで、バスの占
有権制御を不要化し、バスタイミングの設定などを簡単
化している。

【００９３】本発明のパケット型メモリ／コプロセッサ
バス及びコプロセッサ内蔵パケット型メモリＬＳＩは、
バスマスタがコプロセッサ部のコプロセッサデバイスＩ
Ｄを指定して書込みアクセスもしくは読み取りアクセス
うを行なうことにより、コプロセッサ部の外部制御を実
現している。

【００９４】

【発明の実施の形態】図１に本発明に基づくコプロセッ
サ内蔵パケット型ＤＲＡＭ１の構成の実施の形態を示し
た。

【００９５】同図において、コプロセッサ内蔵パケット
型ＤＲＡＭ１は、メモリ部１１、制御部１２、インタフ
ェース部１３、及びコプロセッサ部１４とから構成され
ている。メモリ部１１はＤＲＡＭコア部１５とメモリ制
御レジスタ部１６からなり、ＤＲＡＭコア部１５は、複
数のＤＲＡＭバンク１７と、それらに対応する複数のセ
ンスアンプ１８から構成されている。メモリ制御レジス
タ部１６は複数のメモリ制御レジスタ２９を内部に有し
ている。制御部１２はメモリ／演算制御論理回路１９、
制御信号レジスタ２０、書き込みデータレジスタ２１、
読み取りデータレジスタ２２、及びメモリ／コプロセッ
サデバイスＩＤ照合回路２３から構成されている。制御
部１２の入出力信号端子は、入力端子である制御信号端
子２４及び書き込みデータ端子２５、出力端子である読
み取りデータ端子２６の３種類が存在し、これらの入出
力信号端子はインタフェース部１３に接続される。イン
タフェース部１３は複数の信号端子で構成される外部入
出力端子５に接続される。メモリ部１１と制御部１２は
双方向バスである内部メモリデータバス２７により接続
されている。コプロセッサ部１４は、演算コア部３０、
演算制御部３１、演算制御レジスタ部３２から構成され
る。演算制御レジスタ部３２は複数の演算制御レジスタ
３３を内部に有している。コプロセッサ部１４は双方向
バスである内部コプロセッサデータバス２８により制御
部１２に接続される。

【００９６】なお、本発明に於いてはコプロセッサ内蔵
パケット型ＤＲＡＭ１内のコプロセッサ部１４は、複数
個搭載することも出来るが、簡単のために図１の実施の
形態の構成では１個のコプロセッサ部１４を搭載する場
合を示した。

【００９７】図１において、メモリ部１１内のメモリ制
御レジスタ部１６と、コプロセッサ部１４内の演算制御
レジスタ部３２は、それぞれメモリ／コプロセッサデバ
イスＩＤ照合回路２３に接続されている。これは、後述
するように、外部入出力端子５から制御信号レジスタ２
０を介してメモリ／コプロセッサデバイスＩＤ照合回路
２３に与えられるデバイスＩＤの指定と、メモリ制御レ
ジスタ部１６内のあるメモリ制御レジスタ２９に記憶さ
れたメモリデバイスＩＤ及び演算制御レジスタ部３２内
のある演算制御レジスタ３３に記憶されたコプロセッサ
デバイスＩＤとを照合して、外部入出力端子５で受信し
た処理の要求が、当該のメモリ部１１かあるいはコプロ
セッサ部１４に対するものであるかどうかを判断するた
めのものである。ここで、メモリデバイスＩＤとコプロ
セッサデバイスＩＤは、それぞれのメモリ部１１とコプ
ロセッサ部１４に対して一つづつ割り振られるものであ
る。

【００９８】図２は本発明に基づくコプロセッサ内蔵パ
ケット型ＤＲＡＭ１およびパケット型メモリ／コプロセ
ッサバス２の構成の実施の形態を示すブロック図であ
る。同図では、コプロセッサ内蔵パケット型ＤＲＡＭ１
のインタフェース部１３の構成とパケット型メモリ／コ
プロセッサバス２の構成の３つの実施の形態について、
図２（ａ）から（ｃ）までの図面で示している。本発明
のパケット型メモリ／コプロセッサバス２においては、
パケット型メモリ／コプロセッサバス２上のバスマスタ
は只一つであると限られており、パケット型メモリ／コ
プロセッサバス２に接続された複数のコプロセッサ内蔵
パケット型ＤＲＡＭ１は全てスレーブデバイスとして働
く。一般に、バスマスタとはバスを占有してバスに対し
て要求を出すことが可能なデバイスのことを、スレーブ
デバイスとは、上記のバスマスタの要求に応じて応答は
返すが、自発的にバスに要求を出すことはないデバイス
のことをそれぞれ意味する。このようにバスマスタを一
つに限定し残りのバス上のデバイスを全てスレーブデバ
イスとすることで、パケット型メモリ／コプロセッサバ
ス２のプロトコルを簡単化することが出来る。なお、図
２ではパケット型メモリ／コプロセッサバス２のバスマ
スタとしてマイクロプロセッサ９が接続されるとしてい
るが、実際には他のバスマスタ、例えばメモリコントロ
ーラや信号処理プロセッサ、グラフィクスアクセラレー
タ、及びその他のASICなどでもよい。

【００９９】図２（ａ）の構成では、図１と同様に、コ
プロセッサ内蔵パケット型ＤＲＡＭ１はメモリ部１１、
制御部１２、インタフェース部１３、及びコプロセッサ
部１４から構成されている。制御部１２の入出力端子で
ある制御信号端子２４、書き込みデータ端子２５、読み
取りデータ端子２６は全てインタフェース部１３に接続
されている。インタフェース部１３は、外部入出力端子
５を介して、マイクロプロセッサ９と複数のコプロセッ
サ内蔵パケット型ＤＲＡＭ１を接続するパケット型メモ
リ／コプロセッサバス２に接続されている。パケット型
メモリ／コプロセッサバス２は双方向のバスであり、任
意数の信号線を有する。

【０１００】図２（ｂ）の構成では、インタフェース部
１３が制御インタフェース部１３―１とデータインタフ
ェース部１３―２から構成されている。制御部１２の制
御信号端子２４は制御インタフェース部１３―１へ、書
き込みデータ端子２５と読み取りデータ端子２６はデー
タインタフェース部１３―２へそれぞれ接続されてい
る。この構成では、パケット型メモリ／コプロセッサバ
ス２は、それぞれ任意数の信号線を持つ制御バス２−１
とデータバス２−２から構成されている。制御インタフ
ェース部１３―１は制御バス２−１へ、データインタフ
ェース部１３―２はデータバス２−２へ、外部入出力端
子５を介して、それぞれ接続される。制御バス２−１は
マイクロプロセッサ９から複数のコプロセッサ内蔵パケ
ット型ＤＲＡＭ１への単方向バス、データバス２−２は
双方向バスである。

【０１０１】図２（ｃ）の構成では、インタフェース部
１３が要求インタフェース部１３―３と応答インタフェ
ース部１３―４から構成されている。制御部１２の制御
信号端子２４と書き込みデータ端子２５は要求インタフ
ェース部１３―３へ、読み取りデータ端子２６は応答イ
ンタフェース部１３―４へ接続される。この構成では、
パケット型メモリ／コプロセッサバス２はそれぞれ任意
数の信号線を持つ要求バス２−３と応答バス２−４から
構成されている。要求インタフェース部１３―３は要求
バス２−３へ、応答インタフェース部１３―４は応答バ
ス２−４へ、外部入出力端子５を介して、それぞれ接続
される。要求バス２−３はマイクロプロセッサ９から複
数のコプロセッサ内蔵パケット型ＤＲＡＭ１への単方向
バス、応答バス２−４はその逆方向の単方向バスであ
る。

【０１０２】本発明のパケット型メモリ／コプロセッサ
バス２に接続された全てのコプロセッサ内蔵パケット型
ＤＲＡＭ１内の全てのメモリ部１１及びコプロセッサ部
１４にはそれぞれメモリデバイスＩＤとコプロセッサデ
バイスＩＤが与えられている。本発明では、後述するよ
うに、これらのメモリデバイスＩＤもしくはコプロセッ
サデバイスＩＤが、それぞれに違った番号を割り振る等
の方法によって、それぞれのメモリ部１１ないしはコプ
ロセッサ部１４に固有となるように与えられている。こ
れにより、あるメモリデバイスＩＤ（もしくはコプロセ
ッサデバイスＩＤ）を指定することにより、パケット型
メモリ／コプロセッサバス２に接続された全てのコプロ
セッサ内蔵パケット型ＤＲＡＭ１内の全てのメモリ部１
１及びコプロセッサ部１４の中から、一つのメモリ部１
１（もしくはコプロセッサ部１４）を特定することが出
来る。

【０１０３】本発明のパケット型メモリ／コプロセッサ
バス２は、パケット型メモリ／コプロセッサバス２を構
成する信号線の本数を、従来技術のパケット型メモリバ
ス１００２と同じか、もしくは同じ程度の少ない信号線
の本数とすることをその目的の一つとしている。このた
め、本発明のパケット型メモリ／コプロセッサバス２は
非常に少ない信号線本数、具体的には１０から３０本程
度の信号線本数で構成される点がその特長である。前述
のように、このように少ない信号線本数の中で必要な情
報をバスマスタのマイクロプロセッサ９とコプロセッサ
内蔵パケット型ＤＲＡＭ１との間で相互にやり取りする
為には、その情報をパケットにまとめ、このパケットを
数サイクルにわたって交信する仕組みが必要となる。ま
た、そのようなパケットを生成し、あるいは解読するた
めには、一定のプロトコルを定める必要がある。

【０１０４】図３は、本発明のパケット型メモリ／コプ
ロセッサバス２上で交信されるパケットの種類の実施の
形態を分類して示した説明図である。まず、図３（ａ）
に示されているように、マイクロプロセッサ９からコプ
ロセッサ内蔵パケット型ＤＲＡＭ１に送信されるパケッ
トは、要求パケットと書き込みデータパケットの２種類
である。要求パケットは、コプロセッサ内蔵パケット型
ＤＲＡＭ１に対して要求する処理に関する指示を一定の
プロトコルに従ってエンコードしたものであり可変長で
ある。書き込みデータパケットは可変長サイズの書込み
データを含んでいる。一方、図３（ｂ）に示されている
ように、コプロセッサ内蔵パケット型ＤＲＡＭ１から送
信されるパケットは、読み取りデータパケットと承認パ
ケットの２種類である。読み取りデータパケットは可変
長の読み取りデータを含んでいる。承認パケットは一般
に固定長であり、後述するように、実施の形態によって
必要である場合とそうでない場合とがある。

【０１０５】図４は、本発明によるパケット型メモリ／
コプロセッサバス２におけるパケット交信の方法の実施
の形態を説明するための説明図である。図４では、図２
と同じく、左側にバスマスターであるマイクロプロセッ
サ９が、右側にスレーブデバイスであるコプロセッサ内
蔵パケット型ＤＲＡＭ１が位置する場合について説明し
ており、図３で示したそれぞれの種類のパケットがどの
ように交信されるかを示している。図４（ａ）から
（ｃ）は、それぞれ図２（ａ）から（ｃ）の３つのパケ
ット型メモリ／コプロセッサバス２の構成に対応してい
る。

【０１０６】図４（ａ）に説明されているように、図２
（ａ）の構成においては全てのパケットが双方向のパケ
ット型メモリ／コプロセッサバス２上で交信される。

【０１０７】図４（ｂ）に説明されているように、図２
（ｂ）の構成においては、要求パケットは制御バス２−
１で、書き込みデータパケット、読み取りデータパケッ
ト及び承認パケットはデータバス２−２上でそれぞれ交
信される。

【０１０８】図４（ｃ）に説明されているように、図２
（ｃ）の構成においては、要求パケットと書き込みデー
タパケットは要求バス２−３で、読み取りデータパケッ
トと承認パケットは応答バス２−４上でそれぞれ交信さ
れる。

【０１０９】図５は本発明によるコプロセッサ内蔵パケ
ット型ＤＲＡＭ１に対して、要求パケットが要求する処
理の内容の実施の形態を示した説明図である。処理タイ
プは、メモリ部１１に対するメモリアクセス、コプロセ
ッサ部１４に対するコプロセッサアクセス、初期化、及
びリフレッシュに分けられる。いずれの要求も、要求元
はバスマスタである。メモリアクセスには、ＤＲＡＭコ
ア部１５に対するものとメモリ制御レジスタ部１６に対
するものの２種類ある。いずれに対する場合も、コマン
ドとしては、書込みと読み取りの２種類がある。コプロ
セッサアクセスの場合、要求先は演算制御レジスタ部３
２であり、コマンドは書込みと読み取りの２種類であ
る。初期化は、メモリ制御レジスタ部１６と演算制御レ
ジスタ部３２を対象として要求される。リフレッシュは
ＤＲＡＭコア部１５が処理要求の対象である。いずれの
処理も、要求元はバスマスタである。

【０１１０】図６は本発明によるパケット型メモリ／コ
プロセッサバス２において交信されるパケットのパケッ
トフォーマットの構成の実施の形態を示した説明図であ
る。この実施の形態では、パケット型メモリ／コプロセ
ッサバス２の構成としては、図２（ｂ）で示した制御バ
ス２−１とデータバス２−２を有する実施の形態の構成
を使用した場合を示している。また同図は、特に、制御
バス２−１、データバス２−２の信号線本数を、それぞ
れ１０本、１６本とした場合を示している。図６（ａ）
から（ｄ）は要求パケット、（ｅ）は承認パケット、
（ｆ）は読み取りデータパケット及び書込みデータパケ
ットのパケットフォーマットの構成の実施の形態であ
る。

【０１１１】図６（ａ）はＤＲＡＭコア部１５への書込
みもしくは読み取りアクセスを行なうときの要求パケッ
トのパケットフォーマットの実施の形態を示したもので
ある。この実施の形態では、要求パケットは１０ビット
の制御バス２−１を４サイクル間占有する。最初の１サ
イクル目には、７ビットでデバイスＩＤ、残りの３ビッ
トでコマンド０のフィールドを指定する。２サイクル目
には３ビットでコマンド１、７ビットでパラメータ０の
フィールドを指定する。残りの２サイクルで、それぞれ
パラメータ１、２のフィールドを指定する。

【０１１２】図６（ｂ）はメモリ制御レジスタ部１６へ
の書込みアクセスか読み取りアクセスを行なうときの要
求パケットのパケットフォーマットの実施の形態を示し
たものである。この実施の形態では、要求パケットは１
０ビットの制御バス２−１を２サイクル間占有する。最
初の１サイクル目には、７ビットでデバイスＩＤ、残り
の３ビットでコマンド０のフィールドを指定する。２サ
イクル目には３ビットでコマンド１、７ビットでパラメ
ータ０のフィールドを指定する。

【０１１３】演算制御レジスタ部３２への読み取りアク
セスか書込みアクセスを行なうときは、図６（ｂ）とま
ったく同一の要求パケットのパケットフォーマットを使
用するか、もしくはコマンドフィールド（コマンド０、
１）のフィールド長が違う別の実施の形態を使用するこ
とが出来る。図６（ｃ）は、後者の場合の演算制御レジ
スタ部３２への書込みアクセスか読み取りアクセスを行
なうときの要求パケットのパケットフォーマットの実施
の形態を示したものである。この場合、要求パケットは
１０ビットの制御バス２−１を２サイクル間占有する。
最初の１サイクル目には、７ビットでデバイスＩＤ、残
りの３ビットでコマンド０のフィールドを指定する。２
サイクル目には２ビットでコマンド１、８ビットでパラ
メータ０のフィールドを指定する。

【０１１４】図６（ｄ）はメモリ制御レジスタ部１６な
いしは演算制御レジスタ部３２への書込みアクセスを行
なうときの要求パケットのパケットフォーマットの別の
実施の形態を示したものである。この実施の形態では、
要求パケットは１０ビットの制御バス２−１を４サイク
ル間占有する。最初の１サイクル目には、７ビットでデ
バイスＩＤ、残りの３ビットでコマンド０のフィールド
を指定する。２サイクル目には３ビットでコマンド１、
７ビットでパラメータ０のフィールドを指定する。残り
の２サイクルで、それぞれパラメータ１、２のフィール
ドを指定する。

【０１１５】図６（ａ）から（ｄ）に示した要求パケッ
トのパケットフォーマットにおいて、デバイスＩＤフィ
ールドは、当該の要求パケットがパケット型メモリ／コ
プロセッサバス２に接続された複数のコプロセッサ内蔵
パケット型ＤＲＡＭ１の内の任意のコプロセッサ内蔵パ
ケット型ＤＲＡＭ１に搭載された任意のメモリ部１１お
よびコプロセッサ部１４のうちのどの特定のメモリ部１
１もしくはコプロセッサ部１４に対して処理を要求する
かを指定するフィールドである。デバイスＩＤは、処理
の要求の対象として、一つのメモリ部１１およびコプロ
セッサ部１４を指定するか、あるいは、複数のメモリ部
１１およびコプロセッサ部１４（マルチキャスト）、も
しくは全てのメモリ部１１およびコプロセッサ部１４
（ブロードキャスト）を同時に指定することが出来る。
次に、コマンドフィールド（コマンド０、１）は、当該
の要求パケットが要求する処理の具体的な内容を指示す
るものである。処理の内容の実施の形態についての詳細
は後述する。最後に、パラメータフィールド（パラメー
タ０、１、２）は、当該の要求パケットが要求する処理
の実行に必要となるパラメータを与えるフィールドであ
る。

【０１１６】本発明によるパケット型メモリ／コプロセ
ッサバス２の要求パケットのパケットフォーマットの実
施の形態においては、図６（ａ）から（ｄ）にて示した
ように、デバイスＩＤフィールドは全ての要求パケット
のパケットフォーマットに共通であり、この部分を照合
することで応答すべきメモリ部１１もしくはコプロセッ
サ部１４が一意に決まるようになっている。図６（ａ）
から（ｄ）の実施の形態では、デバイスＩＤフィールド
は７ビットであるので、０から１２７までの１２８個の
違った値を指定できる。メモリ部１１及びコプロセッサ
部１４の指定方法の実施の形態としては、例えば、０か
ら６３までの６４個の値をどれか一つのメモリ部１１も
しくはコプロセッサ部１４を指定するのに用い、６４か
ら１２７までの６４個の値をマルチキャストあるいはブ
ロードキャストを行なうために用いる、などといった指
定法方が可能である。この実施の形態では、メモリデバ
イスＩＤとコプロセッサデバイスＩＤは０から６３まで
の値をとることになり、パケット型メモリ／コプロセッ
サバス２に接続可能な全てのコプロセッサ内蔵パケット
型ＤＲＡＭ１内のメモリ部１１とコプロセッサ部１４の
数の総和は、６４個までということになる。

【０１１７】本発明によるパケット型メモリ／コプロセ
ッサバス２の要求パケットのパケットフォーマットの実
施の形態においては、コマンドフィールド（コマンド
０、１）に関しては、図６（ｂ）と（ｃ）の要求パケッ
トのパケットフォーマットの実施の形態のように、処理
を要求する対象がメモリ部１１であるかコプロセッサ部
１４であるかによりそのフィールド長が異なる場合と、
処理を要求する対象がメモリ部１１であるかコプロセッ
サ部１４であるかによらずそのフィールド長が一定の場
合の、二つの実施の形態をとることが出来る。

【０１１８】図６（ｅ）は本発明による承認パケットの
パケットフォーマットの実施の形態を示したものであ
る。承認パケットは１６ビットのデータバス２−２を１
サイクルの間占有する。先頭の２ビットで認否フィール
ドを指定する。残りの１４ビットはパラメータフィール
ドとして用いられるか、あるいは使用されない。認否フ
ィールドは、要求された処理に対する認否、すなわち要
求に対して応答できるか否か、あるいは何らかのシステ
ムエラーが存在するかなどを応答する。パラメータフィ
ールドを使用する場合は、バスマスターであるマイクロ
プロセッサ９側が承認パケットの処理の際に必要となる
パラメータを指示するために用いられる。

【０１１９】図６（ｆ）は、書込みデータパケットおよ
び読み取りデータパケットのフォーマットの例を示した
ものである。両パケットとも、可変長のデータを、必要
なサイクル数分だけデータバス２−２を占有して交信す
る。

【０１２０】図７は、図１の本発明によるコプロセッサ
内蔵パケット型ＤＲＡＭ１の実施の形態において、要求
パケットのデバイスＩＤフィールドと、コプロセッサ内
蔵パケット型ＤＲＡＭ１内に保持されたメモリデバイス
ＩＤ及びコプロセッサデバイスＩＤとを照合するメモリ
／コプロセッサデバイスＩＤ照合回路２３の構成の実施
の形態を説明するための説明図である。図７において、
メモリ／コプロセッサデバイスＩＤ照合回路２３は、複
数のデバイスＩＤ照合回路５２から構成されている。デ
バイスＩＤ照合回路５２は、入力されるデバイスＩＤフ
ィールドと、同じく入力されるメモリデバイスＩＤもし
くはコプロセッサデバイスＩＤとを照合し、当該のデバ
イスＩＤフィールドが当該のメモリデバイスＩＤもしく
はコプロセッサデバイスＩＤを指定するものであるかど
うかを判定する回路である。図７は、コプロセッサ内蔵
パケット型ＤＲＡＭ１として、一つのメモリ部１１と二
つのコプロセッサ部１４を有する場合の実施の形態を示
しており、従ってデバイスＩＤ照合回路５２を３つ有し
ている。同図において、デバイスＩＤフィールドは、制
御信号レジスタ２０から各デバイスＩＤ照合回路５２に
入力されている。また、メモリデバイスＩＤもしくはコ
プロセッサデバイスＩＤは、それぞれメモリデバイスＩ
Ｄレジスタ５０ないしはコプロセッサデバイスＩＤレジ
スタ５１から各デバイスＩＤ照合回路５２に入力されて
いる。メモリデバイスＩＤレジスタ５０とコプロセッサ
デバイスＩＤレジスタ５１は、本実施の形態では、それ
ぞれメモリ制御レジスタ２９もしくは演算制御レジスタ
３３として、メモリ制御レジスタ部１６もしくは演算制
御レジスタ部３２内に設けられている。各デバイスＩＤ
照合回路５２は、照合結果をそれぞれメモリ／演算制御
論理回路１９に対して出力する。ここでデバイスＩＤ照
合回路５２は、従来技術のメモリデバイスＩＤ照合回路
と同一のものでよく、公知の技術のみで構成できる。

【０１２１】次に、図１及び図７を参照しながら、コプ
ロセッサ内蔵パケット型ＤＲＡＭ１が要求パケットを受
信した時のデバイスＩＤフィールドの照合動作とコマン
ドフィールドのデコード動作の制御方法の実施の形態を
説明する。要求パケットは、外部入出力端子５から入力
され、インタフェース部１３を介して制御部１２の制御
信号端子２４に与えられ、制御信号レジスタ２０にラッ
チされる。制御信号レジスタ２０から、要求パケットの
内、デバイスＩＤフィールドだけがメモリ／コプロセッ
サデバイスＩＤ照合回路２３に入力され、要求パケット
の残りのフィールドはメモリ／演算制御論理回路１９に
直接与えられる。メモリ／コプロセッサデバイスＩＤ照
合回路２３は、デバイスＩＤフィールドと当該のコプロ
セッサ内蔵パケット型ＤＲＡＭ１内の全てのメモリ部１
１及びコプロセッサ部１４に対するメモリデバイスＩＤ
及びコプロセッサデバイスＩＤを並列に照合し、照合結
果としてそれぞれのメモリ部１１もしくはコプロセッサ
部１４と一致が発見されたどうかをメモリ／演算制御論
理回路１９に入力する。

【０１２２】メモリ／演算制御論理回路１９は、上述の
ように、メモリ／コプロセッサデバイスＩＤ照合回路２
３から、照合結果として、要求パケットの要求する処理
が、当該のコプロセッサ内蔵パケット型ＤＲＡＭ１内の
メモリ部１１に対する要求であるかどうか、及び、当該
のコプロセッサ内蔵パケット型ＤＲＡＭ１内の任意のコ
プロセッサ部１４に対する要求であるかどうかに関する
判定結果を受け取る。そこで、メモリ／演算制御論理回
路１９は、チップ内のメモリ部１１ないしはコプロセッ
サ部１４が指定された場合にのみ、パケットのコマンド
フィールドをデコードして、どのような処理を要求され
たかを判定し、メモリ部１１ないしはコプロセッサ部１
４に対して処理の実行を指示する。

【０１２３】このように、本発明のコプロセッサ内蔵パ
ケット型ＤＲＡＭ１においては、コマンドフィールドの
デコードを行なう際に、そのコマンドフィールドの要求
する処理が、メモリ部１１を対象としているかあるいは
コプロセッサ部１４を対象としているかを知ることが出
来る。そこで、本発明によるコプロセッサ内蔵パケット
型ＤＲＡＭ１の制御方法では、メモリ部１１が対象かあ
るいはコプロセッサ部１４が対象かにより、別々のコマ
ンドフィールドのデコード方法を用いることが可能であ
る。これにより、図６（ｂ）と図６（ｃ）のように、ど
ちらを対象としているかによってコマンドフィールド長
が違うような要求パケットのパケットフォーマットを使
用することが可能となる。また、同一のフィールド長で
かつ同一のビットパターンを有するコマンドフィールド
が、メモリ部１１とコプロセッサ部１４のいずれを対象
としているかによりまったく別々の処理を要求するよう
な制御方法をとることもできる。例えば、メモリ部１１
内のメモリ制御レジスタ部１６に対する読み取りアクセ
スを指定している場合とまったく同様のコマンドフィー
ルドのビットパターンを利用して、コプロセッサ部１４
内の演算制御レジスタ部３２への書込みアクセスを指定
するような制御方法をとることも可能である。

【０１２４】このようなデバイスＩＤフィールドの照合
動作とコマンドフィールドのデコード動作により、受信
したパケットが、チップ内のメモリ部１１もしくはコプ
ロセッサ部１４を対象としたメモリアクセスもしくはコ
プロセッサアクセスを要求していると判断した場合、本
発明によるコプロセッサ内蔵パケット型ＤＲＡＭ１の制
御方法は、メモリ部１１ないしはコプロセッサ部１４に
対するアクセス要求動作を行なう。

【０１２５】本発明によるコプロセッサ内蔵パケット型
ＤＲＡＭ１の制御方法におけるアクセス要求動作の第１
の実施の形態では、制御部１２は要求パケットのデバイ
スＩＤフィールドの照合とコマンドフィールドのデコー
ド後、メモリ部１１ないしはコプロセッサ部１４に対し
て書込みアクセスもしくは読み取りアクセスの指示を行
なう。このような実施の形態は、マイクロプロセッサ９
等のバスマスタがコプロセッサ内蔵パケット型ＤＲＡＭ
１に対して要求する処理の内容が、コプロセッサ内蔵パ
ケット型ＤＲＡＭ１が必ず実行可能であるものに限られ
ている場合の方法である。このように要求した処理が必
ず実行可能であることが保証されるためには、バスマス
タは、コプロセッサ内蔵パケット型ＤＲＡＭ１内のメモ
リ部１１ないしはコプロセッサ部１４がどういう状態に
あるかを把握している必要がある。この場合の制御方法
の実施の形態においては、図３で示した承認パケットは
必要ない。

【０１２６】本発明によるコプロセッサ内蔵パケット型
ＤＲＡＭ１の制御方法におけるアクセス要求動作の第２
の実施の形態では、制御部１２は要求パケットのデバイ
スＩＤフィールドの照合とコマンドフィールドのデコー
ド後、メモリ部１１ないしはコプロセッサ部１４に対す
る書込みアクセスもしくは読み取りアクセスの要求の実
行が可能かどうかを判断し、その判断結果を承認パケッ
トとしてパケット型メモリ／コプロセッサバス２に送信
する。承認パケットは、図６（ｅ）の実施の形態で示し
たように、認否フィールドとして実行が可能かどうかの
情報を含んでおり、この承認パケットによりバスマスタ
ーに要求した処理が実行可能かどうかを伝えるものであ
る。実行可能な場合は、上述の第１の実施の形態と同様
に、制御部１２は要求パケットのデバイスＩＤフィール
ドの照合とコマンドフィールドのデコード後、メモリ部
１１ないしはコプロセッサ部１４に対して書込みアクセ
スもしくは読み取りアクセスの指示を行なう。実行可能
でない場合の動作については後述する。このような実施
の形態は、マイクロプロセッサ９等のバスマスタがコプ
ロセッサ内蔵パケット型ＤＲＡＭ１に対して要求する処
理の内容が、コプロセッサ内蔵パケット型ＤＲＡＭ１が
必ず実行可能であるものとは限らない場合の方法であ
る。

【０１２７】本発明のコプロセッサ内蔵パケット型ＤＲ
ＡＭ１の制御方法におけるアクセス要求動作の実施の形
態では、上記の第１および第２の制御方法の実施の形態
を、要求対象や、コマンド名に応じて組み合わせて使用
することも可能である。

【０１２８】図８は、そのような組み合わせを行なった
本発明によるコプロセッサ内蔵パケット型ＤＲＡＭ１の
制御方法におけるアクセス要求動作の第３の実施の形態
を示した説明図である。この第３の実施の形態では、メ
モリ部１１に対してアクセスの要求が行なわれた場合に
は承認パケットを必要としない第１の制御方法の実施の
形態を用い、コプロセッサ部１４に対して処理の要求が
行なわれた場合は承認パケットを必要とする第２の制御
方法の実施の形態を用いる。

【０１２９】また、図９は、そのような組み合わせを行
なった本発明によるコプロセッサ内蔵パケット型ＤＲＡ
Ｍ１の制御方法におけるアクセス要求動作の第４の実施
の形態を示した説明図である。この第４の実施の形態で
は、メモリ部１１に対してアクセスの要求が行なわれた
場合とコプロセッサ部１４に対して読み取りアクセスの
要求が行なわれた場合には承認パケットを必要としない
第１の制御方法の実施の形態を用い、コプロセッサ部１
４に対して書込みアクセスの要求が行なわれた場合は承
認パケットを必要とする第２の制御方法の実施の形態を
用いる。

【０１３０】メモリ部１１に対するメモリアクセスで、
承認パケットが必要な場合は、例えば、ＤＲＡＭコア部
１５がリフレッシュ動作中にＤＲＡＭコア部１５に対し
てアクセスを行う状況で、リフレッシュ中であるかどう
かをバスマスタであるマイクロプロセッサ９が知らない
場合や、アクセスするデータがセンスアンプ１８に一時
格納されているかどうかをマイクロプロセッサ９が知ら
ない場合などである。このような場合、承認パケット
は、要求したアクセスを受け入れる事が出来る（承認す
る場合）か出来ない（承認しない場合）か、また受け入
れることが出来ない場合は、マイクロプロセッサ９がど
のような動作をとるべきかを指示する情報を含んでい
る。ここで、指示の内容は、例えば一定時間後に再アク
セスするかあるいはアクセスの完了まで一定時間だけ待
つことを指示するなどである。

【０１３１】一方、コプロセッサ部１４に対するコプロ
セッサアクセスで、承認パケットが必要な場合は、バス
マスタであるマイクロプロセッサ９側が演算制御レジス
タ部３２への書込みや読み取りを行なってよいかどうか
分からないままアクセスを行なう場合である。例えば、
演算制御レジスタ部３２内の演算制御レジスタ３３にま
だコプロセッサ部１４が必要とするデータが残っている
のに書込もうとしている場合や、演算制御レジスタ部３
２内の演算制御レジスタ３３にまだコプロセッサ部１４
がデータを書込んでいないのに、そのデータを読みだそ
うとしている場合がこれに相当する。このような場合、
承認パケットは、要求したアクセスを受け入れる事が出
来る（承認する場合）か出来ない（承認しない場合）
か、また受け入れることが出来ない場合は、マイクロプ
ロセッサ９がどのような動作をとるべきかを指示する情
報を含んでいる。ここで、指示の内容は、例えば一定時
間後に再アクセスするかあるいはアクセスの完了まで一
定時間だけ待つことを指示するなどである。

【０１３２】次に、図１、図８、及び図９を参照しなが
ら、本発明によるコプロセッサ内蔵パケット型ＤＲＡＭ
１における、メモリ部１１およびコプロセッサ部１４の
アクセス動作の実施の形態を説明する。なお、デバイス
ＩＤフィールドにより要求先がメモリ部１１であるかコ
プロセッサ部１４であるかが指定されるが、それぞれの
要求するアクセスの詳細はコマンドフィールドにより与
えられる。ＤＲＡＭコア部１５に対するメモリアクセス
の場合の実施の形態では、パラメータフィールドで与え
られるアドレスの指定により所望のＤＲＡＭバンク１７
が選択され、そのＤＲＡＭバンク１７のデータがセンス
アンプ１８を介してアクセスされる。ここで、センスア
ンプ１８は対応するＤＲＡＭバンク１７のキャッシュメ
モリないしは高速バッファのような役割を果たしてお
り、アクセスするアドレス範囲がセンスアンプ１８に既
に一時格納されているデータを対象としている場合は、
ＤＲＡＭバンク１７ではなくセンスアンプ１８をアクセ
スの対象とすることにより、高速なＤＲＡＭアクセスを
可能にしている。このように、センスアンプ１８に既に
所望のデータが一時格納されているかどうかによりＤＲ
ＡＭバンク１７に対するアクセスを行なうかどうかが定
まり、これに応じてアクセス時間が大きく異なる。ま
た、後続のアクセスが現在センスアンプ１８に一時保持
されていないデータを対象とする場合は、当該の後続の
アクセスを高速化する為に、センスアンプ１８に一時格
納されているデータをＤＲＡＭバンク１７に書き戻して
おいた方が都合がよい場合もある。このため、ＤＲＡＭ
コア部１５に対するメモリアクセスの場合は、本発明に
よるコプロセッサ内蔵パケット型ＤＲＡＭ１の制御方法
の一つの実施の形態では、コマンドフィールドは、ＤＲ
ＡＭバンク１７にアクセスするか否か、センスアンプ１
８のデータをＤＲＡＭバンク１７に書き戻すか否か、な
どのＤＲＡＭコア部１５の制御に関する情報を含ませて
おく。

【０１３３】図８、及び図９の実施の形態にも示されて
いるように、本発明によるコプロセッサ内蔵パケット型
ＤＲＡＭ１の制御方法では、ＤＲＡＭコア部１５に対す
る書込みアクセスは書込みデータパケットを受信して、
その中の可変長の書込みデータを、要求パケットのコマ
ンドフィールド、パラメータフィールドで指定される制
御方法とアドレスとを用いてＤＲＡＭコア部１５に書込
むことで行なわれる。一方、ＤＲＡＭコア部１５に対す
る読み取りアクセスは要求パケットのコマンドフィール
ド、パラメータフィールドで指定される制御方法とアド
レスを用いてＤＲＡＭコア部１５から可変長のデータを
読み出し、これを読み取りデータパケットとして送信す
ることで行なわれる。この際、制御部１２は、書き込み
時には書き込みデータ端子２５から書き込みデータを受
け取り、読み取り時には読み取ったデータを読み取りデ
ータ端子２６から出力する。制御信号レジスタ２０、書
き込みデータレジスタ２１および読み取りデータレジス
タ２２はこれらの入出力端子の入力ラッチ（もしくは入
力レジスタ）あるいは出力ラッチ（もしくは出力レジス
タ）として働く。読み取りデータ及び書込みデータは内
部メモリデータバス２７を介して制御部１２とＤＲＡＭ
コア部１５の間で転送される。

【０１３４】メモリ制御レジスタ部１６に対するメモリ
アクセスの場合の実施の形態では、パラメータフィール
ドにより、どのメモリ制御レジスタ２９に対して書込み
アクセスあるいは読み取りアクセスを行なうかが指定さ
れる。書込みアクセスでは書込みパケットを受信してそ
の中の固定長の書込みデータを書込み、読み取りアクセ
スでは読み取った固定長のデータを読み取りパケットと
して送信する。コマンドフィールドの指定は、ＤＲＡＭ
コア部１５に対するメモリアクセスの場合と比べると大
幅に簡単である。制御部１２は書き込み時には書き込み
データ端子２５から書き込みデータを受け取り、読み取
り時には読み取ったデータを読み取りデータ端子２６か
ら出力する。読み取りデータ及び書込みデータは、内部
メモリデータバス２７を介して制御部１２とメモリ制御
レジスタ部１６の間で転送される。

【０１３５】メモリ制御レジスタ部１６に対する書込み
アクセスの場合の別の実施の形態として、要求パケット
のパラメータフィールドの一部に書込みデータを入れて
置くことにより、書込みパケットを不要化する方法があ
る。例えば、図６（ｄ）の要求パケットのフォーマット
において、パラメータ１、２の部分に書込みデータをい
れることが出来る。パラメータ０の部分は、上述のよう
に、どのメモリ制御レジスタ２９に対して書込みアクセ
スを行なうかを指定する。この実施の形態の場合、制御
部１２は書き込み時には制御信号端子２４から書き込み
データを受け取る。

【０１３６】演算制御レジスタ部３２に対するコプロセ
ッサアクセスの場合の実施の形態では、パラメータフィ
ールドにより、どの演算制御レジスタ３３に対して書込
みアクセスあるいは読み取りアクセスを行なうかが指定
される。書込みアクセスでは書込みパケットを受信して
その中の書込みデータを書込み、読み取りアクセスでは
読み取ったデータを読み取りパケットとして送信する。
読み取りデータ及び書込みデータは、内部コプロセッサ
データバス２８を介して制御部１２と演算制御レジスタ
部３２の間で転送される。制御部１２は書き込み時には
書き込みデータ端子２５から書き込みデータを受け取
り、読み取り時には読み取ったデータを読み取りデータ
端子２６から出力する。図８の実施の形態では、コプロ
セッサアクセス時の書込みアクセス動作に書込みパケッ
トがかかれており、この実施の形態に対応している。

【０１３７】演算制御レジスタ部３２に対する書込みア
クセスの場合の別の実施の形態として、要求パケットの
パラメータフィールドの一部に書込みデータを入れて置
くことにより、書込みパケットを不要化する方法があ
る。例えば、図６（ｄ）の要求パケットのフォーマット
において、パラメータ１、２の部分に書込みデータをい
れることが出来る。パラメータ０の部分は、上述のよう
に、どの演算制御レジスタ３３に対して書込みアクセス
を行なうかを指定する。この場合、制御部１２は書き込
み時には制御信号端子２４から書き込みデータを受け取
る。図９の実施の形態では、コプロセッサアクセス時の
書込みアクセス動作に書込みパケットが省かれており、
この別の実施の形態に対応している。

【０１３８】図１０は、本発明におけるコプロセッサ内
蔵パケット型ＤＲＡＭ１におけるコプロセッサ部１４に
対するコプロセッサアクセスのより具体的な機能の実施
の形態を説明した説明図である。図１０において、コプ
ロセッサ部１４に対する書込みアクセスは、演算パラメ
ータ書込みと演算開始要求の二つのサブコマンドに分か
れている。また、コプロセッサ部１４に対する読み取り
アクセスは、演算結果要求と演算状態読み取りの二つの
サブコマンドに分かれている。

【０１３９】演算パラメータ書込みは、コプロセッサ部
１４が何らかの演算処理を行なうために必要な演算パラ
メータをバスマスタから演算制御レジスタ部３２に書込
む動作である。ここで、演算パラメータとしては、例え
ば、演算を行なう対象となるデータのアドレスなどがあ
る。

【０１４０】演算開始要求は、コプロセッサ部１４が何
らかの演算処理を始めるように、バスマスタから要求す
る動作である。コプロセッサ部１４はこの演算開始要求
を契機として、あらかじめ書込まれた演算パラメータを
使用して、所望の演算処理を実行する。

【０１４１】演算状態読み取りは、コプロセッサ部１４
の演算状態を、バスマスタが演算制御レジスタ部３２か
ら読み取る動作である。ここで、演算状態としては、例
えば演算処理中に生成される中間的なデータや、演算を
実行しているか否かの情報等がある。

【０１４２】演算結果要求とは、コプロセッサ部１４が
何らかの演算処理を終えた後に、その演算結果をバスマ
スタが読み取る動作である。

【０１４３】図１１は、本発明におけるコプロセッサ部
１４の構成の実施の形態を示したブロック図である。図
１１において、本発明のコプロセッサ部１４の演算制御
部３１は、プログラムカウンタ６１、命令デコーダ６
２、及び命令情報レジスタ６４から構成されている。命
令デコーダ６２は、内部に状態フラグレジスタ６３を有
している。演算制御レジスタ部３２は複数の演算制御レ
ジスタ３３から構成されており、その中には、コプロセ
ッサデバイスＩＤレジスタ５１、演算開始レジスタ６
５、及び演算結果レジスタ６６が含まれている。

【０１４４】以下、図１０と図１１を参照しながら、本
発明におけるコプロセッサ部１４に対するコプロセッサ
アクセスの具体的な動作の実施の形態について、より詳
しく説明する。

【０１４５】演算パラメータ書込み動作時は、内部メモ
リデータバス２７と内部コプロセッサデータバス２８を
介して、演算パラメータが演算制御レジスタ部３２に与
えられる。どの演算制御レジスタ３３に書込むかは、メ
モリ／演算制御論理回路１９から演算制御レジスタ部３
２に対して指定される。演算パラメータ書込み動作に対
しては、必ず書込みが行なわれる制御方法と書込みの認
否が行なわれる制御方法の二つの実施の形態をとること
が出来る。認否が行なわれる場合の実施の形態において
は、演算制御部３１に対して、演算パラメータ書込み動
作を行なう旨、メモリ／演算制御論理回路１９から通知
する。演算制御部３１は、命令デコーダ６２内部の状態
フラグレジスタ６３を参照し、演算パラメータの書込み
が可能かどうかを判断し、判断結果をメモリ／演算制御
論理回路１９に伝える。ここで、状態フラグレジスタ６
３は、当該のコプロセッサ部１４が、現在演算処理を実
行中かどうかを示す状態フラグを保持している。この実
施の形態では、演算処理を実行中であれば、演算パラメ
ータの書込みは受け付けない。

【０１４６】演算開始要求動作時は、内部メモリデータ
バス２７と内部コプロセッサデータバス２８を介して、
実行する演算処理プログラムの先頭命令のアドレスを示
すプログラムポインタが演算制御レジスタ部３２に与え
られる。演算開始要求動作では、メモリ／演算制御論理
回路１９から演算制御レジスタ部３２に対して、演算開
始レジスタ６５に書込みを行なうように指定が与えられ
る。演算開始要求動作には、必ず書込みが行なわれる制
御方法と書込みの認否が行なわれる制御方法の二つの実
施の形態をとることが出来る。認否が行なわれる場合の
実施の形態においては、演算制御部３１に対して、演算
開始要求動作を行なう旨、メモリ／演算制御論理回路１
９から通知する。演算制御部３１は、命令デコーダ６２
内部の状態フラグレジスタ６３を参照し、プログラムポ
インタの書込みが可能かどうかを判断し、判断結果をメ
モリ／演算制御論理回路１９に伝える。この実施の形態
においては、演算処理を実行中であれば、演算開始要求
は受け付けない。いずれの実施の形態においても、演算
開始要求を受け付けると、プログラムポインタの値を演
算開始レジスタ６５に書込むが、これと平行して、当該
のプログラムポインタの値を直接プログラムカウンタ６
１にも書込む。命令デコーダ６２は、これを契機とし
て、演算処理を開始する。演算処理を開始すると同時に
状態フラグレジスタ６３を演算実行中の状態にセットす
る。

【０１４７】演算処理は、所望の演算処理プログラムを
構成する命令列をプログラムカウンタ６１の指し示す命
令の順に逐次実行していくことにより実行される。この
動作は、バスマスターからの演算開始要求により開始さ
れるが、その後は、コプロセッサ部１４が自律的に行な
う。一つの命令の実行は以下のように行なわれる。命令
デコーダ６２がプログラムカウンタ６１の値を読み取
り、次の命令を指すようにその値を更新してプログラム
カウンタ６１に書き戻すとともに、読み取ったプログラ
ムカウンタの値をメモリ／演算制御論理回路１９に伝え
ることにより、ＤＲＡＭコア部１５から内部メモリデー
タバス２７と内部コプロセッサデータバス２８を介して
命令を読み出す。読み出した命令をデコードし、デコー
ド結果に応じて演算制御レジスタ部３２から当該の命令
の実行に必要なレジスタデータの読み出しを要求する。
命令情報レジスタ６４は演算制御レジスタ部３２から読
み出されたレジスタデータと、演算コア部３０がどのよ
うな演算を行なうべきかを指示する命令デコード情報と
を保持するレジスタであり、これらのデータ及び情報を
演算コア部３０に転送することにより、演算コア部３０
が当該の命令を実行する。命令の実行結果は演算制御レ
ジスタ部３２か、もしくは内部メモリデータバス２７と
内部コプロセッサデータバス２８を介してＤＲＡＭコア
部１５に書込まれる。また、命令の実行に伴い、内部メ
モリデータバス２７と内部コプロセッサデータバス２８
を介してＤＲＡＭコア部１５から必要なデータを読み出
す場合もある。

【０１４８】演算状態読み取り動作では、内部コプロセ
ッサデータバス２８と内部メモリデータバス２７とを介
して、演算状態を演算制御レジスタ部３２から読み取
る。どの演算制御レジスタ３３から読み取るかは、メモ
リ／演算制御論理回路１９から演算制御レジスタ部３２
に対して指定される。この動作は、演算処理を実行中で
あるかどうかに関わらず処理可能である。バスマスター
側が、コプロセッサ部１４で実行途中の演算処理に対し
て同期を取りたいときなどに、この演算状態読み取り動
作を用いることが出来る。これは、コプロセッサ部１４
で実行中の演算処理が、ある命令を実行したときにある
演算制御レジスタ３３を特定の値にセットするようにそ
の演算処理をプログラムしておき、その演算制御レジス
タ３３の値をバスマスタが読み取ることで、その命令を
既に実行したかどうかをバスマスタが知ることが出来る
からである。また、この動作は、バスマスター側が、コ
プロセッサ部１４が現在何も演算処理を行なっていない
かどうかを確認したいときなどにも用いることが出来
る。これは、コプロセッサ部１４内で、状態フラグの値
をいずれかの演算制御レジスタ３３にマッピングしてお
くなどの方法により、その演算制御レジスタ３３の値を
バスマスタが読み取ることで、演算処理を終了したかど
うかをバスマスタが知ることが出来るからである。

【０１４９】演算結果要求動作では、内部コプロセッサ
データバス２８と内部メモリデータバス２７とを介し
て、演算結果を演算結果レジスタ６６から読み取る。こ
の時、演算制御部３１に対して、演算結果を読み取る
旨、メモリ／演算制御論理回路１９から通知する。演算
結果要求動作には、必ず読み取りが行なわれる制御方法
と読み取りの認否が行なわれる制御方法の二つの実施の
形態をとることが出来る。認否が行なわれる場合の実施
の形態においては、演算制御部３１は、命令デコーダ６
２内部の状態フラグレジスタ６３を参照し、演算処理が
既に終了しているかどうかを判断し、判断結果をメモリ
／演算制御論理回路１９に伝える。ここで、状態フラグ
レジスタ６３は、当該のコプロセッサ部１４が、現在演
算処理を実行中かどうかを示す状態フラグを保持してい
る。この実施の形態においては、演算処理を実行中であ
れば、演算結果の要求は受け付けない。

【０１５０】図１０、図１１を用いて説明したように、
演算パラメータ書込み、演算開始要求、演算結果要求の
３つのコプロセッサアクセスでは、コプロセッサ部１４
に対するアクセスの要求をコプロセッサ部１４が受けつ
けないような実施の形態をとる場合がある。

【０１５１】本発明によるコプロセッサ内蔵パケット型
ＤＲＡＭ１の制御方法においては、演算パラメータ書込
みと演算開始要求の場合の書込みの認否を行なう実施の
形態では、承認パケットを用いて書込みの認否をバスマ
スターに送信する制御方法を用いる。承認パケットの認
否フィールドで書込みアクセスを受け付けたかどうかを
示し、パラメータフィールドでは、アクセスの認否の理
由や、後どれだけの期間はアクセスを受け付けることが
できないか等の情報を示す。どれだけの期間はアクセス
を受け付けることができないかという情報は、演算処理
の開始時に、あらかじめプログラム中に書込まれておい
た演算処理時間の予測値を演算制御レジスタ３３の一つ
である処理時間レジスタ６７にセットし、この値を１ク
ロック毎あるいは数クロック毎に減らしていき、承認パ
ケットのパラメータフィールドにアクセスの時点での処
理時間レジスタ６７の値をコピーすることで、得ること
が出来る。

【０１５２】本発明によるコプロセッサ内蔵パケット型
ＤＲＡＭ１の制御方法においては、演算結果要求の場合
の読み取りの認否を行なう実施の形態では、承認パケッ
トを用いるか、あるいは読み取りデータパケットを用い
て、コプロセッサ部１４が演算結果要求アクセスを受け
付けたかどうかをバスマスターに送信する制御方法を用
いる。承認パケットを用いる場合は、上述のように、認
否フィールドでアクセスを受け付けたかどうかを示し、
パラメータフィールドでは、アクセスの認否の理由や、
後どれだけの期間はアクセスを受け付けることができな
いか等の情報を示す。読み取りデータパケットを用いる
場合には、読み取りデータパケットの内の１ビットを用
いて、読み取りデータパケットの内容が、読み取られた
演算結果であるか、アクセスの拒否に関する情報である
かを示す。このため、読み取られるデータのデータ長
は、パケットサイズよりも１ビット少なくなる。アクセ
スを拒否した場合は、上述の承認パケットのパケットフ
ィールドの中身と同じ情報が読み取りデータパケットと
して送信する。

【０１５３】図１２は、本発明によるコプロセッサ内蔵
パケット型ＤＲＡＭ１に対するバスマスタからのアクセ
スの制御方法の実施の形態を説明するタイミング図であ
る。メモリアクセス、すなわち、ＤＲＡＭコア部１５、
及びメモリ制御レジスタ２９へのアクセスには承認パケ
ットを必要としない場合の実施の形態を用いている。ま
た、メモリ制御レジスタ部１６への書込みは、要求パケ
ットの中に書込みデータを入れることにより、書込みデ
ータパケットを必要としない実施の形態を用いている。
コプロセッサアクセスのうち、演算制御レジスタ部３２
への読み取りアクセス（演算結果要求と演算状態読み取
りの二つを含む）と演算パラメータ書込みアクセスは、
承認パケットは必要としない実施の形態を用いている。
一方、演算制御レジスタ部３２への演算開始要求では、
承認パケットを必要とする実施の形態を用いている。コ
プロセッサ部１４への読み取りアクセスの内の演算結果
要求の際は、上で説明したように、読み取りデータパケ
ットによりコプロセッサ部１４が演算結果要求アクセス
を受け付けたかどうかをバスマスターに送信する制御方
法の実施の形態を用いている。演算開始要求に対して
は、コプロセッサ部１４から承認パケットを送信するこ
とにより、実際に演算を開始できたかどうかをバスマス
タに伝えることができる。演算パラメータ書込みに対す
る承認パケットはないが、代わりに、事前に演算状態読
み取りアクセスを行なって、コプロセッサ部１４が演算
処理を終了していることを確認してから演算パラメータ
書込みを行なうことにより、正しく演算制御レジスタ部
３２への書込みが行なわれることを保証することが出来
る。

【０１５４】図１３は本発明によるコプロセッサ内蔵パ
ケット型ＤＲＡＭ１に対するバスマスタからのアクセス
の制御方法の別の実施の形態を説明するタイミング図で
ある。メモリアクセス、すなわち、ＤＲＡＭコア部１
５、及びメモリ制御レジスタ２９へのアクセスには、承
認パケットを必要とする場合の制御方法の実施の形態を
用いている。同様に、コプロセッサアクセスにおいても
承認パケットが必要とされる実施の形態を用いている。
図１３の実施の形態においては、これらの承認パケット
により、コプロセッサアクセスが要求どおりに処理され
たかをバスマスタ側に通知する。

【０１５５】図１２、及び図１３に示された本発明によ
るコプロセッサ内蔵パケット型ＤＲＡＭ１の制御方法の
それぞれの実施の形態において、メモリ部１１にアクセ
スするかコプロセッサ部１４にアクセスするかによら
ず、パケット型メモリ／コプロセッサバス２上のバスタ
イミングは同一になるように設定されている。すなわ
ち、メモリ部１１へのアクセスの際に一切承認パケット
を必要としない図１２の実施の形態では、コプロセッサ
部１４の演算制御レジスタ部３２への演算開始要求に対
する承認パケットは、要求パケットから見て、読み取り
データパケットや書込みデータパケットと同一のバスタ
イミングでコプロセッサ内蔵パケット型ＤＲＡＭ１上に
送信されるように設定されている。また、図１３の実施
の形態では、全てのアクセスの承認パケットと要求パケ
ットの間のバスタイミング、及び、全ての読み取りデー
タパケットもしくは書込みパケットと要求パケットの間
のバスタイミングが、それぞれ同一となるように設定さ
れている。

【０１５６】なお、図１１に示した本発明によるコプロ
セッサ部１４の構成の実施の形態では、コプロセッサ部
１４がプログラマブルである場合について示したが、固
定的な処理のみを行なうハードワイヤード構成の時に
も、図１０で示したコプロセッサアクセスの実施の形態
を用いることにより、バスマスタ側からアクセスして、
コプロセッサ部１４における演算処理を制御することが
可能である。また、図１１に示した本発明によるコプロ
セッサ部１４の構成の実施の形態では、処理すべき命令
をメモリ部１１から読み出し、命令の処理に使用するデ
ータを必要に応じてメモリ部１１から読み出し、命令の
処理結果を必要に応じてメモリ部１１に書込む構成を有
しているが、別の構成の実施の形態として、コプロセッ
サ部１４内にバッファメモリないしはキャッシュメモリ
を設け、これらを介してメモリ部１１にアクセスするこ
とにより、メモリ部１１に対するコプロセッサ部１４か
らのアクセスの回数が減るような構成をとることも可能
である。

【０１５７】図１４は、本発明におけるプロセッサ内蔵
パケット型メモリＬＳＩにメモリデバイスＩＤ及びコプ
ロセッサデバイスＩＤを設定するための、本発明による
パケット型メモリ／コプロセッサバスの実施の形態の構
成を示すブロック図である。図１４において、パケット
型メモリ／コプロセッサバス２００は、パケット型メモ
リ／コプロセッサバス２とコプロセッサ内蔵パケット型
ＤＲＡＭ連鎖７０から構成されている。コプロセッサ内
蔵パケット型ＤＲＡＭ連鎖７０は、バスマスターである
マイクロプロセッサ９の外部セレクトアウト端子７６と
コプロセッサ内蔵パケット型ＤＲＡＭ１の外部セレクト
イン端子７１、コプロセッサ内蔵パケット型ＤＲＡＭ１
の外部セレクトアウト端子７２と別のコプロセッサ内蔵
パケット型ＤＲＡＭ１の外部セレクトイン端子７１、コ
プロセッサ内蔵パケット型ＤＲＡＭ１の外部セレクトア
ウト端子７２とマイクロプロセッサ９の外部セレクトイ
ン端子７５を一次元のループ状に接続することにより構
成される。また、コプロセッサ内蔵パケット型ＤＲＡＭ
１の外部セレクトイン端子７１は、コプロセッサ内蔵パ
ケット型ＤＲＡＭ１内部のメモリ部１１ないしはコプロ
セッサ部１４の内部セレクトイン端子７３と接続され、
コプロセッサ内蔵パケット型ＤＲＡＭ１のメモリ部１１
と複数のコプロセッサ部１４同士は、一次元鎖を構成す
るように内部セレクトアウト端子７４と内部セレクトイ
ン端子７３が接続され、この一次元鎖の最後尾のメモリ
部１１ないしはコプロセッサ部１４の内部セレクトアウ
ト端子７４がコプロセッサ内蔵パケット型ＤＲＡＭ１の
外部セレクトアウト端子７２と接続されている。

【０１５８】図１４のような構成をとることにより、い
わゆるデイジーチェイン方式として知られているよう
に、それぞれのメモリ部１１ないしはコプロセッサ部１
４に対して、以下のような制御方法の実施の形態を用い
ることでそれぞれメモリデバイスＩＤもしくはコプロセ
ッサデバイスＩＤを割り当てることが出来る。

【０１５９】初期化動作として、メモリデバイスＩＤと
コプロセッサデバイスＩＤをそれぞれある定められた初
期状態値に設定する。これを実現するためには、例え
ば、メモリ制御レジスタ部１６内のメモリデバイスＩＤ
レジスタ５０と演算制御レジスタ部３２内のコプロセッ
サデバイスＩＤレジスタ５１を、リセット信号が与えら
れたときに、初期状態値（例えば６ビットの場合で、
“１１１１１１”や“００００００”など）にその値を
設定するようにしておけばよい。また、同じく初期化動
作として、全てのメモリ部１１とコプロセッサ部１４の
内部セレクトアウト端子７４が論理値０を出力するよう
に設定する。メモリ部１１とコプロセッサ部１４は初期
化動作後、メモリデバイスＩＤないしはコプロセッサデ
バイスＩＤが初期状態値から書き換えられるまでの期間
は、当該の内部セレクトイン端子７３から論理値０が入
力されている場合は書込みアクセスを無視し、当該の内
部セレクトイン端子７３から論理値１が与えられた場合
は、書込みアクセスの指示に応じてメモリデバイスＩＤ
ないしはコプロセッサデバイスＩＤの初期状態値からの
書き換えを行なう。初期状態値からの書き換えを行なっ
たメモリ部１１ないしはコプロセッサ部１４は、その内
部セレクトアウト端子７４から論理値１を出力するよう
にしておく。

【０１６０】このような構成において、マイクロプロセ
ッサ９の外部セレクトアウト端子７６から論理値１を出
力し、かつ要求パケットのデバイスＩＤフィールドとし
て初期状態値を指定して違ったデバイスＩＤ値をパラメ
ータフィールドに書込みデータとして指定した書込みア
クセスを順に行なうことにより、コプロセッサ内蔵パケ
ット型ＤＲＡＭ連鎖７０の最初のコプロセッサ内蔵パケ
ット型ＤＲＡＭ１内の最初のメモリ部１１ないしはコプ
ロセッサ部１４から順に、パケット型メモリ／コプロセ
ッサバス２００に接続された全てのコプロセッサ内蔵パ
ケット型ＤＲＡＭ１の全てのメモリ部１１及びコプロセ
ッサ部１４に対して、それぞれ固有のメモリデバイスＩ
Ｄ及びコプロセッサデバイスＩＤを設定することが可能
となる。

【０１６１】図１５は、本発明におけるコプロセッサ内
蔵パケット型ＤＲＡＭ１におけるメモリ制御レジスタ部
１６と演算制御レジスタ部３２の実施の形態を説明した
説明図である。同図において、デバイス定義レジスタ８
１は、メモリ部１１とコプロセッサ部１４とを区別する
デバイス定義情報を保持するレジスタである。デバイス
定義レジスタ８１に対するデバイス定義情報の格納は、
コプロセッサ内蔵パケット型ＤＲＡＭ１の製造時や出荷
時などにあらかじめ行なわれる。バスマスタは、あるデ
バイスＩＤを指定して、デバイス定義レジスタ８１から
デバイス定義情報を読み出すことにより、読み出しを要
求したデバイスＩＤに対応するのがメモリ部１１である
かコプロセッサ部１４であるかを認知することができ
る。同図に示されているように、メモリ制御レジスタ部
１６と演算制御レジスタ部３２のそれぞれにおいて同一
のレジスタ番号で指定されるメモリ制御レジスタ２９な
いしは演算制御レジスタ３３としてデバイス定義レジス
タ８１を設けることにより、バスマスタは、あらかじめ
読み出しを行なう対象がメモリ部１１であるかコプロセ
ッサ部１４であるかが分からない状況で、デバイス定義
レジスタ８１に対して読み出しを行なうことが出来る。
これは、デバイスＩＤフィールドだけが異なる要求パケ
ットを用いてメモリ部１１及びコプロセッサ部１４に対
するデバイス定義レジスタ８１の読み取りアクセスを実
行できるからである。

【０１６２】図１５の実施の形態に示された演算制御レ
ジスタ部３２内の機能定義レジスタ８２は、コプロセッ
サ部１４の演算処理機能を分類した機能定義コードを格
納するレジスタである。機能定義レジスタ８２に対する
機能定義コードの格納は、コプロセッサ内蔵パケット型
ＤＲＡＭ１の製造時や出荷時などにあらかじめ行なわれ
る。バスマスターは、コプロセッサ部１４を指定するあ
るデバイスＩＤを指定して機能定義レジスタ８２から機
能定義コードを読み出すことにより、指定したコプロセ
ッサ部１４の演算処理機能を認知することができる。

【０１６３】

【発明の効果】本発明の第１の効果は、従来のパケット
型ＤＲＡＭと比して、外部入出力端子の端子数を増やす
ことなく、コプロセッサ内蔵パケット型ＤＲＡＭを実現
することが出来ることである。具体的には、１０本から
３０本程度の外部入出力端子数でコプロセッサ内蔵パケ
ット型ＤＲＡＭを実現することが出来る。

【０１６４】本発明の第２の効果は、従来のパケット型
ＤＲＡＭと比して、まったく同一の外部入出力端子の端
子構成を用いて、コプロセッサ内蔵パケット型ＤＲＡＭ
を実現することが出来ることである。具体的には、例え
ば、SyncLink技術やRambus技術が定めるパケット型ＤＲ
ＡＭの外部入出力端子の端子構成とまったく同一の端子
構成を用いてコプロセッサ内蔵パケット型ＤＲＡＭを実
現することが出来る。

【０１６５】本発明の第３の効果は、パケット型メモリ
／コプロセッサバスを介して要求されるチップ内のメモ
リ部へのメモリアクセスとチップ内のコプロセッサ部へ
のコプロセッサアクセスのいずれの要求をも処理するこ
とが可能なコプロセッサ内蔵パケット型ＤＲＡＭを実現
することが出来ることである。

【０１６６】本発明の第４の効果は、従来のパケット型
メモリバスと比して、まったく同一のバス信号線構成を
用いて、パケット型メモリ／コプロセッサバスを実現す
ることが出来ることである。具体的には、例えば、Sync
Link技術やRambus技術が定めるパケット型メモリバスの
バス信号線構成を用いてパケット型メモリ／コプロセッ
サバスを実現することが出来る。

【０１６７】本発明の第５の効果は、従来のパケット型
メモリバスとパケット型ＤＲＡＭにおけるメモリアクセ
スと比して、まったく時間的なオーバーヘッドがないよ
うに、メモリ部への上記メモリアクセスを実現すること
が可能なパケット型メモリ／コプロセッサバスとコプロ
セッサ内蔵パケット型ＤＲＡＭを実現することが出来る
ことである。具体的には、例えば、SyncLink技術やRamb
us技術におけるメモリアクセスとまったく同一のバスタ
イミングで、コプロセッサ内蔵パケット型ＤＲＡＭ内の
メモリ部への上記メモリアクセスを実現することが出来
る。

【０１６８】本発明の第６の効果は、従来のパケット型
メモリバスとパケット型ＤＲＡＭにおけるメモリアクセ
スとまったく同一のパケットフォーマットとバスプロト
コルを用いて、メモリ部への上記メモリアクセスを実現
することが可能なパケット型メモリ／コプロセッサバス
とコプロセッサ内蔵パケット型ＤＲＡＭを実現すること
が出来ることである。具体的には、例えば、SyncLink技
術やRambus技術におけるメモリアクセスとまったく同一
のパケットフォーマットと同一のバスプロトコルを用い
てコプロセッサ内蔵パケット型ＤＲＡＭ内のメモリ部へ
の上記メモリアクセスを実現することが出来る。

【０１６９】本発明の第７の効果は、バスマスタからの
コプロセッサ部に対するコプロセッサアクセス（書込み
アクセス及び読み取りアクセス）に対してコプロセッサ
部が承認パケットや読み取りデータパケットで応答する
ことで、単一バスマスタ構成のパケット型メモリ／コプ
ロセッサバス上で、コプロセッサ部に対する演算開始要
求や演算結果要求を実現することが可能なパケット型メ
モリ／コプロセッサバスとコプロセッサ内蔵パケット型
ＤＲＡＭを実現することが出来ることである。

【０１７０】本発明の第８の効果は、メモリアクセスの
際の要求パケットと読み取りデータパケット及び書込み
データパケットとの間のバスタイミングと、コプロセッ
サアクセスの際の要求パケットと読み取りデータパケッ
ト、書込みデータパケット、及び承認パケットとの間の
バスタイミングとをまったく同一とすることにより、バ
スマスタにおけるバスタイミングの設定を簡単化するこ
とが可能なパケット型メモリ／コプロセッサバスを実現
することが出来ることである。例えば、SyncLink技術に
おけるメモリアクセスの際の要求パケットと読み取りデ
ータパケット及び書込みデータパケットとの間のバスタ
イミングと、コプロセッサアクセスの際の要求パケット
と読み取りデータパケット、書込みデータパケット、及
び承認パケットとの間のバスタイミングとをまったく同
一とすることが可能である。

【０１７１】本発明の第９の効果は、メモリアクセスの
際の要求パケットと承認パケットとの間のバスタイミン
グ、及び要求パケットと読み取りデータパケット及び書
込みデータパケットとの間のバスタイミングと、コプロ
セッサアクセスの際の要求パケットと承認パケットとの
間のバスタイミング、及び要求パケットと読み取りデー
タパケット及び書込みデータパケットとの間のバスタイ
ミングとをそれぞれまったく同一とすることにより、バ
スマスタにおけるバスタイミングの設定を簡単化するこ
とが可能なパケット型メモリ／コプロセッサバスを実現
することが出来ることである。例えば、Rambus技術にお
けるメモリアクセスの際の要求パケットと承認パケット
との間のバスタイミング、及び要求パケットと読み取り
データパケット及び書込みデータパケットとの間のバス
タイミングと、コプロセッサアクセスの際の要求パケッ
トと承認パケットとの間のバスタイミング、及び要求パ
ケットと読み取りデータパケット及び書込みデータパケ
ットとの間のバスタイミングとを、それぞれまったく同
一とすることが可能である。

【０１７２】本発明の第１０の効果は、メモリ部に対す
る要求パケットのコマンドフィールドとコプロセッサ部
に対する要求パケットのコマンドフィールドを、どちら
に対する要求であるかによって、同一のコード（ビット
パターン）が別々のコマンドを意味するように定めるこ
とが可能なパケット型メモリ／コプロセッサバスとコプ
ロセッサ内蔵パケット型ＤＲＡＭを実現することが出来
ることである。これにより、メモリ部に対する要求パケ
ットのコマンドを、コマンドフィールド長で定まるコマ
ンド空間をフルに活用してエンコードすることが可能と
なる。例えば、SyncLink技術等では、６ビットで指定さ
れるコマンドフィールドのうち、コード01１０１０以外
の全てのコード空間は何らかのメモリアクセス用のコマ
ンドに割り振られている。

【０１７３】本発明の第１１の効果は、コプロセッサ部
が、チップ内のメモリ部に記憶された命令もしくはデー
タ、あるいはその双方を利用しながら、演算処理を実行
することが可能なコプロセッサ内蔵パケット型ＤＲＡＭ
を実現することが出来ることである。一般に、一つのチ
ップ内では、チップ間に比べて、きわめて高バンド幅の
データ転送を実現することが出来る。例えば、高速ＤＲ
ＡＭの外部データ転送バンド幅が１GB/sec程度であるの
に対して、チップ内では１０GB/sec程度のデータ転送バ
ンド幅を実現することが可能になる。よって、本発明の
コプロセッサ内蔵パケット型ＤＲＡＭは、チップ内のメ
モリ部から命令やデータを読み取ったりあるいは書込ん
だりすることにより、チップ内の高バンド幅データ転送
を活かした高速な演算処理を行なうことが出来る。

【０１７４】本発明の第１２の効果は、従来技術のパケ
ット型ＤＲＡＭとコプロセッサ内蔵パケット型ＤＲＡＭ
とを混在して接続することが可能なパケット型メモリ／
コプロセッサバスを実現することが出来ることである。
なお、従来技術のパケット型ＤＲＡＭはコプロセッサが
０個の本発明のコプロセッサ内蔵パケット型ＤＲＡＭと
みなすことが出来る。

【０１７５】本発明の第１３の効果は、従来技術のパケ
ット型ＤＲＡＭとコプロセッサ内蔵パケット型ＤＲＡＭ
とを混在して接続したパケット型メモリ／コプロセッサ
バスにおいて、パケット型ＤＲＡＭへのメモリアクセス
とコプロセッサ内蔵パケット型ＤＲＡＭ内のメモリ部へ
のメモリアクセスを同一のバスタイミングで行なうこと
が出来るパケット型メモリ／コプロセッサバスを実現す
ることが出来ることである。

【０１７６】本発明の第１４の効果は、本発明のコプロ
セッサ内蔵パケット型ＤＲＡＭとパケット型メモリ／コ
プロセッサバスにより、従来技術のパケット型ＤＲＡＭ
とパケット型メモリバスを用いて構成された既存のメモ
リシステムと容易に置換可能なコプロセッサ内蔵メモリ
システムを実現することが出来ることである。このた
め、本発明に基づくコプロセッサ内蔵メモリシステム
は、既存のメモリシステムを用いたプロセッサシステム
に容易に浸透可能である。

【０１７７】本発明の第１５の効果は、初期化動作によ
り、メモリ部とコプロセッサ部に対して、バスマスタが
それぞれ固有のメモリデバイスＩＤとコプロセッサデバ
イスＩＤを設定することが可能なパケット型メモリ／コ
プロセッサバスとコプロセッサ内蔵パケット型ＤＲＡＭ
とを実現することが出来ることである。

【０１７８】本発明の第１６の効果は、デバイス定義情
報を読み取ることで、それぞれのデバイスＩＤを設定し
た後に、バスマスタが、処理の要求対象がメモリ部であ
るかコプロセッサ部であるかを認知することが可能なパ
ケット型メモリ／コプロセッサバスとコプロセッサ内蔵
パケット型ＤＲＡＭとを実現することが出来ることであ
る。

【０１７９】本発明の第１７の効果は、機能定義コード
を読み取ることで、バスマスタが、処理の要求対象のコ
プロセッサ部が実装している演算処理機能を認定するこ
とが可能なパケット型メモリ／コプロセッサバスとコプ
ロセッサ内蔵パケット型ＤＲＡＭとを実現することが出
来ることである。これにより、搭載されているコプロセ
ッサ部に適したデバイスドライバや演算ライブラリなど
のソフトウェアをロード及びリンクして、ユーザープロ
グラムが、これらのソフトウェアを介してコプロセッサ
部による演算処理を利用することが出来る。これらのソ
フトウェアは、それぞれのコプロセッサ部の有する演算
処理機能に適した演算処理をコプロセッサ部に実行させ
ることでユーザープログラムの処理を加速することがで
きる。すなわち、これにより、プロセッサシステムの初
期化時やあるいは稼動中などに、動的にハードウェアの
構成とソフトウェアの構成を変化させることが可能な、
コプロセッサ内蔵パケット型ＤＲＡＭを用いたプロセッ
サシステムの実現が可能になる。

【０１８０】なお、以上、実施の形態の説明と発明の効
果の説明においては、コプロセッサ内蔵パケット型ＤＲ
ＡＭに関して説明を行なったが、より一般に、コプロセ
ッサ内蔵パケット型メモリＬＳＩに対して本発明を適用
することが可能である。

【図面の簡単な説明】

【図１】本発明によるコプロセッサ内蔵パケット型ＤＲ
ＡＭの構成の実施の形態を示すブロック図である。

【図２】本発明によるコプロセッサ内蔵パケット型ＤＲ
ＡＭおよびパケット型メモリ／コプロセッサバスの構成
の実施の形態を示すブロック図である。

【図３】本発明によるパケット型メモリ／コプロセッサ
バス上で交信されるパケットの種類を説明した説明図で
ある。

【図４】本発明によるパケット型メモリ／コプロセッサ
バス上におけるパケット交信の方法の実施の形態を説明
するための説明図である。

【図５】本発明によるコプロセッサ内蔵パケット型メモ
リＬＳＩに対して要求パケットが要求する処理の実施の
形態を示した説明図である。

【図６】本発明によるパケット型メモリ／コプロセッサ
バス上で交信されるパケットのパケットフォーマットの
構成の実施の形態を示した説明図である。

【図７】本発明によるコプロセッサ内蔵パケット型メモ
リＬＳＩにおいて、要求パケットのデバイスＩＤフィー
ルドとメモリデバイスＩＤ及びコプロセッサデバイスＩ
Ｄを照合するメモリ／コプロセッサデバイスＩＤ照合回
路の構成の実施の形態を示したブロック図である。

【図８】本発明によるコプロセッサ内蔵パケット型メモ
リＬＳＩの制御方法の処理手順の実施の形態を示した説
明図である。

【図９】本発明によるコプロセッサ内蔵パケット型メモ
リＬＳＩの制御方法の処理手順の別の実施の形態を示し
た説明図である。

【図１０】本発明によるコプロセッサ内蔵パケット型メ
モリＬＳＩにおけるコプロセッサ部へのコプロセッサア
クセスの機能の実施の形態を示した説明図である。

【図１１】本発明によるコプロセッサ内蔵パケット型メ
モリＬＳＩにおけるコプロセッサ部の構成の実施の形態
を示したブロック図である。

【図１２】本発明によるコプロセッサ内蔵パケット型メ
モリＬＳＩの制御方法の実施の形態を示したタイミング
である。

【図１３】本発明によるコプロセッサ内蔵パケット型メ
モリＬＳＩの制御方法の別の実施の形態を示したタイミ
ングである。

【図１４】本発明によるコプロセッサ内蔵パケット型メ
モリＬＳＩにメモリデバイスＩＤ及びコプロセッサデバ
イスＩＤを設定するための本発明によるパケット型メモ
リ／コプロセッサバスの実施の形態の構成を示すブロッ
ク図である。

【図１５】本発明によるコプロセッサ内蔵パケット型メ
モリＬＳＩにおけるメモリ制御レジスタ部と演算制御レ
ジスタ部の構成の実施の形態を説明する説明図である。

【図１６】従来技術によるパケット型ＤＲＡＭの構成の
例を示したブロック図である。

【図１７】従来技術によるパケット型ＤＲＡＭ及びパケ
ット型メモリバスの構成の例を示したブロック図であ
る。

【図１８】従来技術によるパケット型ＤＲＡＭの動作の
例を説明するための説明図である。

【図１９】従来技術によるパケット型メモリバス上で交
信されるパケットの種類の例を説明するための説明図で
ある。

【図２０】従来技術によるパケット型メモリバス上にお
けるパケット交信の方法の例を説明するための説明図で
ある。

【図２１】従来技術によるパケット型ＤＲＡＭが要求パ
ケットを受け取った際の処理手順の例について説明した
説明図である。

【図２２】従来技術によるパケット型ＤＲＡＭ及びパケ
ット型メモリバスが使用するパケットのパケットフォー
マットの例を示した説明図である。

【符号の説明】

１コプロセッサ内蔵パケット型ＤＲＡＭ５外部入出力端子１１メモリ部１２制御部１３インタフェース部１４コプロセッサ部１５ＤＲＡＭコア部１６メモリ制御レジスタ部１７ＤＲＡＭバンク１８センスアンプ１９メモリ／演算制御論理回路２０制御信号レジスタ２１書き込みデータレジスタ２２読み取りデータレジスタ２３メモリ／コプロセッサデバイスＩＤ照合回路２４制御信号端子２５書き込みデータ端子２６読み取りデータ端子２７内部メモリデータバス２８内部コプロセッサデータバス２９メモリ制御レジスタ３０演算コア部３１演算制御部３２演算制御レジスタ部３３演算制御レジスタ２パケット型メモリ／コプロセッサバス２−１制御バス２−２データバス２−３要求バス２−４応答バス９マイクロプロセッサ１３−１制御インタフェース部１３−２データインタフェース部１３−３要求インタフェース部１３−４応答インタフェース部５０メモリデバイスＩＤレジスタ５１コプロセッサデバイスＩＤレジスタ５２デバイスＩＤ照合回路６１プログラムカウンタ６２命令デコーダ６３状態フラグレジスタ６４命令情報レジスタ６５演算開始レジスタ６６演算結果レジスタ６７処理時間レジスタ７０コプロセッサ内蔵パケット型ＤＲＡＭ連鎖７１外部セレクトイン端子７２外部セレクトアウト端子７３内部セレクトイン端子７４内部セレクトアウト端子７５外部セレクトイン端子７６外部セレクトアウト端子８１デバイス定義レジスタ８２機能定義レジスタ２００パケット型メモリ／コプロセッサバス１００１パケット型ＤＲＡＭ１０１２制御部１０１９メモリ制御論理回路１０２３メモリデバイスＩＤ照合回路１００２パケット型メモリバス１００２−１制御バス１００２−２データバス１００２−３要求バス１００２−４応答バス

フロントページの続き (56)参考文献特開平１−222459（ＪＰ，Ａ) 特開昭58−192154（ＪＰ，Ａ) 特開平６−215160（ＪＰ，Ａ) 特開平10−49428（ＪＰ，Ａ) 特開平８−227394（ＪＰ，Ａ) 特開平10−143489（ＪＰ，Ａ) 特開平３−154919（ＪＰ，Ａ) 特開昭63−41934（ＪＰ，Ａ) 特表平５−507374（ＪＰ，Ａ) 村上和彰、外２名，“メモリ−マルチプロセッサ一体型ＡＳＳＰ「ＰＰＲＡＭ」用標準通信インタフェース『ＰＰＲＡＭ−ＬｉｎｋＳｔａｎｄａｒｄ』Ｄｒａｆｔ０．０の概要”，情報処理学会研究報告，社団法人情報処理学会，平成８年８月，第96巻，第80号（96−ＡＲＣ−119），ｐ．155−160 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38 G06F 12/00 - 12/06 G06F 13/14 - 13/18 G06F 15/16 - 15/177 G06F 15/78 G11C 7/00,11/34

Claims

(57)【特許請求の範囲】

【請求項１】メモリ部、制御部、インタフェース部及び
Ｎ（自然数）個のコプロセッサ部から構成され、外部入
出力端子によりチップ外部のパケット型メモリ／コプロ
セッサバスに接続されるコプロセッサ内蔵パケット型メ
モリＬＳＩであって、前記メモリ部に対してメモリデバイスＩＤを、前記Ｎ個
のコプロセッサのそれぞれに対してコプロセッサデバイ
スＩＤをそれぞれ設定して、これらの前記メモリデバイ
スＩＤ及び前記コプロセッサデバイスＩＤをチップ内に
保持し、前記メモリデバイスＩＤもしくは前記コプロセッサデバ
イスＩＤは、前記パケット型メモリ／コプロセッサバス
に接続された全ての前記コプロセッサ内蔵パケット型メ
モリＬＳＩ内の任意の前記メモリ部及び任意の前記コプ
ロセッサ部の間で、いずれの前記メモリ部もしくは前記
コプロセッサ部を指定するかを一意に識別可能なもので
あることを特徴とするコプロセッサ内蔵パケット型メモ
リＬＳＩ。
【請求項２】メモリ部、制御部、インタフェース部及び
Ｎ（自然数）個のコプロセッサ部から構成され、前記メ
モリ部はメモリコア部とメモリ制御レジスタ部で構成さ
れ、前記コプロセッサ部は演算コア部、演算制御部及び
演算制御レジスタ部で構成され、前記メモリ制御レジス
タ部は第１の所定数のメモリ制御レジスタを有し、前記
演算制御レジスタ部は第２の所定数の演算制御レジスタ
を有し、前記メモリ部と前記制御部が内部メモリデータ
バスで接続され、前記Ｎ個のコプロセッサ部と前記制御
部がそれぞれ内部コプロセッサデータバスで接続され、
任意本数の信号端子を有する外部入出力端子によりチッ
プ外部のパケット型メモリ／コプロセッサバスに接続さ
れるコプロセッサ内蔵パケット型メモリＬＳＩであっ
て、前記メモリ部に対してメモリデバイスＩＤを、前記Ｎ個
のコプロセッサのそれぞれに対してコプロセッサデバイ
スＩＤをそれぞれ設定して、これらの前記メモリデバイ
スＩＤ及び前記コプロセッサデバイスＩＤをチップ内に
保持し、前記メモリデバイスＩＤもしくは前記コプロセッサデバ
イスＩＤは、前記パケット型メモリ／コプロセッサバス
に接続された全ての前記コプロセッサ内蔵パケット型メ
モリＬＳＩ内の任意の前記メモリ部及び任意の前記コプ
ロセッサ部の間で、いずれの前記メモリ部もしくは前記
コプロセッサ部を指定するかを一意に識別可能なもので
あることを特徴とするコプロセッサ内蔵パケット型メモ
リＬＳＩ。
【請求項３】前記メモリコア部がダイナミックランダム
アクセスメモリ（ＤＲＡＭ）を用いて構成されることを
特徴とする請求項２記載のコプロセッサ内蔵パケット型
メモリＬＳＩ。
【請求項４】一つのバスマスターと、請求項２または３
記載のコプロセッサ内蔵パケット型ＬＳＩと、これらを
接続するパケット型メモリ／コプロセッサバスとを備え
たメモリシステムであって、このパケット型メモリ／コ
プロセッサバスは、前記バスマスターが前記パケット型メモリ／コプロセッ
サバスにパケットを送信するときに前記パケット型メモ
リ／コプロセッサバスのバス占有権の調停を行なう必要
がない単一バスマスター型バスであることを特徴とし、更に、前記バスマスターから前記コプロセッサ内蔵パケ
ット型メモリＬＳＩへの単方向バスである制御バスと、前記バスマスターと前記コプロセッサ内蔵パケット型メ
モリＬＳＩ間の双方向バスであるデータバスとをその一
部として有することを特徴とするメモリシステム。
【請求項５】一つのバスマスターと、請求項２または３
記載のコプロセッサ内蔵パケット型ＬＳＩと、これらを
接続するパケット型メモリ／コプロセッサバスとを備え
たメモリシステムであって、このパケット型メモリ／コ
プロセッサバスは、前記バスマスターが前記パケット型メモリ／コプロセッ
サバスにパケットを送信するときに前記パケット型メモ
リ／コプロセッサバスのバス占有権の調停を行なう必要
がない単一バスマスター型バスであることを特徴とし、更に、前記バスマスターから前記コプロセッサ内蔵パケ
ット型メモリＬＳＩへの単方向バスである要求バスと、前記コプロセッサ内蔵パケット型メモリＬＳＩから前記
バスマスターへの単方向バスである応答バスとをその一
部として有することを特徴とするメモリシステム。
【請求項６】一つのバスマスターと、請求項２または３
記載のコプロセッサ内蔵パケット型ＬＳＩと、これらを
接続するパケット型メモリ／コプロセッサバスとを備え
たメモリシステムであって、このパケット型メモリ／コ
プロセッサバスは、前記バスマスターが前記パケット型メモリ／コプロセッ
サバスにパケットを送信するときに前記パケット型メモ
リ／コプロセッサバスのバス占有権の調停を行なう必要
がない単一バスマスター型バスであることを特徴とし、更に、前記バスマスターが前記パケット型メモリ／コプ
ロセッサバスに送信可能なパケットとして要求パケット
および書込みデータパケットの二つのパケットタイプを
有し、前記コプロセッサ内蔵パケット型メモリＬＳＩが前記パ
ケット型メモリ／コプロセッサバスに送信可能なパケッ
トとして読み取りデータパケットの一つのパケットタイ
プを有することを特徴とするメモリシステム。
【請求項７】一つのバスマスターと、請求項２または３
記載のコプロセッサ内蔵パケット型ＬＳＩと、これらを
接続するパケット型メモリ／コプロセッサバスとを備え
たメモリシステムであって、このパケット型メモリ／コ
プロセッサバスは、前記バスマスターが前記パケット型メモリ／コプロセッ
サバスにパケットを送信するときに前記パケット型メモ
リ／コプロセッサバスのバス占有権の調停を行なう必要
がない単一バスマスター型バスであることを特徴とし、更に、前記バスマスターが前記パケット型メモリ／コプ
ロセッサバスに送信可能なパケットとして要求パケット
および書込みデータパケットの二つのパケットタイプを
有し、前記コプロセッサ内蔵パケット型メモリＬＳＩが
前記パケット型メモリ／コプロセッサバスに送信可能な
パケットとして読み取りデータパケットおよび承認パケ
ットの二つのパケットタイプを有することを特徴とする
メモリシステム。
【請求項８】前記要求パケットが、デバイスＩＤフィー
ルド、コマンドフィールド及びパラメータフィールドを
有し、前記デバイスＩＤフィールドは、当該の前記要求
パケットが、前記パケット型メモリ／コプロセッサバス
に接続された任意の前記コプロセッサ内蔵パケット型メ
モリＬＳＩ内の一つあるいは複数の前記メモリ部ないし
は前記コプロセッサ部のいずれに対して処理を要求する
かを指定するものであり、前記コマンドフィールドは当
該の前記要求パケットが要求する処理の内容を指示する
ものであり、前記パラメータフィールドは当該の前記要
求パケットが要求する処理の実行に必要となるパラメー
タを与えるものであることを特徴とする請求項６または
７記載のメモリシステム。
【請求項９】前記デバイスＩＤフィールドのフィールド
長が、当該の前記デバイスＩＤフィールドが前記メモリ
部を指定するか前記コプロセッサ部を指定するかによら
ず固定長であり、前記コマンドフィールドも、当該の前
記デバイスＩＤフィールドが前記メモリ部を指定するか
前記コプロセッサ部を指定するかによらず固定長である
ことを特徴とする請求項８記載のメモリシステム。
【請求項１０】前記デバイスＩＤフィールドのフィール
ド長が、当該の前記デバイスＩＤフィールドが前記メモ
リ部を指定するか前記コプロセッサ部を指定するかによ
らず固定長であり、前記コマンドフィールドは、当該の
前記デバイスＩＤフィールドが前記メモリ部を指定する
か前記コプロセッサ部を指定するかに依存して、そのフ
ィールド長が異なることを特徴とする請求項８記載のメ
モリシステム。
【請求項１１】前記パケット型メモリ／コプロセッサバ
スから外部入出力端子を介して前記インタフェース部が
前記要求パケットを受信し、前記制御部が当該の前記要
求パケット内の前記デバイスＩＤフィールドとチップ内
に保持された前記メモリデバイスＩＤ及び複数の前記コ
プロセッサデバイスＩＤとを照合し、前記デバイスＩＤ
フィールドが前記メモリデバイスＩＤ及び前記コプロセ
ッサデバイスＩＤのうちのいずれかを指定したときにの
み、前記制御部が前記要求パケットに含まれる前記コマ
ンドフィールドをデコードして、当該の前記デバイスＩ
Ｄフィールドにより指定された前記メモリ部もしくは前
記コプロセッサ部に対して前記要求パケットの要求する
ところの処理の実行を指示することを特徴とする請求項
８から１０のいずれか１つに記載のメモリシステム。
【請求項１２】前記メモリ部に対してメモリデバイスＩ
Ｄレジスタを、任意数の前記コプロセッサに対してコプ
ロセッサデバイスＩＤレジスタをそれぞれ設け、前記メ
モリデバイスＩＤと前記コプロセッサデバイスＩＤをそ
れぞれ前記メモリデバイスＩＤレジスタと前記コプロセ
ッサデバイスＩＤレジスタに格納し、前記メモリデバイ
スＩＤレジスタと前記コプロセッサデバイスＩＤレジス
タに接続されるメモリ／コプロセッサデバイスＩＤ照合
回路を設け、前記メモリ／コプロセッサデバイスＩＤ照合回路におい
て、前記要求パケットの前記デバイスＩＤフィールドと
前記メモリデバイスＩＤレジスタとの間の照合と、前記
要求パケットの前記デバイスＩＤフィールドとそれぞれ
の前記コプロセッサデバイスＩＤレジスタとの間の照合
とを並列に行い、前記デバイスＩＤフィールドがいずれ
かの前記メモリデバイスＩＤもしくは前記コプロセッサ
デバイスＩＤを指定しているかどうかを判定することを
特徴とする請求項１１記載のメモリシステム。
【請求項１３】前記メモリデバイスＩＤレジスタを前記
メモリ制御レジスタの一つとし、前記コプロセッサデバ
イスＩＤレジスタを前記演算制御レジスタの一つとし
て、それぞれ前記メモリ制御レジスタ部及び前記演算制
御レジスタ部に設けることを特徴とする請求項１２記載
のメモリシステム。
【請求項１４】前記要求パケットの前記デバイスＩＤフ
ィールドが前記メモリ部もしくは前記コプロセッサ部の
いずれを指定するかにより前記制御部における前記コマ
ンドフィールドのデコード方法を変えることで、前記メ
モリ部もしくは前記コプロセッサ部のいずれを対象とす
るかにより、同一のビットパターンを持つ前記コマンド
フィールドが違った処理の要求を表わすことを特徴とす
る請求項１１記載のメモリシステム。
【請求項１５】前記要求パケット内の前記デバイスＩＤ
フィールドが前記メモリデバイスＩＤを指定した際に
は、前記制御部が当該の要求パケットの前記コマンドフ
ィールドをデコードし、デコード結果に応じて、前記制
御部が前記メモリ部内の前記メモリコア部ないしは前記
メモリ制御レジスタ部への書込みアクセスもしくは読み
取りアクセスを前記メモリ部に指示することを特徴とす
る請求項１１または１４に記載のメモリシステム。
【請求項１６】前記要求パケット内の前記デバイスＩＤ
フィールドが前記メモリデバイスＩＤを指示した際に
は、前記制御部が当該の要求パケットの前記コマンドフ
ィールドをデコードし、デコード結果に応じて、前記制
御部が当該の前記要求パケットの要求するところの書込
みアクセスもしくは読み取りアクセスを前記メモリ部が
実行可能かどうかを判断し、当該の判断結果を前記承認
パケットとして前記パケット型メモリ／コプロセッサバ
スへ送信した上で、前記メモリ部が実行可能な場合に
は、前記制御部が前記メモリ部内の前記メモリコア部な
いしは前記メモリ制御レジスタ部への前記書込みアクセ
スもしくは前記読み取りアクセスを前記メモリ部に指示
することを特徴とする請求項１１または１４記載のメモ
リシステム。
【請求項１７】前記要求パケット内の前記デバイスＩＤ
フィールドが前記コプロセッサ部のうちのいずれかを指
示した際には、前記制御部が前記コマンドフィールドを
デコードし、デコード結果に応じて、前記制御部が当該
の前記コプロセッサ部内の前記演算制御レジスタ部への
書込みアクセス及び読み取りアクセスのいずれかを当該
の前記コプロセッサ部に指示することを特徴とする請求
項１１または１４記載のメモリシステム。
【請求項１８】前記要求パケット内の前記デバイスＩＤ
フィールドが前記コプロセッサ部のうちのいずれかを指
示した際には、前記制御部が前記コマンドフィールドを
デコードし、デコード結果に応じて、前記制御部が当該
の前記要求パケットの要求するところの書込みアクセス
もしくは読み取りアクセスを当該の前記コプロセッサ部
が実行可能かどうかを判断し、当該の判断結果を前記承
認パケットとして前記パケット型メモリ／コプロセッサ
バスへ送信した上で、当該の前記コプロセッサ部が実行
可能な場合には、前記制御部が当該の前記コプロセッサ
部内の前記演算制御レジスタ部への前記書込みアクセス
及び前記読み取りアクセスのいずれかを当該の前記コプ
ロセッサ部に指示することを特徴とする請求項１１また
は１４記載のメモリシステム。
【請求項１９】前記要求パケット内の前記デバイスＩＤ
フィールドが前記メモリデバイスＩＤを指定した際に
は、前記制御部が当該の前記要求パケットの前記コマン
ドフィールドをデコードし、デコード結果に応じて、前
記制御部が前記メモリ部内の前記メモリコア部ないしは
前記メモリ制御レジスタ部への書込みアクセスもしくは
読み取りアクセスを前記メモリ部に指示し、前記要求パケット内の前記デバイスＩＤフィールドが前
記コプロセッサ部のうちのいずれかを指示した際には、
前記制御部が前記コマンドフィールドをデコードし、デ
コード結果に応じて、前記制御部が当該の前記要求パケ
ットの要求するところの書込みアクセスもしくは読み取
りアクセスを当該の前記コプロセッサ部が実行可能かど
うかを判断し、当該の判断結果を承認パケットとして前
記パケット型メモリ／コプロセッサバスへ送信した上
で、当該の前記コプロセッサ部が実行可能な場合には、
前記制御部が当該の前記コプロセッサ部内の前記演算制
御レジスタ部への前記書込みアクセス及び前記読み取り
アクセスのいずれかを当該の前記コプロセッサ部に指示
することを特徴とする請求項１１または１４記載のメモ
リシステム。
【請求項２０】前記要求パケット内の前記デバイスＩＤ
フィールドが前記メモリデバイスＩＤを指定した際に
は、前記制御部が当該の要求パケットの前記コマンドフ
ィールドをデコードし、デコード結果に応じて、前記制
御部が前記メモリ部内の前記メモリコア部ないしは前記
メモリ制御レジスタ部への書込みアクセスもしくは読み
取りアクセスを前記メモリ部に指示し、前記要求パケット内の前記デバイスＩＤフィールドが任
意数の前記コプロセッサ部のうちのいずれかを指示した
際には、前記制御部が前記コマンドフィールドをデコー
ドし、デコード結果が前記演算制御レジスタへの書込みアクセ
スを指示している場合には、前記制御部が当該の前記書
込みアクセスを当該の前記コプロセッサ部が実行可能か
どうかを判断し、当該の判断結果を承認パケットとして
前記パケット型メモリ／コプロセッサバスへ送信した上
で、当該の前記コプロセッサ部が実行可能な場合には、
前記制御部が当該の前記コプロセッサ部内の前記演算制
御レジスタ部への前記書込みアクセスを当該の前記コプ
ロセッサ部に指示し、デコード結果が前記演算制御レジスタへの読み取りアク
セスを指示している場合には、前記制御部が当該の前記
コプロセッサ部内の前記演算制御レジスタ部への前記読
み取りアクセスを当該の前記コプロセッサ部に指示する
ことを特徴とする請求項１１または１４記載のメモリシ
ステム。
【請求項２１】前記メモリコア部への前記書込みアクセ
スにおいては、前記メモリ部は、前記パケット型メモリ
／コプロセッサバスから前記インタフェース部を介して
受信した前記書込みデータパケットを前記制御部を介し
て受け取って、当該の前記要求パケット内の前記パラメ
ータフィールドが指定するメモリアドレスを用いて前記
メモリコア部へ書込むことを特徴とする請求項１５、１
６、１９または２０記載のメモリシステム。
【請求項２２】前記メモリ制御レジスタ部への前記書込
みアクセスにおいては、前記メモリ部は、前記パケット
型メモリ／コプロセッサバスから前記インタフェース部
を介して受信した前記書込みデータパケットを前記制御
部を介して受け取って、当該の前記要求パケット内の前
記パラメータフィールドが指定する前記メモリ制御レジ
スタへ書込むことを特徴とする請求項１５、１６、１９
または２０記載のメモリシステム。
【請求項２３】前記メモリ制御レジスタ部への前記書込
みアクセスにおいては、前記メモリ部は、当該の前記要
求パケット内の前記パラメータフィールド内の一部に含
まれる書込みデータを前記制御部を介して受け取って、
当該の前記要求パケット内の前記パラメータフィールド
の一部が指定する前記メモリ制御レジスタへ書込むこと
を特徴とする請求項１５、１６、１９または２０記載の
メモリシステム。
【請求項２４】前記メモリコア部及び前記メモリ制御レ
ジスタ部への前記読み取りアクセスにおいては、前記メ
モリ部は、当該の前記要求パケット内の前記パラメータ
フィールドの指定にしたがって前記メモリコア部もしく
は前記メモリ制御レジスタ部から読み取ったデータを前
記制御部へ渡し、前記制御部は前記読み取りデータパケ
ットを生成し、前記インタフェース部が前記読み取りデ
ータパケットを前記外部入出力端子を介して前記パケッ
ト型メモリ／コプロセッサバスへ送信することを特徴と
する請求項１５、１６、１９、または２０記載のメモリ
システム。
【請求項２５】前記演算制御レジスタ部への前記書込み
アクセスにおいては、前記コプロセッサ部は、前記パケ
ット型メモリ／コプロセッサバスから前記インタフェー
ス部を介して受信した前記書込みデータパケットを前記
制御部を介して受け取って当該の前記要求パケット内の
前記パラメータフィールドが指定する前記演算制御レジ
スタへ書込むことを特徴とする請求項１７、１８、１９
または２０記載のメモリシステム。
【請求項２６】前記演算制御レジスタ部への前記書込み
アクセスにおいては、前記コプロセッサ部は、当該の前
記要求パケット内の前記パラメータフィールド内の一部
に含まれる書込みデータを前記制御部を介して受け取っ
て、当該の前記要求パケット内の前記パラメータフィー
ルドの一部が指定する前記演算制御レジスタへ書込むこ
とを特徴とする請求項１７、１８、１９または２０記載
のメモリシステム。
【請求項２７】前記演算制御レジスタ部への前記読み取
りアクセスにおいては、前記コプロセッサ部は、当該の
前記要求パケット内の前記パラメータフィールドが指定
する前記演算制御レジスタから読み取ったデータを前記
制御部へ渡し、前記制御部は前記読み取りデータパケッ
トを生成し、前記インタフェース部が前記読み取りデー
タパケットを前記外部入出力端子を介して前記パケット
型メモリ／コプロセッサバスへ送信することを特徴とす
る請求項１７、１８、１９または２０記載のメモリシス
テム。
【請求項２８】前記メモリコア部、前記メモリ制御レジ
スタ部、前記演算制御レジスタ部への前記読み取りアク
セスの際に前記コプロセッサ内蔵パケット型メモリが前
記読み取りデータパケットを前記パケット型メモリ／コ
プロセッサバスに送信するバスサイクルと、前記演算制
御レジスタ部への前記書込みアクセスの際に前記承認パ
ケットを前記パケット型メモリ／コプロセッサバスに送
信するバスサイクルとが、前記要求パケットを受信した
バスサイクルから見て同一のバスタイミングであること
を特徴とする請求項２１、２２、２３、２４、２５、２
６、または２７記載のメモリシステム。
【請求項２９】前記演算制御レジスタ部内に演算開始レ
ジスタを設け、前記演算開始レジスタは当該の前記コプ
ロセッサ部が演算処理の実行の開始を行う際に参照する
前記演算制御レジスタであり、前記要求パケットの前記
コマンドフィールド及び前記パラメータフィールドによ
り前記演算開始レジスタに対する前記書込みアクセスが
指示された際には、当該の前記要求パケットの前記パラ
メータフィールドに含まれた書込みデータかあるいは前
記書込みデータパケットのデータをプログラムポインタ
として用い、前記プログラムポインタの指示する演算処
理を実行することを特徴とする請求項２５、２６、また
は２８記載のメモリシステム。
【請求項３０】前記演算開始レジスタに対する前記書込
みアクセスが指示された際に、指示された演算処理の実
行を開始できるかどうかの情報を、前記承認パケットと
して前記パケット型メモリ／コプロセッサバスに送信す
ることを特徴とする請求項２９記載のメモリシステム。
【請求項３１】前記演算制御レジスタの一つとして演算
結果レジスタを設け、前記演算結果レジスタは当該の前
記コプロセッサ部が演算処理を行った結果を書込む前記
演算制御レジスタであり、前記要求パケットの前記コマ
ンドフィールド及び前記パラメータフィールドにより前
記演算結果レジスタに対する前記読み取りアクセスが指
示された際には、当該の前記演算結果レジスタに格納さ
れたデータを前記読み取りデータパケットとして生成す
ることを特徴とする請求項２７または２８のメモリシス
テム。
【請求項３２】前記演算結果レジスタに対する前記読み
取りアクセスが指示された際に、指示された前記演算結
果レジスタにすでに演算処理の結果が書込まれているか
どうかの情報を、前記承認パケットとして前記パケット
型メモリ／コプロセッサバスに送信することを特徴とす
る請求項３１記載のメモリシステム。
【請求項３３】前記演算結果レジスタに対する前記読み
取りアクセスが指示された際に、指示された前記演算結
果レジスタにすでに演算処理の結果が書込まれているか
どうかの情報を、前記読み取りデータパケット内に含め
て前記パケット型メモリ／コプロセッサバスに送信する
ことを特徴とする請求項３１記載のメモリシステム。
【請求項３４】前記演算制御レジスタに当該の前記コプ
ロセッサ部が演算処理を実行するために必要なパラメー
タを前記書込みアクセスにより設定した後に、前記演算
開始レジスタへの前記書込みアクセスにより当該の前記
コプロセッサ部の前記演算処理を開始させ、当該の前記
コプロセッサ部は当該の前記演算制御レジスタを参照し
ながら前記演算処理を実行することを特徴とする請求項
２９または３０記載のメモリシステム。
【請求項３５】任意数の前記演算制御レジスタに、当該
の前記コプロセッサ部が演算処理の結果を書込み、前記
演算結果レジスタに対する前記読み取りアクセスにより
前記演算結果の内の一部の読み取りが成功した後に、当
該の前記演算制御レジスタに対する前記読み取りアクセ
スにより前記演算結果の残りの部分の読み取りを行なう
ことを特徴とする請求項３１、３２、または３３記載の
メモリシステム。
【請求項３６】演算処理の実行中に、前記演算制御レジ
スタの一部を当該の前記コプロセッサ部が当該の前記演
算処理を実行する際の中間結果を保持する目的で使用す
ることを特徴とする請求項２９、３０、３１、３２、３
３、３４、または３５記載のメモリシステム。
【請求項３７】外部入出力端子として外部セレクトイン
端子と外部セレクトアウト端子を設け、前記メモリ部お
よび前記Ｎ個のコプロセッサ部の全てに内部セレクトイ
ン端子と内部セレクトアウト端子を設け、前記メモリ部
及び前記Ｎ個のコプロセッサ部間で、ある前記メモリ部
ないしは前記コプロセッサ部の前記内部セレクトアウト
端子と別の前記メモリ部ないしは前記コプロセッサ部の
前記内部セレクトイン端子を任意の順番で接続すること
で１次元のメモリ部−コプロセッサ部連鎖を構成し、前
記外部セレクトイン端子と前記メモリ部−コプロセッサ
部連鎖の先頭の前記メモリ部ないしは前記コプロセッサ
部の前記内部セレクトイン端子とを接続し、前記外部セ
レクトアウト端子と前記メモリ部−コプロセッサ部連鎖
の最後尾の前記メモリ部ないしは前記コプロセッサ部の
前記内部セレクトアウト端子とを接続することを特徴と
する請求項１、２、または３記載のコプロセッサ内蔵パ
ケット型メモリＬＳＩ。
【請求項３８】初期化動作として、前記メモリデバイス
ＩＤもしくは前記コプロセッサデバイスＩＤをあらかじ
め定められた同一の初期状態値に設定する動作と、全て
の前記内部セレクトアウト端子から論理値０を出力する
ように設定する動作を行い、前記初期化動作後は、前記
初期状態値に前記メモリデバイスＩＤもしくは前記コプ
ロセッサデバイスＩＤが設定された前記メモリ部あるい
は前記コプロセッサ部は、当該の前記メモリ部ないしは
前記コプロセッサ部の前記内部セレクトイン端子から論
理値０が入力されている間は、当該の前記メモリ部ない
しは前記コプロセッサ部への前記書込みアクセスを無視
し、当該の前記内部セレクトアウト端子から論理値０を
出力し、当該の前記メモリ部ないしは前記コプロセッサ
部の前記内部セレクトイン端子から論理値１が入力され
た際には、当該の前記メモリ部ないしは前記コプロセッ
サ部への前記書込みアクセスに応じて、当該の前記メモ
リデバイスＩＤレジスタもしくは前記コプロセッサデバ
イスＩＤレジスタへ前記要求パケット内の前記パラメー
タフィールドで指示されたメモリデバイスＩＤもしくは
前記コプロセッサデバイスＩＤの前記書込みアクセスを
行い、当該の前記内部セレクトアウト端子から論理値１
を出力することを特徴とする請求項３７記載のコプロセ
ッサ内蔵パケット型メモリＬＳＩの制御方法。
【請求項３９】パケット型メモリ／コプロセッサバスに
接続される複数の請求項３８記載のコプロセッサ内蔵パ
ケット型メモリＬＳＩ同士の前記外部セレクトアウト端
子と前記外部セレクトイン端子とを１次元の鎖状に接続
してコプロセッサ内蔵パケット型メモリＬＳＩ連鎖を構
成し、バスマスターに外部セレクトイン端子と外部セレ
クトアウト端子を設け、前記バスマスターの前記外部セ
レクトアウト端子と前記コプロセッサ内蔵パケット型メ
モリＬＳＩ連鎖の先頭の前記コプロセッサ内蔵パケット
型メモリＬＳＩの前記外部セレクトイン端子を接続し、
前記コプロセッサ内蔵パケット型メモリＬＳＩ連鎖の最
後尾の前記コプロセッサ内蔵パケット型メモリＬＳＩの
前記外部セレクトアウト端子と前記バスマスターの前記
外部セレクトイン端子とを接続することを特徴とするメ
モリシステム。
【請求項４０】全ての前記コプロセッサ内蔵パケット型
メモリＬＳＩに対して前記初期化動作を行って、全ての
前記メモリデバイスＩＤ及び全ての前記コプロセッサデ
バイスＩＤを前記初期状態値に設定するとともに全ての
前記外部セレクトアウト端子及び全ての前記内部セレク
トアウト端子を論理値０に設定した後、前記バスマスタ
ーが自身の前記外部セレクトアウト端子を論理値１に駆
動して、前記初期状態値を前記デバイスＩＤフィールド
で指定し新しい前記メモリデバイスＩＤもしくは前記コ
プロセッサデバイスＩＤを前記パラメータフィールドで
指定した前記書込みパケットを送信することで、前記コ
プロセッサ内蔵パケット型メモリＬＳＩ連鎖の先頭の前
記コプロセッサ内蔵パケット型メモリＬＳＩ内の、前記
メモリ部−コプロセッサ部連鎖の先頭の前記メモリ部も
しくは前記コプロセッサ部に対して前記メモリデバイス
ＩＤもしくは前記コプロセッサデバイスＩＤを設定し、
続いて前記メモリ部−コプロセッサ部連鎖及び前記コプ
ロセッサ内蔵パケット型メモリＬＳＩ連鎖を通して、論
理値１が前記メモリ部ないしは前記コプロセッサ部、及
び前記コプロセッサ内蔵パケット型メモリＬＳＩ間を順
次転送されていくことに応じて、前記バスマスタが、前
記初期状態値を前記デバイスＩＤフィールドで指定し新
しい前記メモリデバイスＩＤもしくは前記コプロセッサ
デバイスＩＤを前記パラメータフィールドで指定した前
記書込みパケットを送信することで、順次、前記メモリ
部ないしは前記コプロセッサ部の前記メモリデバイスＩ
Ｄないしは前記コプロセッサデバイスＩＤを設定するこ
とにより、前記パケット型メモリ／コプロセッサバス
に接続された全ての前記コプロセッサ内蔵パケット型メ
モリＬＳＩ内の任意の前記メモリ部及び任意の前記コプ
ロセッサ部の間で、いずれの前記メモリ部もしくは前記
コプロセッサ部を指定するかを一意に識別可能な前記メ
モリデバイスＩＤ及び前記コプロセッサデバイスＩＤを
前記メモリ部および前記コプロセッサ部に設定すること
を特徴とする請求項３９記載のメモリシステムの制御方
法。
【請求項４１】前記メモリ制御レジスタ及び前記演算制
御レジスタとして、それぞれデバイス定義レジスタを設
け、前記デバイス定義レジスタにあらかじめデバイス定
義情報を格納し、前記デバイス定義情報は前記メモリ部
と前記コプロセッサ部のいずれであるかを示す情報であ
ることを特徴とする請求項２または３記載のコプロセッ
サ内蔵パケット型メモリＬＳＩ。
【請求項４２】バスマスタが、前記デバイスＩＤを指定
して前記メモリ制御レジスタもしくは前記演算制御レジ
スタ内の前記デバイス定義レジスタに対して読み取りを
行なって前記デバイス定義情報を受け取ることにより、
前記バスマスタが、指定した前記デバイスＩＤが前記メ
モリ部に付与されたものであるか前記コプロセッサ部に
付与されたものであるかを認知することを特徴とする請
求項４１記載のコプロセッサ内蔵パケット型メモリＬＳ
Ｉの制御方法。
【請求項４３】前記デバイス定義レジスタに対する読み
取りを要求する際の要求パケットが、当該の読み取り動
作が前記メモリ部かあるいは前記コプロセッサ部を対象
とするによらず、前記デバイスＩＤフィールドの指定だ
けが異なる前記要求パケットであることを特徴とする請
求項４２記載のコプロセッサ内蔵パケット型メモリＬＳ
Ｉの制御方法。
【請求項４４】前記演算制御レジスタとして、機能定義
レジスタを設け、前記機能定義レジスタにあらかじめ機
能定義コードを格納し、前記機能定義コードは前記コプ
ロセッサ部の演算処理機能を分類したコードであること
を特徴とする請求項２または３記載のコプロセッサ内蔵
パケット型メモリＬＳＩ。
【請求項４５】バスマスタが、前記デバイスＩＤを指定
して前記演算制御レジスタ内の前記機能定義レジスタに
対して読み取りを行なって前記機能定義コードを受け取
ることにより、前記バスマスタが、指定した前記デバイ
スＩＤに対応する前記コプロセッサ部の演算処理機能を
認知することを特徴とする請求項４４記載のコプロセッ
サ内蔵パケット型メモリＬＳＩの制御方法。