JPH0695956A - Ｉｄコード内蔵型シリアル読み出しメモリ - Google Patents
Ｉｄコード内蔵型シリアル読み出しメモリInfo
- Publication number
- JPH0695956A JPH0695956A JP4247848A JP24784892A JPH0695956A JP H0695956 A JPH0695956 A JP H0695956A JP 4247848 A JP4247848 A JP 4247848A JP 24784892 A JP24784892 A JP 24784892A JP H0695956 A JPH0695956 A JP H0695956A
- Authority
- JP
- Japan
- Prior art keywords
- code
- signal
- memory
- memory device
- chip select
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 デバイスＩＤコードを内蔵することでデバイ
スの制御端子に接続するに必要な信号線数を少なくす
る。 【構成】 デバイス内に予め設定されたデバイスＩＤコ
ードとデバイスＩＤコード解読回路４によりＣＰＵから
の入力命令信号Ｄｉ内のデバイスＩＤコード信号の一
致、不一致を見ることでメモリデバイスを選択状態とす
る。これによりチップセレクト信号ＣＳに接続される信
号線の本数を少なくする構成とした。
スの制御端子に接続するに必要な信号線数を少なくす
る。 【構成】 デバイス内に予め設定されたデバイスＩＤコ
ードとデバイスＩＤコード解読回路４によりＣＰＵから
の入力命令信号Ｄｉ内のデバイスＩＤコード信号の一
致、不一致を見ることでメモリデバイスを選択状態とす
る。これによりチップセレクト信号ＣＳに接続される信
号線の本数を少なくする構成とした。
Description
【０００１】
【産業上の利用分野】この発明はシリアルインターフェ
ースにより動作する半導体メモリにおいて、メモリデバ
イス中にメモリデバイス自身を認識するためのＩＤコー
ドを有し、このＩＤコードを含むインストラクションコ
ードにより制御される半導体メモリに関する。
ースにより動作する半導体メモリにおいて、メモリデバ
イス中にメモリデバイス自身を認識するためのＩＤコー
ドを有し、このＩＤコードを含むインストラクションコ
ードにより制御される半導体メモリに関する。
【０００２】
【従来の技術】従来、半導体メモリを複数使用したＣＰ
Ｕを使用するシステムを構成した場合を図４に示す。Ｃ
ＰＵ１から出力されたアドレス信号群ｈはデコーダ回路
２に入力され、解読されたあとチップセレクト信号群ｉ
としてメモリデバイス群３０に入力されている。この回
路において、メモリデバイス群３０の中から特定の一の
デバイスを選択するには通常チップセレクト信号群ｉの
中の一つの信号線を“Ｈ”または“Ｌ”とすることで特
定の一のメモリデバイスを選択、非選択状態としている
ためメモリデバイス群３を構成するメモリデバイスの数
をＮとすると、Ｎ本のチップセレクト信号が必要とな
る。このためメモリデバイスの個数の増加に伴い配線数
が増加するという欠点があった。
Ｕを使用するシステムを構成した場合を図４に示す。Ｃ
ＰＵ１から出力されたアドレス信号群ｈはデコーダ回路
２に入力され、解読されたあとチップセレクト信号群ｉ
としてメモリデバイス群３０に入力されている。この回
路において、メモリデバイス群３０の中から特定の一の
デバイスを選択するには通常チップセレクト信号群ｉの
中の一つの信号線を“Ｈ”または“Ｌ”とすることで特
定の一のメモリデバイスを選択、非選択状態としている
ためメモリデバイス群３を構成するメモリデバイスの数
をＮとすると、Ｎ本のチップセレクト信号が必要とな
る。このためメモリデバイスの個数の増加に伴い配線数
が増加するという欠点があった。
【０００３】
【発明が解決しようとする課題】上述したように、メモ
リデバイス群３０中の半導体メモリデバイス３を多数個
構成する場合には、使用するメモリデバイスが増加する
に伴い、チップセレクト端子に接続される信号線も増加
してしまう欠点があった。そこで、この発明は従来この
ような課題を解決するために、各半導体メモリ自身にデ
バイスＩＤコードを設定することでシリアルインターフ
ェースメモリにより構成されるＣＰＵを使用したシステ
ムにおいてチップセレクト端子に接続される信号線を少
なくし、それに要する配線数を少なくすることを目的と
している。
リデバイス群３０中の半導体メモリデバイス３を多数個
構成する場合には、使用するメモリデバイスが増加する
に伴い、チップセレクト端子に接続される信号線も増加
してしまう欠点があった。そこで、この発明は従来この
ような課題を解決するために、各半導体メモリ自身にデ
バイスＩＤコードを設定することでシリアルインターフ
ェースメモリにより構成されるＣＰＵを使用したシステ
ムにおいてチップセレクト端子に接続される信号線を少
なくし、それに要する配線数を少なくすることを目的と
している。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、メモリデバイス群３０の中のメモリデバイス３の各
々にデバイスＩＤを組み込み、このデバイスＩＤによ
り、メモリの選択、非選択を制御できるようにし、チッ
プセレクト信号の信号線数を少なくした。
に、メモリデバイス群３０の中のメモリデバイス３の各
々にデバイスＩＤを組み込み、このデバイスＩＤによ
り、メモリの選択、非選択を制御できるようにし、チッ
プセレクト信号の信号線数を少なくした。
【０００５】
【作用】予めメモリデバイス群３０中のデバイス自身が
認識できるＩＤコードをデバイス内に組み込んでおく。
システム内のＣＰＵ等（ここでは当該のメモリを制御す
る装置をいう）からデバイスＩＤコード信号を入力する
ことで、入力されたデバイスＩＤコードと一致したメモ
リデバイスのみが動作可能となり、一致しないメモリデ
バイスは動作しない。このようにメモリデバイスの選
択、非選択状態をチップセレクト信号以外のデバイスＩ
Ｄコード信号により制御できるため、各メモリデバイス
に接続されるチップセレクト信号の配線数を少なくする
ことができる。
認識できるＩＤコードをデバイス内に組み込んでおく。
システム内のＣＰＵ等（ここでは当該のメモリを制御す
る装置をいう）からデバイスＩＤコード信号を入力する
ことで、入力されたデバイスＩＤコードと一致したメモ
リデバイスのみが動作可能となり、一致しないメモリデ
バイスは動作しない。このようにメモリデバイスの選
択、非選択状態をチップセレクト信号以外のデバイスＩ
Ｄコード信号により制御できるため、各メモリデバイス
に接続されるチップセレクト信号の配線数を少なくする
ことができる。
【０００６】
【実施例】以下に、この発明の半導体メモリ装置の一実
施例を図を参照して説明する。図１及び図２に本メモリ
デバイス内の入力部ダイヤグラム及び入力信号を示す。
端子Ａにはチップセレクト信号ＣＳが入力され、端子Ｂ
には同期信号ＳＫ、端子Ｃには入力信号Ｄｉが入力され
る。インストラクションレジスタ・デコーダ１からは出
力信号ｄが出力され、デバイスＩＤコード解読回路４に
入力される。さらにデバイスＩＤコード発生器２から出
力信号ｅが入力されている。デバイスＩＤコード解読回
路４からはメモリイネーブル信号ｆが出力され、信号ｆ
によりメモリデバイス３が動作可能となる。
施例を図を参照して説明する。図１及び図２に本メモリ
デバイス内の入力部ダイヤグラム及び入力信号を示す。
端子Ａにはチップセレクト信号ＣＳが入力され、端子Ｂ
には同期信号ＳＫ、端子Ｃには入力信号Ｄｉが入力され
る。インストラクションレジスタ・デコーダ１からは出
力信号ｄが出力され、デバイスＩＤコード解読回路４に
入力される。さらにデバイスＩＤコード発生器２から出
力信号ｅが入力されている。デバイスＩＤコード解読回
路４からはメモリイネーブル信号ｆが出力され、信号ｆ
によりメモリデバイス３が動作可能となる。
【０００７】図２に示す入力信号Ｄｉの区間Ｔ１にはイ
ンストラクションコードａ及び区間Ｔ２にはデバイスＩ
Ｄコード信号ｂが含まれている。デバイスＩＤコード発
生器２にはデバイス製造時にポリシリコン材質としたヒ
ューズ、あるいは不揮発性メモリ等により、予め決定さ
れ複数個のＩＤコードが内蔵されている。
ンストラクションコードａ及び区間Ｔ２にはデバイスＩ
Ｄコード信号ｂが含まれている。デバイスＩＤコード発
生器２にはデバイス製造時にポリシリコン材質としたヒ
ューズ、あるいは不揮発性メモリ等により、予め決定さ
れ複数個のＩＤコードが内蔵されている。
【０００８】メモリデバイスを選択するまでのシーケン
スは、図１において、まずＣＰＵ（図示せず）からチッ
プセレクト信号ＣＳによりメモリデバイス３を選択許可
状態にする。続いて入力命令信号Ｄｉによりインストラ
クションコードａ及びデバイスＩＤコードｂが入力され
る。このときデバイスＩＤコードｂを予め決定されたデ
バイスＩＤコード発生器２の出力信号ｅとをデバイスＩ
Ｄ解読回路４により解読され、デバイスＩＤコードの一
致、不一致を検証する。これにより一致したメモリデバ
イスのみが選択状態となり動作可能となる。
スは、図１において、まずＣＰＵ（図示せず）からチッ
プセレクト信号ＣＳによりメモリデバイス３を選択許可
状態にする。続いて入力命令信号Ｄｉによりインストラ
クションコードａ及びデバイスＩＤコードｂが入力され
る。このときデバイスＩＤコードｂを予め決定されたデ
バイスＩＤコード発生器２の出力信号ｅとをデバイスＩ
Ｄ解読回路４により解読され、デバイスＩＤコードの一
致、不一致を検証する。これにより一致したメモリデバ
イスのみが選択状態となり動作可能となる。
【０００９】また、不一致のメモリデバイスは非選択状
態となっているため、動作はしない。このように選択、
非選択状態をチップセレクト信号ＣＳ及びデバイスＩＤ
コードｂにより作れる。このシステムの応用例を図３に
示す。ＣＰＵ１から出力された信号群ｇは入力信号ＤＳ
及び同期信号ＳＫからなり、メモリデバイス群３０の中
のメモリデバイス３に入力される。
態となっているため、動作はしない。このように選択、
非選択状態をチップセレクト信号ＣＳ及びデバイスＩＤ
コードｂにより作れる。このシステムの応用例を図３に
示す。ＣＰＵ１から出力された信号群ｇは入力信号ＤＳ
及び同期信号ＳＫからなり、メモリデバイス群３０の中
のメモリデバイス３に入力される。
【００１０】さらに、ＣＰＵ１から出力されたチップセ
レクト信号ＣＳはメモリデバイス３にそれぞれ入力され
る。上述したようにメモリデバイス３の選択、非選択状
態をチップセレクト信号ＣＳ及びデバイスＩＤコードｂ
により作ることができ、このデバイスＩＤコードｂは入
力信号Ｄｉ内区間Ｔ２に含まれるため、複数個のメモリ
デバイスを使用した場合でもチップセレクト信号は１本
で済んでいる。
レクト信号ＣＳはメモリデバイス３にそれぞれ入力され
る。上述したようにメモリデバイス３の選択、非選択状
態をチップセレクト信号ＣＳ及びデバイスＩＤコードｂ
により作ることができ、このデバイスＩＤコードｂは入
力信号Ｄｉ内区間Ｔ２に含まれるため、複数個のメモリ
デバイスを使用した場合でもチップセレクト信号は１本
で済んでいる。
【００１１】
【発明の効果】以上説明したように、ＣＰＵ等とのイン
ターフェースのための入力信号中にデバイスＩＤコート
信号が含まれ、デバイスＩＤコード信号及びメモリデバ
イス内部に予め内蔵されたデバイスＩＤコードの一致、
不一致によりメモリデバイスの選択、非選択状態が決定
されるため、チップセレクト信号ＣＳの本数を少なくす
ることができる。したがって、ＣＰＵのメモリバスを構
成する信号線数を少なくできる。これにより基板上の配
線数を少なくできるため実装効率を向上させることがで
きる。また、デバイスＩＤコード信号自身は入力信号内
部に含まれるためデバイスの端子数を増加する必要がな
い。
ターフェースのための入力信号中にデバイスＩＤコート
信号が含まれ、デバイスＩＤコード信号及びメモリデバ
イス内部に予め内蔵されたデバイスＩＤコードの一致、
不一致によりメモリデバイスの選択、非選択状態が決定
されるため、チップセレクト信号ＣＳの本数を少なくす
ることができる。したがって、ＣＰＵのメモリバスを構
成する信号線数を少なくできる。これにより基板上の配
線数を少なくできるため実装効率を向上させることがで
きる。また、デバイスＩＤコード信号自身は入力信号内
部に含まれるためデバイスの端子数を増加する必要がな
い。
【図１】この発明におけるメモリデバイス内入力部のブ
ロックダイヤグラムを示す。
ロックダイヤグラムを示す。
【図２】この発明における入力信号群のタイミングチャ
ートである。
ートである。
【図３】この発明におけるメモリデバイスを使用したシ
ステム構成図の一部を示す。
ステム構成図の一部を示す。
【図４】従来のメモリデバイスを用いたシステム構成図
を示す。
を示す。
１ インストラクションレジスタ・デコーダ ２ デバイスＩＤコード発生器 ３ メモリデバイス ４ デバイスＩＤコード解読回路 ５ ＣＰＵ ３０ メモリデバイス群 ＣＳ チップセレクト信号 ＳＫ 同期信号 Ｄｉ 入力信号 ａ インストラクションコード ｂ デバイスＩＤコード信号 ｃ デバイスＩＤコード ｄ インストラクションデコーダ出力信号 ｅ デバイスＩＤコード発生器出力信号 ｆ メモリイネーブル信号 ｇ ＣＰＵ出力信号群 ｈ アドレス信号群 ｉ チップセレクト信号群 ｊ メモリデバイス制御信号群
Claims (1)
- 【請求項１】 シリアルインターフェースにより動作す
る半導体メモリにおいて、メモリデバイス中に前記メモ
リデバイス自身を認識するためのＩＤコードを有し、前
記ＩＤコードにより前記メモリデバイスの選択、非選択
が制御され、さらにインターフェースの動作手段とし
て、前記ＩＤコードを含んだ命令を有することを特徴と
するＩＤコード内蔵型シリアル読み出しメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247848A JPH0695956A (ja) | 1992-09-17 | 1992-09-17 | Ｉｄコード内蔵型シリアル読み出しメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247848A JPH0695956A (ja) | 1992-09-17 | 1992-09-17 | Ｉｄコード内蔵型シリアル読み出しメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695956A true JPH0695956A (ja) | 1994-04-08 |
Family
ID=17169563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247848A Pending JPH0695956A (ja) | 1992-09-17 | 1992-09-17 | Ｉｄコード内蔵型シリアル読み出しメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338108B1 (en) | 1997-04-15 | 2002-01-08 | Nec Corporation | Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof |
| JPWO2018055768A1 (ja) * | 2016-09-26 | 2018-10-25 | 株式会社日立製作所 | 半導体記憶装置 |
-
1992
- 1992-09-17 JP JP4247848A patent/JPH0695956A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6338108B1 (en) | 1997-04-15 | 2002-01-08 | Nec Corporation | Coprocessor-integrated packet-type memory LSI, packet-type memory/coprocessor bus, and control method thereof |
| JPWO2018055768A1 (ja) * | 2016-09-26 | 2018-10-25 | 株式会社日立製作所 | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6928501B2 (en) | Serial device daisy chaining method and apparatus | |
| US4319343A (en) | Programmable digital memory circuit | |
| US6483183B1 (en) | Integrated circuit (IC) package with a microcontroller having an n-bit bus and up to n-pins coupled to the microcontroller | |
| KR100385228B1 (ko) | 불휘발성 메모리를 프로그램하는 방법 및 장치 | |
| US5375218A (en) | DMA channel control apparatus capable of assigning independent DMA transfer control line to respective expansion slots | |
| EP1774529A1 (en) | Fuse data storage system using core memory | |
| KR100278650B1 (ko) | 패킷방식의명령을사용하는반도체메모리장치 | |
| EP1571551B1 (en) | Method of Identifying Peripheral Device Employed in a Semiconductor Device | |
| EP0358773B1 (en) | Microcomputer | |
| US7971024B2 (en) | Off-chip micro control and interface in a multichip integrated memory system | |
| JPH0695956A (ja) | Ｉｄコード内蔵型シリアル読み出しメモリ | |
| US5880992A (en) | Electrically erasable and programmable read only memory | |
| US10347348B2 (en) | Semiconductor memory device and data setting method | |
| JPH11213680A (ja) | 半導体記憶装置 | |
| US5355465A (en) | Data storing device having a plurality of registers allotted for one address | |
| US7487281B2 (en) | Computer system to control the data transfer between a memory and a peripheral device connected to a CPU via a bus | |
| JPH11120077A (ja) | 内部メモリ及び外部メモリの利用 | |
| JPH1185724A (ja) | Ｃｐｕモード切替回路 | |
| US6842065B2 (en) | Electrical fuse programming control circuit | |
| US6438039B1 (en) | Erasing device and method for flash memory | |
| US6507884B1 (en) | Microcomputer with multiple memories for storing data | |
| JPH1153338A (ja) | 半導体集積回路およびその半導体集積回路における外部バスモード選択方法 | |
| KR100290280B1 (ko) | 프로그램 가능한 플래시 메모리를 내장하는 마이크로콘트롤러 | |
| JP2661305B2 (ja) | 集積回路 | |
| JPH08180010A (ja) | コンピューター用データの入出力制御回路及び入出力制御方法 |