JPH02148188A - データフロープロセッサのメモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、分散メモリを備えたデータフロープロセッサ
のメモリアクセス制御方式に関し、特に多数のデータフ
ロープロセッサからなる大規模システムに適用する場合
に有効なメモリアクセス制御方式に関するものである。

〔従来の技術〕

データフロープロセッサは、例えば、「日経エレクトロ
ニクスｊ　１９７９年５月２８日号のρρ、６４〜８１
゛コンピュータ措造を変革するデータフローコンピユー
タの動向（上）′に記載されているように、データのフ
ロー、つまり被処理データの準備状況に応じて、処理シ
ーケンスを制御するものである。

すなわち、データフロープロセッサは、従来のフォノ・
ノイマン型プロセッサとは異なって、プログラムカウン
タを具備することなく、′演算対象であるオペランドが
全て使用可能となった時点で、その命令が実行可能とな
る″　というデータ駆動の規則に従い命令が実行される
。

データフロープロセッサにおいては、単一のデータ値（
これをスカラデータと呼ぶ）以外に、配列などの複数の
データの集合体であるデータ（これを構造体データと呼
ぶ）をも扱えることが要求される。このためには１通常
、構造体データをメモリの連続番地に記憶させておき、
配列の先頭アドレスポインタで全体を代表させて、こ才
りを命令のオペランドとして使用し、必要な時点でこの
ポインタの指示を元にして構造体データの全部ないし一
部を取り出す方法を用いている。この場合、情報の更新
を伴うデータベース情報等の保持のためにも、メモリが
必要となる。

このように、データフロープロセッサでは、読み出しお
よび書き込みが可能なメモリを備えることが必要となる
。

〔発明が解決しようとする課題〕

従来の読み書き可能なメモリを備えたデータフローシス
テムは、第２図に示ずような構成である。

第２図では、４個のプロセシングエレメント（ＰＥ）２
０〜２３と１個のデータメモリ２４とＰＥ間間通絡路２
５ら構成されており、どのＰＥからでも共通にデータメ
モリ２４をアクセスできるように、データメモリバス２
６を介して全てのＰＥ２０〜２３とデータメモリ２４と
が接続されている。

しかしながら、このような構成では、ＰＥの数が多くな
ると、データメモリ２４へのトラヒックが増加し、メモ
リアクセス待ち時間が急激に増加して性能の飽和が生じ
てしまうという問題があった。従って、このような構成
を用いて大規模なデータフローシステムを構築すること
は、本質的に問題がある。

本発明の目的は、このような従来の課題を解決し、メモ
リアクセストラヒックの集中化によるシステム性能低下
を避けることができ、任意のＰＥからメモリを自由にア
クセスできるような高速で柔軟なデータフロープロセッ
サのメモリアクセス制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明によるデータフロープ
ロセッサのメモリアクセス方式は、１個ないし複数個の
プロセシングエレメントと１個のメモリからなるプロセ
ッサグループを複数グループ備えたデータフロープロセ
ッサにおいて、各プロセッサニレメン１〜がメモリアク
セス命令を実行する場合、自プロセッサグル−プのメモ
リへのアクセスか、他プロセッサグループのメモリへの
アクセスかを判定し、自プロセッサグループのメモリへ
のアクセスであれば、該メモリに直接アクセスして、読
み出しアクセスであれば読み出したデータを、また書き
込みアクセスであれば書き込み完了を示すデータを、そ
れぞれ指定された転送先に転送し、他プロセッサグルー
プのメモリへのアクセスであれば、上記メモリアクセス
命令を複数のオペランドパケットに分解し、該オペラン
ドバケツ１へを宛先のメモリが屈するプロセシンググル
ープのプロセシングエレメントに転送し、該複数のオペ
ランドパケットを受信したプロセシングエレメントでは
、該オペランドパケットを再びメモリアクセス命令に組
立てた後、自プロセッサグループのメモリへのアクセス
と同じ方法でメモリアクセスを行い、指定された転送先
に結果のデータを返送することに特徴がある。

〔作　　用〕

本発明においては、メモリアクセス要求が１箇所に集中
しないように、メモリをシステム内に分散配匝して構成
し、自ＰＥから直接、メモリアクセスができない場合に
は、命令を複数のバケツ１〜に分解して直接アクセス可
能なＰＥに送り出し。

受信したＰＥはこれを受は継いでメモリアクセスを行い
、その結果を指定されたＰＥに返送することにより、代
理アクセスが可能となる。これにより、メモリアクセス
トラヒック県中化によるシステム性能の低下がなくなる
。また、他ＰＥへのメモリアクセス制御のための命令パ
ケットの組み立ておよび分散の処理は、ＰＥ内のハード
ウェアで自動的に行われるので、高速処理が可能である
。

さらに、ＰＥ数個に１個のデータメモリを共用しても、
またＰＥ１個に１個のデータメモリを設けてもよく、こ
れらの間の変更も任意に行える。そして、プログラマに
対しては、グローバルなアドレス空間を持ち、自由にア
クセス可能なデータメモリとしてＬ’ｌ　ｌｉａされ、
物理的にデータメモリが分解されていることを意識させ
ない。

〔実施例〕

以下、本発明の実施例を１図面により詳細に説明する。

第３図は、本発明を適用するデータフローシステム全体
の構成図である。

第３図においては、２個のＰＥ３０．３１と１個のデー
タメモリ３２を１つのプロセッサグループ、他の２個の
ＰＥ３４，３５と１個のデータメモリ３６を他の１つの
プロセッサグループとして、全体を２つのプロセッサグ
ループで構成している。

各ＰＥは、自分の屈するデータメモリ３２，３６とデー
タメモリバス３３．３５を介して接続され、また各ＰＥ
は、ＰＥ間間通絡路３８相互接続されている。各データ
メモリ３２．３６のアドレスは、システム全体として重
複のないように、ユニークで統一的なアドレス付けが行
われている。

例えば、データメモリのアドレスの上位ビットは各プロ
セッサグループの番号を含み、下位ビットは各データメ
モリのアドレスを示すようにする。

通常は、ＰＥ３０，３１は自分のグループに属するデー
タメモリ３２をアクセスするが、他のＰＥが長時間デー
タメモリ３２を使用している場合には、他のグループの
データメモリ３６にアクセスするためにそのグループの
ＰＥ３４または３５に対して命令を送出する。

第１図は、本発明の一実施例を示すＰＥ内部の構成図で
ある。

ここでは、第３図におけるＰＥ３０を例として示してい
るが、他のＰＥも全く同一構成である。

第１図において、１はデータフロー命令の実行に必要な
オペランドを一時的に記憶するとともに、実行可能な命
令の検出（発火検出）を行うマツチングメモリ、２はデ
ータフロー命令の一部（オペレーションコードやコント
ロールフィールドの情報）を記憶しているプログラムメ
モリ、３は命令パケットのオペレーションコードを解読
する命令デコーダ、４は演算回路、５はデータメモリコ
ントローラ、９は転送先アドレス判定回路である。

第４図は、本発明で使用されるオペランドパケットと命
令パケットのフォーマット図、第５図は、同じくメモリ
リード命令パケットとそれに関連する３つのオペランド
パケットのフォーマット図、および第６図は同じくメモ
リライトル命令パケットとそれに関連して４つのオペラ
ンドパケットのフォーマット図である。

マツチングメモリ１には、第４図に示すようなオペラン
ドパケットが入力され、入力が行われる度に発火検出の
チエツクが行われる。プログラムメモリ２は、各ＰＥご
とに設けられる。このプログラムメモリ２のアドレスも
、データメモリ３２の場合と同じように、システム全体
として重複のないようにユニークで統一的アドレス付け
が行われている。すなわち、プログラムメモリアドレス
の上位ビットは各ＰＥ番号を表わし、下位ビットは各Ｐ
Ｅのプログラムメモリのアドレスを表わしている。なお
、複数個のＰＥと１個のデータメモリでプロセッサグル
ープを構成する場合、ＰＥｆｆ１号の上位ビットはプロ
セッサグループ番号を示しているものとする。特別な場
合として、１個のＰＥと１個のデータメモリでプロセッ
サグループを構成しているときには、当然のことなから
ＰＥ番号とプロセッサグループ番号とは一致している。

先ず、発火検出が行われた命令は、第４図の形式の命令
パケットに編集され、第１図のプログラムメモリ２から
命令デコーダ３に転送される。命令デコーダ３は、命令
パケッ１−のオペレーションコード（すなわち、第４図
の５６参照）を解読し、その内容に応じて命令パケット
を演算回路４およびデータメモリコントローラ５に振り
分ける。

後述するように、本実施例では２種類のメモリアクセス
命令（すなわち、第５図のメモリリード命令パケットと
、第６図のメモリライト命令パケット）を有しているの
で、その場合には、両方の命令バケツ１−がデータメモ
リコントローラ５に振り分けられる。ＰＥ３０の場合に
は、データメモリコントローラ５は、データメモリバス
３３を介して自ＰＥが属するデータメモリ３２に接続さ
れている。

データメモリコントローラ５の内部は、メモリアドレス
判定回路６と命令バケツ１〜分解回路７とオペランドパ
ケット組立回路８とから構成される。

メモリアドレス判定回路６は、メモリアクセス命令で指
定されたメモリアドレスが自グループのデータメモリ３
２を指定しているか否かを識別する機能を有し、もしメ
モリアドレスが自プロセッサグループのデータメモリ３
２を指定している時には、データメモリバス３３を介し
てデータメモリ３２をアクセスする。オペランドパケッ
ト組立回路８は、メモリアクセスにより得られた結果を
、第４図の形式に従って複数のオペランドパケットに組
み立てる機能を有する。もし、メモリアドレスが他プロ
セッサグループのデータメモリを指定している時には、
命令パケット分解回路７において、命令パケットを第４
図の形式に従って複数のオペランドパケットに分解する
機能を有する。

演算回路４と、命令バケツ１−分解回路７と、オペラン
ドパケット組立回路８から出力されるオペランドパケッ
トは、転送先アドレス判定回路９で自ＰＥ宛か他ＰＥ宛
かが識別判定される。もし、オペランドパケットが自Ｐ
Ｅ宛であれば、そのオペランドパケットはインタフェー
ス線１ｏを介して自ＰＥのマツチングメモリ１に転送さ
れるが、他ＰＥ宛であれば、ＰＥ間間通絡路３８経由し
て所定のＰＥに転送され、そのＰＥのマツチングメモリ
１に供給される。

第４図のオペランドパケットおよび命令パケットの内容
について、説明する。タグフィールド５０．５４は、第
１図のマツチングメモリ１で。

同じアドレスの命令を複数回用いる場合、待ち合わせデ
ータ（オペランド）相互間を区別するために使用される
。次のコントロールフィールド５１゜５５は、命令パケ
ットのオペレーションフィールド５６の補助情報あるい
はデバッグ等に関する情報を指定するフィールドである
。オペランドデータ１−のデータフィールド５２および
命令パケットのデータ１フイールド５７、データ２フイ
ールド５８は、それぞれオペランドデータを記憶するフ
ィールドである。また、次命令アドレスフィールド５３
．５９は、第１図のプログラムメモリ２のアドレスを記
憶しておくフィールドであって、オペランドパケットの
場合には、そのオペランドを必要とする命令のプログラ
ムメモリアドレスが設定されている。また、命令パケッ
トの場合には、次命令アドレスフィールド５９に、演算
結果データを必要としている命令のプログラムメモリア
ドレスが設定されている。命令パケットのオペレーショ
ンコードフィールド５６は、演算種別を指定するフィー
ルドである。

第５図および第６図のパケットは、データメモリアクセ
ス時の命令パケットおよびオペランドパケットの具体的
なフィールド構成を示している。

第５図では、第３図におけるデータメモリ３２゜３６を
読み出すメモリリード命令の場合、第６図では、第３図
におけるデータメモリ３２．３６に書き込むメモリライ
ト命令の場合を、それぞれ示している。第５図および第
６図の命令パケットおよびオペランドパケットのフィー
ルド配列順序は、第４図の配列順序と対応している。す
なわち、第４図の命令パケットのオペレーションコード
５６に対応するものとして、メモリリード７２、メモリ
ライト１１２があり、第４図のバケツ１−のデータフィ
ールド５２．５７．５８に対応するものとして、メモリ
アドレス７３．８２．１１３．１２２、転送先アドレス
９２，１３２、リードデータ１０２、ライトデータ１２
７等がある。また、第４図のパケットの次命令アドレス
５３．５９に対応するものとして、転送先アドレス７４
，１０３゜１１５．１３８．メモリリード命令アドレス
、８３，９３、メモリライト命令アドレス１２３，１２
８．１３３等がある。

第５図および第６図に示すように、命令パケット分解回
路７において、命令パケットからオペランドパケットに
分解され、各フィールドがコピーされる。破線は対応す
るコピー内容を示している。

メモリリード命令パケットは２個のオペランドパケット
に、メモリライト命令パケットは３個のオペランドパケ
ットに、それぞれ分解され、命令パケットの内容がコピ
ーされる。

第７図は、本発明の一実施例を示すＰＥ内のメモリアク
セス命令の処理フローチャートである。

動作例として、プロセッサグループ０に屈するＰＥ３０
のメモリアクセス命令パケットにより。

プロセッサグループ１のデータメモリ３６をアクセスし
て、その結果をプロセッサグループ０のＰＥ３１に返送
する場合を説明する。リードアクセス、ライトアクセス
の両方の場合について、順に述べる。

（ｉ）メモリリード命令の場合の動作 この場合、第５図のメモリリード命令パケットには、次
のような情報が予め設定されている。

本メモリアドレスＭＡＬ（７３）→プロセッサグルレー
プ１のデータメモリ３６のアドレス。

宰転送先アドレスＤＡＩ（７４）→プロセッサグループ
０のＰＥ３１のプログラムメモリ２のアドレス、 また、プロセッサグループ１のＰＥ２のプログラムメモ
リの特定番地（ＭＲＡ）には、メモリリードのオペレー
ションコード７２とコントロール７１の情報が記憶され
ているものとする。

（ｉ−ａ）メモリリード要求元ＰＥ（３０）での動作 先ず、ＰＥ３０のマツチングメモリ１で実行可能な命令
が発火検出され、プログラムメモリ２から必要な情報（
オペレーションコード５６とコントロール情報５５）を
読み出して、第５図に示すメモリリード命令パケットを
生成する（第７図のステップ１５０）。次に、生成され
たメモリリート命令パケットのオペレーションコードが
メモリリードを指定しているので（第５図の７２）、命
令デコーダ３はこの命令パケットをデータメモリコント
ローラ５に転送する（ステップ１５１）。データメモリ
コントローラ５内のメモリアドレス判定回路６は、命令
パケットのメモリアドレス（ＭＡｌ）７３を参照するこ
とにより、ここでは他のプロセッサグループ１のデータ
メモリ３６のアドレスを示していることを判別する（ス
テップ１５２）。

同じく、メモリアドレス判別回路６は、命令パケットの
オペレーションコードを参照することにより、これがメ
モリリード７２であるので、リードアクセスに進む（ス
テップ１５３）。第１図の命令パケット分解回路７は、
命令パケットを第５図に示す２つのオペランドパケット
に分解する（メモリアドレスオペランドパケットと、転
送先アドレスオペランドパケット）（ステップ１５４）
。先ず、第１番目のオペランドパケットであるメモリア
ドレスオペランドパケットは、命令パケットのタグ７０
、コントロール７１の各フィールドをコピーし、メモリ
アドレス（ＭＡＬ）オペランド７３をデータオペランド
としてフィールド８２にコピーする。また、オペランド
バケツ１〜の次命令アドレスフィールド８３には、上位
１ビツトに、メモリアドレス（ＭＡＩ）の最上位１ビツ
トをコピーして代入する。これは、プロセッサグループ
番号を示す値（この場合には、１である）を最上位ビッ
トに入れたことを意味している。次の上位１ビツトには
。

固定的に０をセットする。以上の２ビツト（２進で１０
）でこのオペランドパケットの転送先ＰＥ番号（＝２）
を構成することになる。次命令アドレス８３の残り下位
ビットには、メモリリード命令が入っているプログラム
メモリアドレス（固定値）を入れる。

以上の上位ビットと下位ビットを合体して、メモリリー
ド命令アドレス（ＭＲＡ）８３を形成し、他のフィール
ドと組み合わせてメモリアドレスオペランドパケット全
体を構成する。

次に、第２番目のオペランドパケットである転送先オペ
ランドバケツｌ−について、先ずタグ９０とコントロー
ル９１の各フィールドを命令パケットのタグ７０、コン
トロール７１からコピーする。

次に、オペランドデータフィールドとして、命令パケッ
トの次命令アドレスフィールドの内容（転送先アドレス
（ＤＡＩ）７４）をコピーし、フィールド９２を生成す
る。また、次命令アドレスとしては、メモリアドレスオ
ペランドパケットの次命令アドレスの内容（ＭＲＡ）８
３をコピーして、フィールド９３を生成する。

上記２つのオペランドパケットを、第１図の転送先アド
レス判定回路９に順次転送する。

次に、転送先アドレス判定回路９では、各オペランドパ
ケットの次命令アドレスフィールド５３の上位２ビツト
をチエツクすることにより１両者ともＰＥ番号が２とな
っているので、いずれもＰＥ間間通絡路３８送出する（
ステップ１５６）。ＰＥ間間通絡路３８は、指定された
宛先ＰＥ番号のＰＥ（番号２＝ＰＥ３４）にオペランド
パケットを転送する（ステップ１５７）。

（ｉ−ｂ）メモリリード実行側ＰＥの動作オペランドパ
ケット受信側のＰＥ３４の動作は、次の通りである。先
ず、第５図に示すメモリアドレスオペランドパケットと
転送先アドレスオペランドパケットがＰＥ３４のマツチ
ングメモリ１に到着すると、命令の発火が検出され、メ
モリアドレスオペランドパケットまたは転送先アドレス
オペランドパケットのメモリリード命令アドレスフィー
ルド（ＭＲＡ）８３または９３をアドレスとして、プロ
グラムメモリ２をアクセスする（第７図のステップ１５
０）。このアドレスのエリアには、メモリリードを指定
したオペレーションコードとコントロールフィールドが
含まれているので、結局、２つのオペランドパケットか
ら第５図のメモリリード命令パケットが再生されること
になる。

次に、再生されたメモリリード命令パケットのオペレー
ションコード部がメモリリードを指定しているので（第
５図のフィールド７２）、ＰＥ３４の命令デコーダ３は
、この命令バケツ１−をデータメモリコントローラ５に
送出する（ステップ１５１）。

次に、データメモリコントローラ５内のメモリアドレス
判定回路６は、命令バケツ１〜のメモリアドレス（ＭＡ
Ｌ）７３を参照する。この場合には、プロセッサグルー
プ１、つまり実行ＰＥ３４が屈するグループのメモリア
ドレスを示しているため、自グループ所属のメモリアク
セスであることを判別する（ステップ１５２）。メモリ
アドレス判定回路６では、命令パケットのオペレーショ
ンコードを参照することにより、メモリリード７２であ
ることを識別する（ステップ１６０）。次に、ＰＥ３４
のメモリアドレス判定回路６がらデータメモリバス（第
３図のバス３７）を経由してデータメモリ３６をアクセ
スして、所望のデータを読み出す（ステップ１６１）。

ＰＥ３４のオペランドパケット組立回路８では、読み出
した結果を第５図のリードデータオペランドパケットの
り一ドデータフィールド１０２にセットする。その他の
フィールド（タグ１００、コントロール１０１、転送先
アドレス（ＤＡｌ）１０３）については、メモリリード
命令パケットの対応するフィールドよりコピーする。こ
のようにして作成されたリードデータオペランドパケッ
トを、ＰＥ３４の転送先アドレス判定回路９に送出する
（ステップ１６２）。転送先アドレス判定回路９では、
リードデータオペランドパケットの転送先アドレス（Ｄ
ＡＩ）１０３の上位ビット（読み出し結果の宛先ＰＥ）
を参照することにより、宛先ＰＥはＰＥ３１を示してい
ると判断する（ステップ１６３）。これによって、転送
先アドレス判定回路９は、リードデータオペランドパケ
ットをプロセッサ間通信″Ｊｌ！１３８に送出する（ス
テップ１６４）。プロセッサ間通信路３８は、これをＰ
Ｅ３４まで転送することにより、ＰＥ３４内のマツチン
グメモリ１に入力し、で、次の命令発火のトリガをかけ
る。

以上がメモリリード動作の説明である。

（■）メモリライト命令の場合の動作 メモリライト動作を実行するためには、第６図のメモリ
ライト命令パケットに、次のような情報が予め設定され
る必要がある。

傘メモリアドレス（ＭＡ２）１１３→プロセッサグルー
プ１のデータメモリ３６のアドレス、串転送先アドレス
（ＤＡ２）１１５→プロセッサグループ０のＰＥ３１の
プログラムメモリ２のアドレス、 また、プロセッサグループ１のＰＥ３４のプログラムメ
モリの特定番地（ＭＷＡ）には、メモリライトのオペレ
ーションコード１１２とコントロール１１１の情報が記
憶されている。

（ｉｉ−ａ）メモリライト要求元ＰＥ３０の動作メモリ
ライトアクセスの場合には、第６図に示すメモリライト
命令パケットを使用する。メモリリード命令パケットと
の相違は、第５図と第６図を比較すれば明らかなように
、入力オペランドの数が１つ多い点である。すなわち、
メモリライト命令パケットは、入力オペランドとしてメ
モリアドレスの他に、書き込むべきデータ値も必要であ
る。

ＰＥ３０でメモリライト命令が発火して（ステップ１５
０）、メモリアクセス命令パケットをデータメモリコン
トローラ５に転送する（ステップ１５１）。自グル−プ
内のメモリアクセスでないことを判別しくステップ１５
２）、メモリライトアクセスであることを識別する（ス
テップ１５３）。

ここまでは、前述のメモリリードの場合と全く同じであ
る。次に、第１図の命令パケット分解回路７では、命令
パケットを第６図に示すように３つのオペランドパケッ
ト（メモリアドレスオペランドパケット、ライトデータ
オペランドパケット。

および転送先アドレスオペランドパケット）に分解する
（ステップ１５５）。このうち、メモリアドレスオペラ
ンドパケットと転送先アドレスオペランドパケットは、
リードアクセスと全く同じ手順で作成されるので、説明
を省略する。ライトデータオペランドパケットについて
は、タグ１２５、コンｌ−ロール１２６、ライト命令ア
ドレス１２８を作成するため、上記２つのオペランドパ
ケットと同じであり、残りのライトデータフィールド１
２７には、命令バケツ１−のライトデータ１１４をその
ままコピーする。これにより、３つのオペランドパケッ
トが作成されるので、命令パケット分解回路７はこれら
のバケツ１〜を転送先アドレス判定回路９に転送する。

転送先アドレス判定回路９は、リードアクセスの場合と
同じように、転送先アドレスの宛先は自ＰＥか否かを判
別しくステップ１５６）、各オペランドパケットのメモ
リライト命令アドレス（ＮＷＡ）の上位ピッｌ−がＰＥ
３４を示しているので、ＰＥ間間通絡路３８転送され、
ＰＥ間間通絡路３８経由して最終的にＰＥ３４のマツチ
ングメモリ１に３つのオペランドが送られる。

（Ｍ−ｂ）メモリライト実行側ＰＥ３４の動作メモリラ
イト実行側のＰＥ３４では、メモリライト命令の発火が
検出されるとともに、３つのオペランドパケットから１
つのメモリアクセス命令パケットが作成され（ステップ
１５０）、メモリアクセス命令パケットがデータメモリ
コントローラ５に転送される（ステップ１５１）。メモ
リアドレス判定回路６は自グループ内のメモリアクセス
か否かを判定しくステップ１５２）、自グループ内であ
るため、次にメモリライトアクセスであることが識別さ
れる（ステップ１６０）。次に、ＰＥ３４のデータメモ
リコン１−ローラ５からデータメモリバス３７を経由し
てデータメモリ３６をアクセスすることにより、指定し
たエリアにデータを書き込む（ステップ１７０）。書き
込みが完了すると、書き込み完了表示信号をデータメモ
リ３Ｇから受信する。次に、ＰＥ３４のオペランドパケ
ット組立回路８では、書き込み完了表示信号を受けて。

第６図のライトデータオペランドパケットのライト完了
表示データ１３７としてセラ１−する（ステップ１７１
）。このパケットのその他のフィールド（タグ１３５、
コントロール１３Ｇ、転送先アドレス（ＤＡ２０３８）
については、第６図のメモリライト命令パケットの対応
するフィールドよりコピーすることにより得る。このよ
うにして作成されたライト完了オペランドパケラ１へを
、転送先アドレス判定回路９に転送する。ライ１〜完了
オペランドパケツトの転送先アドレス（ＤＡ２）の上位
ビットがＰＥ３１を示しているので、自ＰＥ宛でないこ
とを判別して（ステップ１６３）、ＰＥ間間通絡路３８
介して最終的にＰＥ３１のマツチングメモリ１に第６図
のライト完了オペランドパケットが送り届けられる（ス
テップ１６４）。そして。

次の命令発火のトリガがかけられる。

以上の説明では、ＰＥが４個、データメモリが２個の２
グループの例で説明したが、プログラムメモリアドレス
、データメモリアドレスの上位ビットを拡張することに
より、種々のグルーピングが実現できるのは勿論のこと
である。

本実施例の利点を次に述べる。

（イ）データメモリを各ＰＥまたはＰＥ群を単位として
分散するとともに、任意のＰＥから任意の分１枚メモリ
を自由にアクセスできるので、メモリアクセストラヒッ
ク集中化によるシステム性能低下を避けることが可能で
ある。また、他のＰＥ群へのメモリアクセス制御に伴う
命令パケットの組み立て、分解の処理をＰＥ内のハード
ウェアにより自動的に行うので、高速にメモリアクセス
が可能となる。

（ロ）命令がいずれのＰＥに記憶されていても、全ての
メモリエリアをアクセスできる柔軟性を有している。そ
して、プログラマに対し、グローバルなアドレス空間を
持ち、自由にアクセス可能なデータメモリであるように
感じさせ、物理的に分散していることを全く意識させな
いので、プログラミング上の制約が少なく、極めて便利
である。

また、物理的な分割の単位の設定も自由に行うことがで
きる。例えば、ＰＥ４台に１個のデータメモリを共用し
てもよく、またＰＥ１台ごとに１個のデータメモリを設
けてもよい。そして、前者から後者にシステム構成を変
更する場合にも、ＰＥ内の転送先アドレス判定回路の判
定ロジックを変更するだけでよく、極めて簡単に対処す
ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、メモリを分散配
置し、自ＰＥから直接メモリアクセスができない場合に
は、命令を複数のパケットに分解して直接アクセス可能
なＰＥに転送し、これを受信したＰＥがメモリアクセス
を行い、その結果を指定されたＰＥに返送することによ
り実現できるので、高速に他ＰＥ群のメモリにもアクセ
スすることが可能となる。その結果、ＰＥ数を増設した
場合には、それに比例した性能向上が図られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータフロープロセッ
サの内部構成図、第２図は従来の集中型メモリを含むデ
ータフローシステムの構成例を示す図、第３図は本発明
のメモリ制御方式を用いたデータフローシステムの構成
例を示す図、第４図は本発明で用いられるオペランドパ
ケットと命令パケットのフォーマット図、第５図は第４
図の具体例を示すメモリリード命令とそれに関連するオ
ペランドパケットのフォーマット図、第６図は同じくメ
モリライト命令とそれに関連するオペランドパケットの
フォーマット図、第７図は本発明のプロセシングエレメ
ントにおけるメモリアクセスの処理フローチャートであ
る。 １：マツチングメモリ、２ニブログラムメモリ。 ３：命令デコーダ、４：演算回路、５；データメモリコ
ントローラ、６：メモリアドレス判定回路、７：命令パ
ケット分解回路、８：オペランドパケット組立回路、９
：転送先アドレス判定回路、１０：インタフェース線、
２０，２１，２２，２３゜３０．３１，３４，３５：プ
ロセシングエレメント（ＰＥ）、２４．３２．３６：デ
ータメモリ、２５．３８：ＰＥ間間通絡路２６．３３．
３７：データメモリバス。

Claims (1)

【特許請求の範囲】
1. （１）１個ないし複数個のプロセシングエレメントと１
   個のメモリからなるプロセッサグループを複数グループ
   備えたデータフロープロセッサにおいて、各プロセッサ
   エレメントがメモリアクセス命令を実行する場合、自プ
   ロセッサグループのメモリへのアクセスか、他プロセッ
   サグループのメモリへのアクセスかを判定し、自プロセ
   ッサグループのメモリへのアクセスであれば、該メモリ
   に直接アクセスして、読み出しアクセスであれば読み出
   したデータを、また書き込みアクセスであれば書き込み
   完了を示すデータを、それぞれ指定された転送先に転送
   し、他プロセッサグループのメモリへのアクセスであれ
   ば、上記メモリアクセス命令を複数のオペランドパケッ
   トに分解し、該オペランドパケットを宛先のメモリが属
   するプロセシンググループのプロセシングエレメントに
   転送し、該複数のオペランドパケットを受信したプロセ
   シングエレメントでは、該オペランドパケットを再びメ
   モリアクセス命令に組立てた後、自プロセッサグループ
   のメモリへのアクセスと同じ方法でメモリアクセスを行
   い、指定された転送先に結果のデータを返送することを
   特徴とするデータフロープロセッサのメモリアクセス制
   御方式。