JP2847729B2

JP2847729B2 - 情報処理装置

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Publication number: JP2847729B2
Application number: JP1022226A
Authority: JP
Inventors: 秀夫安部
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1999-01-20
Anticipated expiration: 2014-01-20
Also published as: JPH02201608A

Description

【発明の詳細な説明】産業上の利用分野本発明は、情報処理装置に関する。より詳細には、所
定のプログラムに従い、各種機器の制御などを行うため
のパルスを出力するパルス出力装置等に用いられる情報
処理装置に関する。

従来の技術今日、マイクロコンピュータは、LSI技術の進歩によ
り高集積化が進み、各種の周辺ハードウェアをワンチッ
プに搭載するようになってきた。なかでも、パルス出力
装置は、油圧ポンプ、モータなどの外部機器（以下外部
機器と記す）の制御には不可欠なもので、マイクロコン
ピュータの制御対象となる外部機器の数も増え、こうし
たパルス出力装置を多チャンネル設けることが多い。

パルス出力装置には、出力パルスの周期と出力パルス
のアクティブ（“1"）期間を制御するものと、単に出力
パルスの変化時間を制御するものとの２通りがあり、近
年、双方のパルス制御を求められることが多い。

以下、第３〜７図を参照して従来の情報処理装置を説
明する。

第３図に従来の情報処理装置のブロック図を示す。第
３図において、情報処理装置030は、プログラムおよび
データを格納するための記憶手段（以下メモリと記す）
200からプログラムを読み出し実行する実行部100、周辺
ハードウェアからの割り込み信号を受けて実行部100に
通知する割り込み制御部300、実行部100の発する制御信
号を受けて所定のパルスを発生するパルス発生装置400
および各部のデータ受渡しを行う周辺バス500で主に構
成される。

実行部100は、プログラムの実行アドレスを示すプロ
グラムカウンタ101、実行部100の状態を示すプログラム
ステータスワード（以下PSWと記す）102、演算処理等に
用いられる汎用レズスタ103、演算論理演算を行う算術
論理演算ユニット（以下ALUと記す）107、実行する本命
コードを取込む命令レジスタ108およびプログラムの実
行制御を行う実行制御部109を具備する。

メモリ200は、プログラムを格納するプログラム格納
エリア230、実行部100が割り込みプログラムを実行する
際にプログラムカウンタ101、PSW102、汎用レジスタ103
それぞれの値を一時退避させるための退避領域（以下、
退避領域と記す）240、出力パルスの周期を設定する周
期データ260、出力パルスの変化時間データが格納され
ているバッファメモリ270、転送データのカウントを行
う転送カウンタ250を具備する。

パルス発生装置400は、カウントクロックφをカウン
トするフリーランニングカウンタ（以下FRCと記す）40
5、FRC405とそれぞれ比較動作を行うレジスタ（以下比
較レジスタと記す）411、421、…、481、各比較レジス
タに対応する一致信号線414、424、…、484、前記一致
信号線414、…、484が一対ずつ接続された出力制御部41
2、422、…、442、前記出力制御部412、…、442それぞ
れの値を出力する出力信号線413、423、…、443および
前記出力制御部412、422、…、442に対応してそれぞれ
の出力を指定する出力指定ビット491〜494で構成された
出力指定レジスタ490を具備する。

前記FRC405と前記比較レジスタ411、421、…、481と
の値が一致すると、前記各比較レジスタに対応する一致
信号線414、424、…、484がアクティブ（“1"）にな
る。前記一致信号線414、424、…、484がアクティブ
（“1"）になると出力制御部412、422、…、442は、そ
れぞれの出力値をセットまたはリセットし、出力信号線
413、423、…、443へ出力する。

また、割り込み要求制御部300は、比較レジスタ411、
421、…、481から割り込み要求を受け付けたことを実行
部100に通知する、割り込み要求信号線310を有する。通
常、割込制御部300は他の周辺ハードウェアからの割り
込み要求信号線も具備するがここでは省略する。

次に、上記の情報処理装置の動作を説明する。

パルス発生装置400のFRC405はシステムリセット解除
後、カウント動作を開始し、カウントクロックのたびに
カウント動作を行う。FRC405がカウント動作を行なって
比較レジスタ411、421、…、481のいずれかの値に等し
くなると、その比較レジスタは一致信号線414、424、
…、484の対応するものをアクティブ（“1"）にする。
一致信号線414、424、…、484は割り込み制御部300への
割り込み要求信号線を兼ねており、一致信号線414、42
4、…、484のいずれかがアクティブ（“1"）になると、
割り込み制御部300は割り込み要求を受け付ける。

次に出力指定レジスタ490の機能を出力指定ビット491
を例にとって説明する。

出力指定レジスタ490の出力指定ビット491は、出力パ
ルスの周期制御と、変化時間制御に対応した２つの出力
形態を指定するビットで、ｉ）出力指定ビット491が“0"の時は、前記出力制御部4
12は、比較レジスタ411の出力する一致信号線414がアク
ティブ（“1"）になると出力信号線413をアクティブ
（“1"）にし、比較レジスタ421の出力する一致信号線4
24がアクティブ（“1"）になると出力信号線413をイン
アクティブ（“0"）にする。即ちこの時、周期制御の出
力形態をとる。

ii）出力指定ビット491が“1"の時は、前記比較レジス
タ412の出力する一致信号線424の値にはよらず、前記比
較レジスタ411の出力する一致信号線414がアクティブ
（“1"）になる毎に出力信号線413の値を反転させる。
すなわちこの時、変化時間制御の出力形態をとる。

以下、出力指定ビット492、…、494と出力信号423、4
33、443の関係も同様である。

割り込み要求制御部300は、一致信号線414、424、
…、484のいずれかがアクティブ（“1"）になると割り
込み要求信号線310をアクティブ（“1"）にして、実行
部100に割り込み処理を要求する。

実行部100は通常、メモリ200上のプログラム格納エリ
ア230からプログラムカウンタ101に従って命令を読み出
して命令レジスタ108に格納し、実行制御部109は命令レ
ジスタ108の命令コードをデコードして命令を実行す
る。

実行部100は、１命令の実行処理が終了するたびに割
り込み要求信号線310を検知してインアクティブ
（“0"）であれば上記の命令実行動作を繰り返す。

実行部100が１命令の実行処理終了後、割り込み要求
信号線310を検知して割り込み要求信号線310がアクティ
ブ（“1"）であれば、実行部100は現在実行中のプログ
ラムの実行状態を保持するため、プログラムカウンタ10
1、PSW102、汎用レジスア103の値のメモリ200上の退避
領域240へ順次格納する。上記の処理の後、実行部100は
割り込み処理プログラムの実行を開始する。

次に第４および６図のフローチャート、第５および７
図のタイミング図を参照して割り込み処理の処理内容に
ついて説明する。

第４図は、出力パルスの周期制御を行う場合の割り込
み処理のフローチャート、第６図は、出力パルスの変化
時間制御を行う場合のフローチャートである。

以下、先ず第４図を参照して出力パルスの周期制御を
行う場合の割り込み処理を説明する。

出力パルスの周期制御を行う場合、比較レジスタ411
の一致信号414によって起動される割り込み処理は、比
較レジスタ411の値を更新して次の一致信号413がアクテ
ィブになるタイミングを設定する。

従って、先ず比較レジスタ411の値を読み込み、続い
て、読み込んだ比較レジスタの値に周期データ260を加
算し、加算結果を再度比較レジスタ411に設定する。

比較レジスタ411の値を設定すると、実行部100は、割
り込み処理を完了し、割り込み処理を実行する以前の状
態を保つためにプログラムカウンタ101、PSW102、汎用
レジスタ103の値を退避領域240から復帰させる。

上記操作により比較レジスタ411は、周期データ260の
値Ｔ毎に一致信号413をアクティブ（“1"）にする。ま
た、比較レジスタ421に対しても同様の処理を行うと、
比較レジスタ421は、周期データ260の値Ｔ毎に一致信号
413をインアクティブ（“0"）にする。

以上の操作により、出力信号線413からは、第５図に
示すように、“1"の期間が比較レジスタ411と比較レジ
スタ412に設定した初期値の位相差分であり、周期が周
期データ260の値Ｔである出力パルスが出力される。

次に、第６図を参照して、出力パルスの変化時間制御
を行う場合の割り込み処理を説明する。出力パルスの変
化時間として、バッファメモリ270上にt₁〜t₅のデータ
が格納されているものとする。

出力パルスの時間制御を行う場合、実行部100は、比
較レジスタ411に、バッファメモリ270の値を逐次転送
し、転送カウンタ250の値をデクリメントする。前記実
行部100は上記動作を転送カウンタ250の値が０になるま
で行う。

上記処理によって、第７図に示す様に比較レジスタ41
1は、バッファメモリ270上に展開されたデータt₁〜t₅毎
に一致信号414の値をアクティブにし、出力信号線413
は、一致信号414がアクティブになる毎にセット
（“1"）、リセット（“0"）を繰り返す。

上記処理の後、実行部100は、割り込み実行以前の状
態を保つためにプログラムカウンタ101、PSW102、汎用
レジスタ103の値を退避領域240から復帰させる。

従来の情報処理装置は、以上のような処理を行って、
出力信号毎に、周期制御のパルス出力および変化時間制
御のパルス出力を設定していた。

発明が解決しようとする課題上記した従来の情報処理装置は、パルス列データ転送
処理を割り込みプログラムの実行によって処理している
ため、出力の変化タイミング毎にPC,PSW、汎用レジスタ
の退避を行ない、割り込み処理後、再びPC、PSWの復帰
を行う処理を必要としている。そのため、割り込み処理
の度に本体のデータ転送処理以外の動作が常に付きまと
い、実行部の能率を低下させている。また、上記の実行
部の処理能率は、パルス発生装置の出力パルスデータの
増加およびチャネル数の増加に伴ってさらに悪化する。

さらに、従来の情報処理装置は、各比較レジスタ毎に
割り込み要求を行うため、パルス発生装置の出力パルス
チャネルの増加に伴い割り込み制御部のハードウェアも
増加し、また両ハードウェア間の配線領域も増加するの
で、チャネルの増加によりシステム全体のハードウェア
量が増え、製品コストを上げてしまう。

そこで本発明の目的は、上記従来技術の問題点を解決
した処理能率が高く、チャネルを増加させても製品コス
トが上昇しない情報処理装置を提供することにある。

課題を解決するための手段本発明に従うと、中央処理装置と、データを記憶する
記憶手段と、パルス発生装置と、前記パルス発生装置と
前記記憶手段間のデータ転送を行う第１のデータ転送手
段と、前記パルス発生装置と前記記憶手段間のデータ転
送を行う際に転送データに対して演算処理を施す第２の
データ転送手段と、前記第１または、第２のデータ転送
手段のいずれの転送を行うかを指定するデータ転送形態
指定手段と、前記パルス発生装置がデータ転送を要求す
るデータ転送要求信号および前記パルス発生装置が出力
するデータ転送処理要求信号を受け付けて前記中央処理
装置に対してデータ転送処理の起動を要求する割り込み
制御手段とを具備し、前記中央処理装置が、前記割り込
み制御手段の要求により、プログラムの実行状態を前記
記憶手段に退避することなく保持したまま、前記第１の
データ転送処理または前記第２のデータ転送処理を前記
データ転送形態指定手段に基づいて任意に選択して行う
ことを特徴とする情報処理装置が提供される。

作用本発明の情報処理装置は、中央処理装置のプログラム実行状態を退避せずに保
持したまま、パルス発生装置の要求するデータ転送を行
う。

上記データ転送の転送形態を割り込みプログラムの
変更なしに、任意の転送形態を選択可能である。

パルス発生装置を多チャネル化した場合にもパルス
発生装置の転送要求信号の本数が増加しない。

従って、実行部の処理効率が高く、パルス発生装置を
多チャネル化した場合にも実行部の処理効率が低下しな
い。さらに、パルス発生装置のチャネル数が増加して
も、それに伴うハードウェアの増加が少なく、低コスト
で対応できる。

以下、本発明を実施例により、さらに詳しく説明する
が、以下の開示は本発明の単なる実施例に過ぎず、本発
明の技術的範囲をなんら制限するものではない。

実施例１第１図に、本発明の情報処理装置の一実施例のブロッ
ク図を示す。

第１図の情報処理装置010は、プログラムを読み出し
実行する実行部100、プログラムおよびデータを格納す
るためのメモリ200、各周辺ハードウェアからのデータ
転送処理要求信号を受け付けて実行部100に通知するデ
ータ転送処理要求制御部（以下I/O要求制御部と記す）3
05、任意のパルスを発生させるパルス発生装置400およ
び各部のデータ受渡しを行う周辺バス500で主に構成さ
れる。

実行部100は、中央処理装置であり、プログラムの実
行アドレスを示すプログラムカウンタ101、実行部100の
状態を示すPSW102、汎用レジスタ103、算術論理演算を
行うALU107、命令コードを格納する命令レジスタ108、
命令レジスタ108に格納した命令コードをデコードし各
部の実行制御を行う実行制御部109を有する。

メモリ200は、プログラムを格納するプログラム格納
エリア230、パルス発生装置の出力パルスデータを格納
するバッファメモリ270、バッファメモリ270のデータ転
送回数を格納するための転送カウンタ250、I/O要求処理
の形態を指定する制御ワード291〜298を備える。

パルス発生装置400は、カウントクロックφをカウン
トするFRC405、比較レジスタ411、421、…、481、FRC40
5と比較レジスタ411、421、…、481の値が一致するとア
クティブ（“1"）になる一致信号線414、424、…、48
4、一致信号線414、424、…、484がアクティブ（“1"）
になると出力値をセット／リセットする出力制御部41
2、422、…、442、出力制御部412、422、…、442の値を
出力する出力信号線413、423、…、443および出力制御
部412、422、…、442の出力を指定する出力指定レジス
タ490を具備する。

前記出力制御レジスタ490は、出力制御部412、422、
…、442にそれぞれ対応する出力指定ビット491〜494を
備える。

メモリ200上の制御ワード291〜298は、データ転送形
態指定手段であり、パルス発生装置400の要求するI/O要
求の処理形態を示すレジスタである。制御ワード291〜2
98はそれぞれ、比較レジスタ411、421、…、481に対応
しており、各レジスタが“0"であれば、第１のデータ転
送処理である周期制御のI/O要求処理を指定し、“1"で
あれば第２のデータ転送処理である時間制御のI/O要求
処理を指定する。

I/O要求処理部305は、一致信号線414、424、…、484
のいずれかがアクティブ（“1"）になると、I/O要求が
起動されたことをI/O要求信号線315を介して実行部100
へ通知する。

本実施例の情報処理装置においては、実行部100はプ
ログラムカウンタ101、PSW102、汎用レジスタ103の退避
を行なわず、実行部100の状態を維持したまま、命令レ
ジスタ108へ直接I/O要求処理を実行する命令コードを書
き込んでI/O要求処理を行う。（以後この処理形態をマ
クロサービスと呼ぶ。）次に、上記の情報処理装置の各周辺ハードウェアの動
作を説明する。

パルス発生装置400のFRC405は、システムリセット解
除後、カウント動作を開始し、カウントクロックが来る
たびにカウント動作を行う。

FRC405がカウント動作を行なって比較レジスタ411、4
21、…、481いずれかの値に等しくなると、その比較レ
ジスタは一致信号線414、424、…、484の対応するもの
をアクティブ（“1"）にする。

一致信号線414、424、…、484のいずれかがアクティ
ブ（“1"）になると、該一致信号線に対応する出力制御
部は、出力指定レジスタ490の対応する出力指定ビット
で定められている形態のパルスを出力信号線から発す
る。

出力指定レジスタ490の出力指定ビット491〜494は、
出力パルスの周期制御と、変化時間制御に対応した２つ
の出力形態を指定するビットで、出力指定ビット491を
例にとってその機能を説明すると、ｉ）出力指定ビット491が“0"の時は、前記出力制御部4
12は、比較レジスタ411の出力する一致信号線414がアク
ティブ（“1"）になると出力信号線413をアクティブ
（“1"）にし、比較レジスタ421の出力する一致信号線4
24がアクティブ（“1"）になると出力信号線413をイン
アクティブ（“0"）にする。これが第１のデータ転送手
段であり、以下この出力形態を周期制御の出力形態を呼
ぶ。

ii）出力指定ビット491が“1"の時は、前記比較レジス
タ412の出力する一致信号線424の値にはよらず、前記比
較レジスタ411の出力する一致信号線414がアクティブ
（“1"）になる毎に出力信号線413の値を反転させる。
これが第２のデータ転送手段であり、以下この出力形態
を変換時間制御の出力形態と呼ぶ。

以下、出力指定ビット492〜494と出力信号423、433、44
3との関係も同様である。

また、一致信号線414、424、…、484のいずれかがア
クティブ（“1"）になると、I/O要求制御部305は、I/O
要求信号線315をアクティブ（“1"）にして、実行部100
にI/O要求が発生したことを通知する。

実行部100は、通常はプログラムメモリ230内のプログ
ラムを読み出し命令レジスタ108に格納し、実行制御部1
09は、命令レジスタ108の値をデコードして実行してい
る。実行部100内のプログラムカウンタ101は、次に実行
する命令のアドレスを指しており、またPSW102は現在実
行中のプログラムによる実行部100の状態を示し、汎用
レジスタ103は処理中のデータを格納している。実行部1
00は、命令が実行が終了するたびにI/O要求信号線315を
検知してインアクティブ（“0"）であれば上記の命令実
行動作を繰り返す。実行部100が命令実行終了後、I/O要
求信号線315を検知してI/O要求信号線315がアクティブ
（“1"）であれば実行中のプログラムの処理を一時中断
して、制御ワード291〜298の値で示す処理形態に従っ
て、マクロサービスの処理を行う。

すなわち、実行部100は、プログラムカウンタ101、PS
W102、汎用レジスタ103の値を保持したまま、メモリ200
上の制御ワード291〜298の値を参照し、処理形態を判別
する。例えば一致信号線414がアクティブ（“1"）にな
ると、ｉ）制御ワード291が“0"、すなわち処理形態が周期制
御の場合は、まず比較レジスタ411の値を読み込み、続
いて、読み込んだ比較レジスタの値に周期データ260を
加算し、加算結果を再度比較レジスタ411に設定する。

ii）制御ワード291が“1"、すなわち処理形態が時間制
御の場合は、比較レジスタ411に、転送カウンタ250で示
されるバッファメモリ270上の１データを転送し、転送
カウンタ250の値をデクリメントし、転送カウンタ250の
値が０になったかどうか判別する。転送カウンタ250が
０になったら、割り込み処理を起動してバッファメモリ
270の値を更新する割り込みプログラムを動作させる等
の処理を行うが、本発明の本質的部分でないので説明を
省略する。転送カウンタ250が０でなかったらマクロサ
ービスを終了する。

以下、一致信号線424、434、…、484と制御ワード292〜
298との関係も同様である。

以上説明したように、マイクロコンピュータ010は、
プログラムカウンタ101、PSW102、汎用レジスタ103の値
を保持したまま、パルス発生装置400のデータ転送処理
要求を制御ワード291〜298に示した処理形態に従って実
行する。従って、本発明の情報処理装置010は、プログ
ラムカウンタ101、PSW102、汎用レジスタ103の値を退
避、復帰させる操作を行わずに任意のパルスを出力でき
る。

実施例２第２図に、本発明の情報処理装置の他の実施例のブロ
ック図を示す。

第２図の情報処理装置020は、プログラムを読み出し
実行する実行部100、プログラム及びデータを格納する
ためのメモリ）200、各周辺ハードウェアからの割り込
み信号を受け付けて実行部100に通知するI/O要求制御部
305および任意のパルスを発生させるパルス発生装置400
および各部のデータ受渡しを行う周辺バス500から主に
構成される。

実行部100、メモリ200、I/O要求制御部305は、第１の
実施例の情報処理装置と同様であるためここでの説明
は、省略する。

パルス発生装置400はカウントクロックφをカウント
するFRC405、FRC405と比較動作を行う比較レジスタ41
1、421、…、481、FRC405と比較レジスタ411、412、
…、481の値が一致するとアクティブ（“1"）になる一
致信号線414、424、…、484、一致信号線414、424、
…、484がアクティブ（“1"）になる出力値をセット／
リセットする出力制御部412、422、432、442、出力制御
部412、422、432、422の値を出力する出力信号線413、4
23、433、443および出力制御部412、422、432、442、の
出力を指定する出力指定レジスタ490、一致信号線414、
424、…、484がアクティブ（“1"）になったことを示す
一致フラグレジスタ800、一致フラグレジスタ800の特定
ビットを検索するためのスキャンカウンタ700、一致信
号フラグが“1"であったことをI/O要求制御部305に通知
するためのI/O要求検出信号線610を備える。

出力制御レジスタ490は、出力制御部412、422、432、
442それぞれに対応する出力指定ビット491、492、493、
494を具備し、また、一致フラグレジスタ600は、比較レ
ジスタ411、421、…、481に対応する一致フラグビット6
01、602、…、608を具備する。

本実施例の情報処理装置は、第１の実施例のものと比
較して、パルス発生装置400からI/O要求制御部305への
信号線が１本であるところが異なる。

次に各周辺ハードウェアの動作を説明するが、第１の
実施例と同様の動作をする部分に関しては説明を省略す
る。

メモリ200上の制御ワード290は、パルス発生装置400
の要求するI/O要求の処理形態を示す８ビットレジスタ
である。制御ワード290の各ビットは、比較レジスタ41
1、421、…、481に対応しており、各ビットが“0"であ
れば、周期制御のI/O要求処理を指定し、“1"であれば
時間制御のI/O要求処理を指定する。

パルス発生装置400の一致フラグレジスタ600は、一致
信号線414、424、・・、484がアクティブ（“1"）にな
ると、一致フラグレジスタ600の各ビット601、602、・
・、608をセット（“1"）し、中央処理装置の“0"の書
込み命令によりリセット（“0"）する。

スキャンカウンタ700は、一定時間毎に、一致フラグ
レジスタ600の各ビットを検索するための３ビットのカ
ウンタでスキャンカウンタ700の値に従って検索した一
致フラグレジスタ700の該当ビットが“1"であればI/O要
求検出信号線610をアクティブ（“1"）にしてI/O要求制
御部305に対してデータ処理要求をする。

また、この、スキャンカウンタ700は実行部100から読
み出し可能である。

また、一致フラグレジスタ800は、スキャンカウンタ7
00の値に従って比較レジスタ411、421、…、481のアド
レスを出力する機能を有する。

例えば、スキャンカウンタ700の値が“4"の時、一致
フラグレジスタ800をアクセスすると、比較レジスタ441
のアドレスが出力される。

次に、本実施例の情報処理装置における、マクロサー
ビスの動作について、比較レジスタ411が一致信号414を
アクティブ（“1"）にしてI/O要求信号315がアクティブ
（“1"）になった場合を例にとり説明する。

実行部100は、I/O要求信号線315がアクティブ
（“1"）になり、マクロサービスを要求されると、プロ
グラムカウンタ101、PSW102、汎用レジスタ103の値を保
持したまま、以下の処理を実行する。

すなわち、実行部100、制御ワード290の各ビットの内
スキャンカウンタ700の値で示されるビット位置を検索
し、“0"、“1"の判別を行う。

上記判別により、制御ワードの該当ビットが“0"の場
合ｉ）制御ワード290が“0"、すなわち処理形態が周期制
御の場合は、先ず一致フラグレジスタ800の値、すなわ
ち一致信号414をアクティブ（“1"）にした比較レジス
タ411の値を読み込む。続いて、読み込んだ値に周期デ
ータ260を加算し、加算結果を一致フラグレジスタ800に
設定することにより、比較レジスタ411の値を更新す
る。

ii）制御ワード290が“1"、すなわち処理形態が時間制
御の場合は、一致フラグレジスタ800で示される比較レ
ジスタ411に、転送カウンタ250で示されるバッファメモ
リ270上の１データを転送し、転送カウンタ250の値をデ
クリメントし、転送カウンタ250の値が０になったかど
うか判別する。転送カウンタ250が０になったら、割り
込み処理を起動してバッファメモリ270の値をを更新す
る割り込みプログラムを動作させる。転送カウンタ250
が０でなかったらマクロサービスを終了する。

以下、比較レジスタ421、431、…、484が一致信号424、
434、…、484をアクティブ（“1"）にしてI/O要求信号3
15がアクティブ（“1"）にした場合も同様である。

上記動作により、パルス発生装置400からの単一のI/O
要求信号線610により、第１の実施例と同様にパルス出
力を行う情報処理装置を提供できる。本実施例の情報処
理装置は、I/O要求信号線610が１本であるため、I/O要
求制御部305に変更を加えることなく、パルス発生装置4
00のチャネル数を改変することが可能である点が有利で
ある。

発明の効果以上説明したように本発明の情報処理装置は、パルス
発生装置が一致信号を出力する毎に、実行部の状態を保
持したまま、直接命令レジスタに転送処理命令を書き込
む処理により、メモリ上のバッファメモリの値を比較レ
ジスタへの転送処理を行う。従って、以下の効果があ
る。

（１）本発明の情報処理装置は、パルス列データの転送
処理を割り込みプログラムの実行によって処理していな
いため出力の変化タイミング毎にPC、PSW、汎用レジス
タの退避を行ない、割り込み処理後、再びPC、PSWの復
帰を行うといった処理を必要としない。従って従来の割
り込み処理によってデータ転送を行う情報処理装置に比
較して、実際に割り込み処理全体に要する実行時間のう
ち、ステータスの退避、復帰といった処理時間がかから
ないため、実行部の処理効率が極めて高くなる。

（２）通常の情報処理装置の場合、パルス出力データの
増加およびチャネル数の増加に伴って各チャネルが発生
する割り込み要求処理も増加し、従って割り込み要求処
理に付随したプログラムカウンタ、PSW、汎用レジスタ
の退避、復帰に要する時間が増え、実行部の処理能力が
低下する。しかしながら、本発明の情報処理装置ではI/
O要求処理に付随したプログラムカウンタ、PSW、汎用レ
ジスタの退避、復帰処理がないためチャネル数増加に伴
う処理能率の低下が少ない。

（３）本発明の情報処理装置は、単一のI/O要求信号線
により、中央処理装置に対してI/O要求を行うため、パ
ルス発生装置のチャネル数が増加した場合にも、比較レ
ジスタの増設といった最小限のハードウェア追加によ
り、柔軟に対応可能であるばかりか、I/O要求信号線の
占める半導体基盤上の面積は、常に一定であるため、安
価な半導体製品を提供することが可能である。

【図面の簡単な説明】

第１図は、本発明の情報処理装置の一実施例のブロック
図であり、第２図は、本発明の情報処理装置の第二の実施例のブロ
ック図であり、第３図は、従来の情報処理装置のブロック図であり、第４図は、第３図の情報処理装置における周期制御用割
り込み処理のフローチャートであり、第５図は、第３図の情報処理装置における周期制御の出
力パルスの例であり、第６図は、第３図の情報処理装置における時間制御用割
り込み処理のフローチャートであり、第７図は、第３図の情報処理装置における時間制御の出
力パルスの例である。〔主な参照番号〕 010、020、030……情報処理装置、 100……実行部、 101……プログラムカウンタ、 102……PSW、 103……汎用レジスタ、 108……命令レジスタ、 109……実行制御部、 200……メモリ、 230……プログラムメモリ、 240……退避領域、 250……転送カウンタ、 260……周期データ、 270……バッファメモリ、 280……制御ワード、 291〜298……制御ワード、 300……割り込み制御部、 305……I/O要求制御部、 310……割り込み要求信号線、 315……I/O要求信号線、 400……パルス発生装置、 405……FRC、 411、421、…、481……比較レジスタ、 412、422、…、442……出力制御部、 413、423、…、443……出力信号線、 414、424、…、484……一致信号線、 490……出力指定レジスタ、 491〜494……出力指定ビット、 500……周辺バス、 600……一致フラグレジスタ、 601〜608……一致フラグ、 610……一致検出信号線、 700……スキャンカウンタ、 800……一致フラグレジスタ

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置と、データを記憶する記憶手段と、パルス発生装置と、前記パルス発生装置と前記記憶手段
間のデータ転送を行う第１のデータ転送手段と、前記パルス発生装置と前記記憶手段間のデータ転送を行
う際に転送データに対して演算処理を施す第２のデータ
転送手段と、前記第１または、第２のデータ転送手段のいずれの転送
を行うかを指定するデータ転送形態指定手段と、前記パルス発生装置がデータ転送を要求するデータ転送
要求信号および前記パルス発生装置が出力するデータ転
送処理要求信号を受け付けて前記中央処理装置に対して
データ転送処理の起動を要求する割り込み制御手段とを具備し、前記中央処理装置が、前記割り込み制御手段の要求によ
り、プログラムの実行状態を前記記憶手段に退避するこ
となく保持したまま、前記第１のデータ転送処理または
前記第２のデータ転送処理を前記データ転送形態指定手
段に基づいて任意に選択して行うことを特徴とする情報
処理装置。
【請求項２】請求項１）の情報処理装置において、パル
ス発生装置の出力する複数のデータ転送要求信号を記憶
する複数の要求フラグと、前記複数の要求フラグを検索
し、前記割り込み制御手段にデータ転送処理を要求する
データ転送処理要求検索手段と、前記データ転送処理要求検索手段の示す値に従ってパル
ス発生装置の内部レジスタの１アドレスを示すアドレス
指定手段とを具備し、前記中央処理装置は、前記アドレス指定手段により、パ
ルス発生装置へのデータ転送を行うことを特徴とする情
報処理装置。