JPH0634241B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0634241B2 JPH0634241B2 JP60294318A JP29431885A JPH0634241B2 JP H0634241 B2 JPH0634241 B2 JP H0634241B2 JP 60294318 A JP60294318 A JP 60294318A JP 29431885 A JP29431885 A JP 29431885A JP H0634241 B2 JPH0634241 B2 JP H0634241B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- register
- pwm
- pulse
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Microcomputers (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、外部機器からの入力信号に対応した周期及び
パルス幅のパルスを出力するパルス出力部を内蔵した情
報処理装置に関する。
パルス幅のパルスを出力するパルス出力部を内蔵した情
報処理装置に関する。
近年はＬＳＩ技術の進歩により、マイクロコンピュータ
の分野においても高集積化が図られ、ワンチップに搭載
される機能もより多様化してきている。特に最近ではタ
イマ／カウンタ機能、ＤＭＡ、シリアルインターフェー
ス、Ａ／Ｄ変換器などに加え、パルス出力装置を備えた
マイクロコンピュータも出現している。制御用マイコン
は、ＶＴＲビデオディスクなどの民生分野やプリンタな
どのＯＡ（オフィスオートメーション）分野におけるモ
ータなどを制御するためのものとして、その普及には目
ざましいものが、その中でパルス出力装置は、モータ等
の外部機器の制御用信号を生成するものとして重要かつ
不可欠であり、またこれを多チャンネル備えてシングル
チップマイクロコンピュータで、幾つかの外部機器を同
時に制御するという必要性も生じてくる。
の分野においても高集積化が図られ、ワンチップに搭載
される機能もより多様化してきている。特に最近ではタ
イマ／カウンタ機能、ＤＭＡ、シリアルインターフェー
ス、Ａ／Ｄ変換器などに加え、パルス出力装置を備えた
マイクロコンピュータも出現している。制御用マイコン
は、ＶＴＲビデオディスクなどの民生分野やプリンタな
どのＯＡ（オフィスオートメーション）分野におけるモ
ータなどを制御するためのものとして、その普及には目
ざましいものが、その中でパルス出力装置は、モータ等
の外部機器の制御用信号を生成するものとして重要かつ
不可欠であり、またこれを多チャンネル備えてシングル
チップマイクロコンピュータで、幾つかの外部機器を同
時に制御するという必要性も生じてくる。
一般に、この様なパルス出力装置としては、所定のカウ
ントクロックをカウントするカウンタ（以下フリーラン
ニングカウンタ、“ＦＲＣ”と略す）と、ダウンカウン
タ及びパルス出力時のパルス幅を制御するレジスタ（以
下Pulse Width Modulationレジスタ、“ＰＷＭレジス
タ”と略す）から構成されるパルス幅変調出力装置（以
下“ＰＷＭ出力装置”と略す）が用いられている。この
ＰＷＭ出力装置より出力されるパルスは、出力されたパ
ルスにより変化する外部機器の変化量をセンサ等で検出
し、Ａ／Ｄ変換器などを介して入力される信号を割込み
機能等を用いて一定時間ごとにサンプリングし、対応し
た演算を行ない、その演算結果をＰＷＭレジスタに設定
することによって、常にセンサからのフィードバック情
報により、モータを制御するので、モータのリアルタイ
ム制御が可能である。
ントクロックをカウントするカウンタ（以下フリーラン
ニングカウンタ、“ＦＲＣ”と略す）と、ダウンカウン
タ及びパルス出力時のパルス幅を制御するレジスタ（以
下Pulse Width Modulationレジスタ、“ＰＷＭレジス
タ”と略す）から構成されるパルス幅変調出力装置（以
下“ＰＷＭ出力装置”と略す）が用いられている。この
ＰＷＭ出力装置より出力されるパルスは、出力されたパ
ルスにより変化する外部機器の変化量をセンサ等で検出
し、Ａ／Ｄ変換器などを介して入力される信号を割込み
機能等を用いて一定時間ごとにサンプリングし、対応し
た演算を行ない、その演算結果をＰＷＭレジスタに設定
することによって、常にセンサからのフィードバック情
報により、モータを制御するので、モータのリアルタイ
ム制御が可能である。
以下第４図及び第５図を参照して従来のＰＷＭ出力装置
について述べる。マイクロコンピュータ１００は実行部
（以下“ＣＰＵ”と記す）１０１、プログラムメモリ１
０２、データメモリ１０３、入力データ処理装置１０４
及びＰＷＭ出力装置１０５を有し、これらは内部バス１
０６を介して相互に接続されている。また外部よりデー
タを入力するための入力端子１００−３、ＰＷＭ出力端
子１００−１も有している。プログラムカウンタ（以下
“ＰＣ”と記す）１００−１、プログラムステータスワ
ード（以下“ＰＳＷ”と記す）１０１−２、及び汎用レ
ジスタセット１０１−３を有するＣＰＵ１０１はプログ
ラムメモリ１０２から命令コードを読み出して実行し、
処理データはデータメモリ１０３上に格納される。入力
データ処理装置１０４は、入力端子１００−３の入力デ
ータを一定時間ごとに検出し、割込み処理を用いて演算
するのに必要な周辺ハードウェアを総じて表わしたもの
である。ＰＷＭ出力部１０５はＦＲＣ１０５−１と出力
するパルス幅を設定する値を格納するＰＷＭレジスタ１
０５−２、ダウンカウンタ１０５−３、ＲＳフリップフ
ロップ１０５−４、ＰＷＭ指令線１０５−５、ダウンカ
ウンタのボロー線（以下“カウンタボロー線”と記す）
１０５−６、ＰＷＭ信号出力線１０５−７、及びダウン
カウンタをスタートさせるためのカウント許可線１０５
−８を有し、このＰＷＭ信号出力線１０５−７はＰＷＭ
出力端子１００−１に接続されている。以下、第５図を
参照してＰＷＭ出力の動作について述べる。なおＦＲＣ
１０５−１は１６ビット長であるとし、そのオーバーフ
ローでＰＷＭ指令線１０５−５がアクティブとなるよう
に設定しておく。まずＦＲＣ１０５−１がアップカウン
トを繰り返し、オーバーフローが発生すると、ＰＷＭ指
令線１０５−５はアクティブとなり、ＲＳフリップフロ
ップ１０５−４、ＰＷＭ信号出力線１０５−７を介して
ＰＷＭ出力端子１００−１よりハイレベルの信号が出力
される。また、この時同時にＰＷＭレジスタ１０５−２
に格納されていた値をダウンカウンタ１０５−３にプリ
セットする。ダウンカウンタ１０５−３がダウンカウン
トしてアンダーフローを発生すると、カウンタボロー線
１０５−６がアクティブとなり、それまで保持していた
ＰＷＭ信号出力線１０５−７の出力を反転させ、ＰＷＭ
出力端子１００−１よりロウレベルの信号が出力され
る。そして再びＦＲＣ１０５−１のオーバフローが発生
すると、前記の如くＰＷＭ出力端子１００−１からはハ
イレベルの信号が出力させる。そして以上の様なシーケ
ンスを繰り返すことにより、ＰＷＭ出力端子１００−１
からは連続的なパルス信号を出力することになるが、こ
のＰＷＭ出力のパルスの周期ＴはＦＲＣ１０５−１のビ
ット長で決まり、またＰＷＭレジスタ１０５−２に格納
される値により、ＰＷＭ出力のハイレベルの期間t1,t2,
t3（以下“デューティ”と記す）が決定される。
について述べる。マイクロコンピュータ１００は実行部
（以下“ＣＰＵ”と記す）１０１、プログラムメモリ１
０２、データメモリ１０３、入力データ処理装置１０４
及びＰＷＭ出力装置１０５を有し、これらは内部バス１
０６を介して相互に接続されている。また外部よりデー
タを入力するための入力端子１００−３、ＰＷＭ出力端
子１００−１も有している。プログラムカウンタ（以下
“ＰＣ”と記す）１００−１、プログラムステータスワ
ード（以下“ＰＳＷ”と記す）１０１−２、及び汎用レ
ジスタセット１０１−３を有するＣＰＵ１０１はプログ
ラムメモリ１０２から命令コードを読み出して実行し、
処理データはデータメモリ１０３上に格納される。入力
データ処理装置１０４は、入力端子１００−３の入力デ
ータを一定時間ごとに検出し、割込み処理を用いて演算
するのに必要な周辺ハードウェアを総じて表わしたもの
である。ＰＷＭ出力部１０５はＦＲＣ１０５−１と出力
するパルス幅を設定する値を格納するＰＷＭレジスタ１
０５−２、ダウンカウンタ１０５−３、ＲＳフリップフ
ロップ１０５−４、ＰＷＭ指令線１０５−５、ダウンカ
ウンタのボロー線（以下“カウンタボロー線”と記す）
１０５−６、ＰＷＭ信号出力線１０５−７、及びダウン
カウンタをスタートさせるためのカウント許可線１０５
−８を有し、このＰＷＭ信号出力線１０５−７はＰＷＭ
出力端子１００−１に接続されている。以下、第５図を
参照してＰＷＭ出力の動作について述べる。なおＦＲＣ
１０５−１は１６ビット長であるとし、そのオーバーフ
ローでＰＷＭ指令線１０５−５がアクティブとなるよう
に設定しておく。まずＦＲＣ１０５−１がアップカウン
トを繰り返し、オーバーフローが発生すると、ＰＷＭ指
令線１０５−５はアクティブとなり、ＲＳフリップフロ
ップ１０５−４、ＰＷＭ信号出力線１０５−７を介して
ＰＷＭ出力端子１００−１よりハイレベルの信号が出力
される。また、この時同時にＰＷＭレジスタ１０５−２
に格納されていた値をダウンカウンタ１０５−３にプリ
セットする。ダウンカウンタ１０５−３がダウンカウン
トしてアンダーフローを発生すると、カウンタボロー線
１０５−６がアクティブとなり、それまで保持していた
ＰＷＭ信号出力線１０５−７の出力を反転させ、ＰＷＭ
出力端子１００−１よりロウレベルの信号が出力され
る。そして再びＦＲＣ１０５−１のオーバフローが発生
すると、前記の如くＰＷＭ出力端子１００−１からはハ
イレベルの信号が出力させる。そして以上の様なシーケ
ンスを繰り返すことにより、ＰＷＭ出力端子１００−１
からは連続的なパルス信号を出力することになるが、こ
のＰＷＭ出力のパルスの周期ＴはＦＲＣ１０５−１のビ
ット長で決まり、またＰＷＭレジスタ１０５−２に格納
される値により、ＰＷＭ出力のハイレベルの期間t1,t2,
t3（以下“デューティ”と記す）が決定される。
次に外部機器からの入力データに応じたＰＷＭ出力を行
なう処理手順について述べる。本処理ではデータメモリ
１０３内にＰＷＭレジスタ出力値格納領域１０３−１を
設定し、これを指定するアドレス情報は、データメモリ
１０３内のＰＷＭ出力パラメータ領域１０３−２に設定
されている。まず、入力データ処理装置１０４に備えて
いるインターバルタイマなどにより、一定時間ごとに割
込み処理要求を発生させ、割込み処理プログラムを実行
させることにより、外部機器の信号を入力端子１００−
３より取り込んで、ＣＰＵ１０１で制御機器の状態に対
応した演算処理を行ない、その結果を出力したいパルス
幅の値としてＰＷＭ出力パラメータ領域１０３−２が指
定するＰＷＭレジスタ出力値格納領域１０３−１に格納
する。そしてこのＰＷＭレジスタ出力値格納領域１０３
−１に格納されたデータを、格納とは異なるＰＷＭレジ
スタ更新タイミングで、ＰＷＭ出力パラメータ領域１０
３−２の内容をＰＷＭレジスタ１０５−２に書込むこと
により、所定のハイレベル幅（t1，t2，t3等）ＰＷＭ出
力がＰＷＭ出力端子１００−１より出力できる。
なう処理手順について述べる。本処理ではデータメモリ
１０３内にＰＷＭレジスタ出力値格納領域１０３−１を
設定し、これを指定するアドレス情報は、データメモリ
１０３内のＰＷＭ出力パラメータ領域１０３−２に設定
されている。まず、入力データ処理装置１０４に備えて
いるインターバルタイマなどにより、一定時間ごとに割
込み処理要求を発生させ、割込み処理プログラムを実行
させることにより、外部機器の信号を入力端子１００−
３より取り込んで、ＣＰＵ１０１で制御機器の状態に対
応した演算処理を行ない、その結果を出力したいパルス
幅の値としてＰＷＭ出力パラメータ領域１０３−２が指
定するＰＷＭレジスタ出力値格納領域１０３−１に格納
する。そしてこのＰＷＭレジスタ出力値格納領域１０３
−１に格納されたデータを、格納とは異なるＰＷＭレジ
スタ更新タイミングで、ＰＷＭ出力パラメータ領域１０
３−２の内容をＰＷＭレジスタ１０５−２に書込むこと
により、所定のハイレベル幅（t1，t2，t3等）ＰＷＭ出
力がＰＷＭ出力端子１００−１より出力できる。
以上の動作により、外部入力機器の状態を反したＰＷＭ
出力が連続的に得られ、モータなどの外部機器を制御す
ることが可能となる。
出力が連続的に得られ、モータなどの外部機器を制御す
ることが可能となる。
上述した従来のマイクロコンピュータにおけるＰＷＭ出
力装置はＦＲＣとダウンカウンタ及びダウンカウンタに
値をプリセットするためのＰＷＭレジスタ、それからＲ
Ｓフリップフロップなどの出力制御装置から構成され
る。ところが多くの外部機器を制御しようとすると、多
チャンネルのＰＷＭ出力装置が必要で、その結果、ＦＲ
Ｃ、ダウンカウンタ、ＰＷＭレジスタ、その他の制御線
なども、そのチャンネル数の分だけ備える必要がある。
従って、内蔵するハードウェアの量は膨大なものとな
り、マイクロコンピュータチップが高価となる欠点があ
る。従って本発明は、従来の様なＰＷＭ出力装置の多チ
ャンネル化におけるハードウェア増大を軽減するばかり
でなく、さらに他の応用にも適する汎用性のあるパルス
出力装置を提供することを目的とする。
力装置はＦＲＣとダウンカウンタ及びダウンカウンタに
値をプリセットするためのＰＷＭレジスタ、それからＲ
Ｓフリップフロップなどの出力制御装置から構成され
る。ところが多くの外部機器を制御しようとすると、多
チャンネルのＰＷＭ出力装置が必要で、その結果、ＦＲ
Ｃ、ダウンカウンタ、ＰＷＭレジスタ、その他の制御線
なども、そのチャンネル数の分だけ備える必要がある。
従って、内蔵するハードウェアの量は膨大なものとな
り、マイクロコンピュータチップが高価となる欠点があ
る。従って本発明は、従来の様なＰＷＭ出力装置の多チ
ャンネル化におけるハードウェア増大を軽減するばかり
でなく、さらに他の応用にも適する汎用性のあるパルス
出力装置を提供することを目的とする。
本発明の情報処理装置はプログラム及び各種データを記
憶するメモリ部と、プログラムの内容を解釈し、実行す
る中央処理装置（以下“ＣＰＵ”と記す）と、フリーラ
ンニングカウンタ、比較されるデータを格納するレジス
タ、フリーランニングカウンタと前記レジスタの内容を
比較する比較器、及び比較器の出力により制御される出
力制御部を備えたパルス出力部と、外部信号を入力して
ＣＰＵに入力データの処理要求を出力する入力データ処
理部と、前記パルス出力部の比較器の一致信号により、
ＣＰＵの実行をプログラム実行にかかわる状態を保持し
たまま中断し、ＣＰＵにより処理された入力データに基
づく演算及び前記パルス出力部のレジスタへのデータ格
納をする動作を挿入する出力パルス制御部を有してい
る。
憶するメモリ部と、プログラムの内容を解釈し、実行す
る中央処理装置（以下“ＣＰＵ”と記す）と、フリーラ
ンニングカウンタ、比較されるデータを格納するレジス
タ、フリーランニングカウンタと前記レジスタの内容を
比較する比較器、及び比較器の出力により制御される出
力制御部を備えたパルス出力部と、外部信号を入力して
ＣＰＵに入力データの処理要求を出力する入力データ処
理部と、前記パルス出力部の比較器の一致信号により、
ＣＰＵの実行をプログラム実行にかかわる状態を保持し
たまま中断し、ＣＰＵにより処理された入力データに基
づく演算及び前記パルス出力部のレジスタへのデータ格
納をする動作を挿入する出力パルス制御部を有してい
る。
次に本発明について第１図、第２図及び第３図を用いて
説明する。第１図は本発明の一実施例のパルス出力装置
のブロック構成図、第２図はその中のパルス出力部の詳
細図である。本発明におけるパルス出力装置のパルス出
力部５００はパルス出力端子を２チャンネル設定し、Ｆ
ＲＣ５０３と比較器５０２、比較されるデータを格納す
る比較データ格納レジスタ５０１−１，５０１−２（以
下“ＴＤ１レジスタ”“ＴＤ２レジスタ”と略す）、出
力制御装置５０４−１，５０４−２及びパルス出力制御
フラグ５０５を有している。このパルス出力部５００に
おいて、カウント許可線５０８−１をアクティブにする
ことにより、ＦＲＣ５０３はカウントアップを開始す
る。比較器５０２はこのＦＲＣ５０３とＴＤ１レジスタ
５０１−１及びＴＤ２レジスタ５０１−２の値を異なる
タイミングで、時分割に比較する。比較器５０２がＦＲ
Ｃ５０３とＴＤ１レジスタ５０１−１の値の一致を検出
すると、チャンネル選択フラグ５０５−１を“０”に
し、さらに出力指令線５０６−１をアクティブにして、
出力制御装置５０４−１、信号出力線５０７−１（以下
これらを総じて“チャンネル１”と記す）を制御する。
また同様に比較器５０２が、ＦＲＣ５０３とＴＤ２レジ
スタ５０２−２の値の一致を検出した場合には、チャン
ネル選択フラグ５０５−１を“１”にすると共に、出力
指令線５０６−１をアクティブにして、出力制御装置５
０４−２、信号出力線５０７−２（以後これらを総じて
“チャンネル２”と記す）を制御する。さらに出力制御
フラグ５０５内には、パルス出力端子１００−１、１０
０−２の出力と逆の状態を記憶するチャンネル１、チャ
ンネル２用の出力レベルフラグ５０５−２，５０５−３
が備えられており、ＣＰＵにより、この内容が書き換え
られる。さて、パルス出力部５００は、前記一致のタイ
ミングで信号出力線５０７−１又は５０７−２より信号
を出力すると共に一致信号指令線５００−１に一致信号
を出力する。出力パルス制御部４００はパルス出力部５
００からの一致信号を一致信号指令線５００−１を介し
て受け取ると、次のデータをＴＤ１レジスタ５０１−１
又はＴＤ２レジスタ５０１−２に格納する動作を、プロ
グラム処理を介入することなく自動的に行なったり（以
後、この動作を“マクロサービス”と称する）、一般の
割込み処理を行なったりする動作をつかさどるもので、
（以後、マクロ・サービス要求と、一般の割込み処理要
求を合わせて“Ｉ／Ｏ要求”と称する）、Ｉ／Ｏ要求制
御部４０１，Ｉ／Ｏ要求処理実行線４０３−１、Ｉ／Ｏ
要求処理実行形態指定線４０３−２、及びＣＰＵ１０１
の動作を制御するＩ／Ｏ要求受け付け部４０２より構成
される。ＣＰＵ１０１は次に実行する命令コードが格納
されているプログラムメモリ１０２のアドレスを指すＰ
Ｃ１０１−１、ＣＰＵ全体の動作状態を示すＰＳＷ１０
１−２、処理中のデータを保持する汎用レジスタセット
１０１−３、算術論理演算機能を持つ算術論理演算ユニ
ット（以下ＡＬＵと記す）２０１、次に実行すべき命令
を保持する命令レジスタ２０２、命令レジスタ２０２の
内容を解読し、各種制御信号を発生する命令デコーダ２
０３、命令デコーダ２０３の出力により、ＣＰＵ１０１
全体の動作を制御する実行制御部２０４により構成され
ている。また、データメモリ１０３内にはパルス出力部
５００からの一致信号指令により、マクロサービスを実
現させるためにマクロサービスレジスタ群３００を備え
ている。このマクロサービスレジスタ群３００は、チャ
ンネル１用の出力するパルスのハイレベルの時間を格納
するハイレベル時間格納領域３０１−１、同じくロウレ
ベルの時間を格納するロウレベル時間格納領域３０１−
２で１チャンネル分のマクロサービスチャンネルを構成
し、これと同一のものがチャンネル２用として３０２−
１と３０２−２に設定されている。入力データ処理装置
１０４は従来の技術で述べたのと同様に、外部機器より
入力される信号を割込みにより処理するものであるが、
図中では、割込み信号線は省略してある。
説明する。第１図は本発明の一実施例のパルス出力装置
のブロック構成図、第２図はその中のパルス出力部の詳
細図である。本発明におけるパルス出力装置のパルス出
力部５００はパルス出力端子を２チャンネル設定し、Ｆ
ＲＣ５０３と比較器５０２、比較されるデータを格納す
る比較データ格納レジスタ５０１−１，５０１−２（以
下“ＴＤ１レジスタ”“ＴＤ２レジスタ”と略す）、出
力制御装置５０４−１，５０４−２及びパルス出力制御
フラグ５０５を有している。このパルス出力部５００に
おいて、カウント許可線５０８−１をアクティブにする
ことにより、ＦＲＣ５０３はカウントアップを開始す
る。比較器５０２はこのＦＲＣ５０３とＴＤ１レジスタ
５０１−１及びＴＤ２レジスタ５０１−２の値を異なる
タイミングで、時分割に比較する。比較器５０２がＦＲ
Ｃ５０３とＴＤ１レジスタ５０１−１の値の一致を検出
すると、チャンネル選択フラグ５０５−１を“０”に
し、さらに出力指令線５０６−１をアクティブにして、
出力制御装置５０４−１、信号出力線５０７−１（以下
これらを総じて“チャンネル１”と記す）を制御する。
また同様に比較器５０２が、ＦＲＣ５０３とＴＤ２レジ
スタ５０２−２の値の一致を検出した場合には、チャン
ネル選択フラグ５０５−１を“１”にすると共に、出力
指令線５０６−１をアクティブにして、出力制御装置５
０４−２、信号出力線５０７−２（以後これらを総じて
“チャンネル２”と記す）を制御する。さらに出力制御
フラグ５０５内には、パルス出力端子１００−１、１０
０−２の出力と逆の状態を記憶するチャンネル１、チャ
ンネル２用の出力レベルフラグ５０５−２，５０５−３
が備えられており、ＣＰＵにより、この内容が書き換え
られる。さて、パルス出力部５００は、前記一致のタイ
ミングで信号出力線５０７−１又は５０７−２より信号
を出力すると共に一致信号指令線５００−１に一致信号
を出力する。出力パルス制御部４００はパルス出力部５
００からの一致信号を一致信号指令線５００−１を介し
て受け取ると、次のデータをＴＤ１レジスタ５０１−１
又はＴＤ２レジスタ５０１−２に格納する動作を、プロ
グラム処理を介入することなく自動的に行なったり（以
後、この動作を“マクロサービス”と称する）、一般の
割込み処理を行なったりする動作をつかさどるもので、
（以後、マクロ・サービス要求と、一般の割込み処理要
求を合わせて“Ｉ／Ｏ要求”と称する）、Ｉ／Ｏ要求制
御部４０１，Ｉ／Ｏ要求処理実行線４０３−１、Ｉ／Ｏ
要求処理実行形態指定線４０３−２、及びＣＰＵ１０１
の動作を制御するＩ／Ｏ要求受け付け部４０２より構成
される。ＣＰＵ１０１は次に実行する命令コードが格納
されているプログラムメモリ１０２のアドレスを指すＰ
Ｃ１０１−１、ＣＰＵ全体の動作状態を示すＰＳＷ１０
１−２、処理中のデータを保持する汎用レジスタセット
１０１−３、算術論理演算機能を持つ算術論理演算ユニ
ット（以下ＡＬＵと記す）２０１、次に実行すべき命令
を保持する命令レジスタ２０２、命令レジスタ２０２の
内容を解読し、各種制御信号を発生する命令デコーダ２
０３、命令デコーダ２０３の出力により、ＣＰＵ１０１
全体の動作を制御する実行制御部２０４により構成され
ている。また、データメモリ１０３内にはパルス出力部
５００からの一致信号指令により、マクロサービスを実
現させるためにマクロサービスレジスタ群３００を備え
ている。このマクロサービスレジスタ群３００は、チャ
ンネル１用の出力するパルスのハイレベルの時間を格納
するハイレベル時間格納領域３０１−１、同じくロウレ
ベルの時間を格納するロウレベル時間格納領域３０１−
２で１チャンネル分のマクロサービスチャンネルを構成
し、これと同一のものがチャンネル２用として３０２−
１と３０２−２に設定されている。入力データ処理装置
１０４は従来の技術で述べたのと同様に、外部機器より
入力される信号を割込みにより処理するものであるが、
図中では、割込み信号線は省略してある。
上記各部はすべて内部バス１０６で相互に接続されてい
る。第１図、第２図のブロック図、及び第３図のタイミ
ングチャートを参照しながら、パルス出力部５００よ
り、パルス出力が得られるまでの動作について述べる。
なお、本実施例ではチャンネル１の動作（チャンネル選
択フラグ５０５−１が“０”）について記述することと
し、出力制御装置５０４−１はＴ型フリップフロップ、
その信号出力線５０７−１の出力は初期状態では“０”
とする。まず、ＣＰＵ１０１はプログラムメモリ１０２
に格納されているメインプログラム及びインターバルタ
イマなどによる割込み処理プログラムを実行し、データ
入力端子１００−３より得られる信号を入力データ処理
装置１０４によって処理し、さらにＣＰＵ１０１で演算
を行ない、その結果を出力すべきパルス幅のハイレベル
の時間、ロウレベルの時間として、前者をハイレベル時
間格納領域３０１−１、後者をロウレベル時間格納領域
３０１−２及びＴＤ１レジスタ５０１−１に書き込む。
また出力レベルフラグ５０５−２，５０５−３には、ハ
イレベルの状態を記憶させる。以上により、パルス出力
の初期設定が完了したことになる。以後、インターバル
タイマなどにより、この入力データ割込処理は一定時間
ごとに行なわれるが、２回目以降の割込処理において
は、割込み処理で、演算された結果は、ハイレベル時間
格納領域１０３−１とロウレベル時間格納領域１０３−
２に設定させる様にし、ＴＤ１レジスタ５０１−１への
書き込みは行なわない。さて、既にＴＤ１レジスタに初
期値が格納されているパルス出力部５００において、カ
ウント許可線５０８−１をアクティブにしてＦＲＣ５０
３をスタートさせ、ＦＲＣ５０３の値とＴＤ１レジスタ
５０１−１に格納されている値を比較器４０２で比較し
て一致がとれると、出力指令線５０６−１がアクティブ
となり、Ｔ型フリップフロップの出力が反転し、信号出
力線５０７−１を介して、パルス出力端子１００−１よ
り、ハイレベルの信号が出力される。また前記の一致と
同じタイミングで一致信号指令線５００−１をアクティ
ブにし、出力パルス制御部４００に一致信号を送る。そ
してＩ／Ｏ要求制御部４０１はこの一致信号をマクロサ
ービス要求として認知し、Ｉ／Ｏ要求処理実行線４０３
−１をアクティブにし、Ｉ／Ｏ要求処理実行形態指定線
４０３−２にマクロサービス要求信号を出力する。Ｉ／
Ｏ要求受け付け部４０２は、これらの信号を受け取り、
命令レジスタ２０２に強制的にマクロ・サービスコード
を設定する。実行制御部２０４は、マクロサービスコー
ドに基づきＰＣ１０１−１のアドレス更新を禁止して、
さらにＰＣ１０１−１、ＰＳＷ１０１−２、汎用レジス
タセット１０１−３の値を保持したまま以下の処理を開
始する。
る。第１図、第２図のブロック図、及び第３図のタイミ
ングチャートを参照しながら、パルス出力部５００よ
り、パルス出力が得られるまでの動作について述べる。
なお、本実施例ではチャンネル１の動作（チャンネル選
択フラグ５０５−１が“０”）について記述することと
し、出力制御装置５０４−１はＴ型フリップフロップ、
その信号出力線５０７−１の出力は初期状態では“０”
とする。まず、ＣＰＵ１０１はプログラムメモリ１０２
に格納されているメインプログラム及びインターバルタ
イマなどによる割込み処理プログラムを実行し、データ
入力端子１００−３より得られる信号を入力データ処理
装置１０４によって処理し、さらにＣＰＵ１０１で演算
を行ない、その結果を出力すべきパルス幅のハイレベル
の時間、ロウレベルの時間として、前者をハイレベル時
間格納領域３０１−１、後者をロウレベル時間格納領域
３０１−２及びＴＤ１レジスタ５０１−１に書き込む。
また出力レベルフラグ５０５−２，５０５−３には、ハ
イレベルの状態を記憶させる。以上により、パルス出力
の初期設定が完了したことになる。以後、インターバル
タイマなどにより、この入力データ割込処理は一定時間
ごとに行なわれるが、２回目以降の割込処理において
は、割込み処理で、演算された結果は、ハイレベル時間
格納領域１０３−１とロウレベル時間格納領域１０３−
２に設定させる様にし、ＴＤ１レジスタ５０１−１への
書き込みは行なわない。さて、既にＴＤ１レジスタに初
期値が格納されているパルス出力部５００において、カ
ウント許可線５０８−１をアクティブにしてＦＲＣ５０
３をスタートさせ、ＦＲＣ５０３の値とＴＤ１レジスタ
５０１−１に格納されている値を比較器４０２で比較し
て一致がとれると、出力指令線５０６−１がアクティブ
となり、Ｔ型フリップフロップの出力が反転し、信号出
力線５０７−１を介して、パルス出力端子１００−１よ
り、ハイレベルの信号が出力される。また前記の一致と
同じタイミングで一致信号指令線５００−１をアクティ
ブにし、出力パルス制御部４００に一致信号を送る。そ
してＩ／Ｏ要求制御部４０１はこの一致信号をマクロサ
ービス要求として認知し、Ｉ／Ｏ要求処理実行線４０３
−１をアクティブにし、Ｉ／Ｏ要求処理実行形態指定線
４０３−２にマクロサービス要求信号を出力する。Ｉ／
Ｏ要求受け付け部４０２は、これらの信号を受け取り、
命令レジスタ２０２に強制的にマクロ・サービスコード
を設定する。実行制御部２０４は、マクロサービスコー
ドに基づきＰＣ１０１−１のアドレス更新を禁止して、
さらにＰＣ１０１−１、ＰＳＷ１０１−２、汎用レジス
タセット１０１−３の値を保持したまま以下の処理を開
始する。
実行制御部２０４は、チャンネル選択フラグ５０５
−１及びチャンネル１出力レベルフラグ５０５−２とを
判定し、チャンネル１のＴＤ１レジスタ５０１−１の内
容を読み出し、チャンネル１のハイレベル格納領域３０
１−１の内容とを、ＡＬＵ２０１を用いて加算する。
−１及びチャンネル１出力レベルフラグ５０５−２とを
判定し、チャンネル１のＴＤ１レジスタ５０１−１の内
容を読み出し、チャンネル１のハイレベル格納領域３０
１−１の内容とを、ＡＬＵ２０１を用いて加算する。
加算した結果を再び、チャネル選択フラグ５０５−
１によって選択されているチャンネル１のＴＤ１レジス
タ５０１−１に書き込む。
１によって選択されているチャンネル１のＴＤ１レジス
タ５０１−１に書き込む。
チャネル１出力レベルフラグ５０５−２を反転さ
せ、ロウレベルの状態を指示する様にする。
せ、ロウレベルの状態を指示する様にする。
以上の一連の処理で、ＴＤ１レジスタ５０１−１にデー
タが再設定され、再びＦＲＣ５０３との一致を待つ。次
にＴＤ１レジスタ５０１−１とＦＲＣ５０３の値が一致
すれば、出力指令線５０６−１をアクティブにして、今
まで出力していたハイレベルの信号を反転して、ロウレ
ベルの信号をパルス出力端子１００−１より出力すると
共に再び、一致指令線５００−１をアクティブにしてマ
クロサービス処理を起動させる。しかし前記マクロサー
ビス処理におけるのところで、今度はチャンネル１の
ロウレベル格納領域３０１−１の内容を加算し、のと
ころでハイレベルの状態を指示する様にする。
タが再設定され、再びＦＲＣ５０３との一致を待つ。次
にＴＤ１レジスタ５０１−１とＦＲＣ５０３の値が一致
すれば、出力指令線５０６−１をアクティブにして、今
まで出力していたハイレベルの信号を反転して、ロウレ
ベルの信号をパルス出力端子１００−１より出力すると
共に再び、一致指令線５００−１をアクティブにしてマ
クロサービス処理を起動させる。しかし前記マクロサー
ビス処理におけるのところで、今度はチャンネル１の
ロウレベル格納領域３０１−１の内容を加算し、のと
ころでハイレベルの状態を指示する様にする。
以後、マクロサービス処理においてはこの様にハイレ
ベルとロウレベルを交互に指示する様にし、加算される
データをハイレベル時間格納領域３０１−１、ロウレベ
ル時間格納領域３０１−２の間で順次切り換える。以上
述べた様に、入力データ割込処理により、マクロサービ
スチャネル３００内のハイレベル時間格納領域３０１−
１及びロウレベル時間格納領域３０１−２に値を逐次設
定し、そしてマクロサービス処理により、交互にこのデ
ータをＴＤ１レジスタ５０１−１に加算してその値を再
びＴＤ１レジスタ５０１−１に転送することを繰り返す
ことにより、パルス出力端子１００−１から連続的なパ
ルス出力が得られることになる。
ベルとロウレベルを交互に指示する様にし、加算される
データをハイレベル時間格納領域３０１−１、ロウレベ
ル時間格納領域３０１−２の間で順次切り換える。以上
述べた様に、入力データ割込処理により、マクロサービ
スチャネル３００内のハイレベル時間格納領域３０１−
１及びロウレベル時間格納領域３０１−２に値を逐次設
定し、そしてマクロサービス処理により、交互にこのデ
ータをＴＤ１レジスタ５０１−１に加算してその値を再
びＴＤ１レジスタ５０１−１に転送することを繰り返す
ことにより、パルス出力端子１００−１から連続的なパ
ルス出力が得られることになる。
以下第３図のタイミングチャートを対応させて具体的な
数値を用いながらこの連続的なパルスを出力する動作に
ついてさらに説明を加える。
数値を用いながらこの連続的なパルスを出力する動作に
ついてさらに説明を加える。
入力データ割込み処理により、ＴＤ１レジスタ５０
１−１に３０、ハイレベル時間格納領域３０１−１に５
０という値が初期設定されたとする。
１−１に３０、ハイレベル時間格納領域３０１−１に５
０という値が初期設定されたとする。
ＦＲＣ５０３の値が３０になるとＴＤ１レジスタ５
０１−１の値との一致がとれ、出力端子１００−１よ
り、ハイレベルの信号が出力される。
０１−１の値との一致がとれ、出力端子１００−１よ
り、ハイレベルの信号が出力される。
前記のタイミングと同時にマクロサービス処理が
起動され、出力レベルフラグ５０５−２が示すハイレベ
ル時間格納領域３０１−１の値５０とＴＤ１レジスタ５
０１−１の値３０が加算され、８０という値がＴＤ１レ
ジスタに書き込まれる。そして出力レベルフラグ５０５
−２は反転し、ロウレベルを指定する。
起動され、出力レベルフラグ５０５−２が示すハイレベ
ル時間格納領域３０１−１の値５０とＴＤ１レジスタ５
０１−１の値３０が加算され、８０という値がＴＤ１レ
ジスタに書き込まれる。そして出力レベルフラグ５０５
−２は反転し、ロウレベルを指定する。
ＦＲＣ５０３の値が８０になるまでに、入力データ
割込み処理により、ハイレベル時間格納領域３０１−１
に６０、ロウレベル時間格納領域３０１−２に２０とい
う値が格納されたとする。
割込み処理により、ハイレベル時間格納領域３０１−１
に６０、ロウレベル時間格納領域３０１−２に２０とい
う値が格納されたとする。
ＦＲＣ５０３の値が８０になるとＴＤ１レジスタ５
０１−１の値との一致がとれ、出力端子１００−１の出
力信号のレベルは反転し、ロウレベルとなる。
０１−１の値との一致がとれ、出力端子１００−１の出
力信号のレベルは反転し、ロウレベルとなる。
前記のタイミングと同時にマクロサービス処理が
起動され、出力レベルフラグ５０５−２が示すロウレベ
ル時間格納領域３０１−２の値２０とＴＤ１レジスタ５
０１−１の値８０が加算され、１００という値がＴＤ１
レジスタに書き込まれる。そして出力レベルフラグ５０
５−２は反転し、ハイレベルを指定する。
起動され、出力レベルフラグ５０５−２が示すロウレベ
ル時間格納領域３０１−２の値２０とＴＤ１レジスタ５
０１−１の値８０が加算され、１００という値がＴＤ１
レジスタに書き込まれる。そして出力レベルフラグ５０
５−２は反転し、ハイレベルを指定する。
ＦＲＣ５０３の値が１００になるとＴＤ１レジスタ
５０１−１の値との一致がとれ、出力端子１００−１の
出力信号のレベルは反転し、ハイレベルとなる。
５０１−１の値との一致がとれ、出力端子１００−１の
出力信号のレベルは反転し、ハイレベルとなる。
前記のタイミングと同時にマクロサービス処理が
起動され、出力レベルフラグ５０５−２が示すハイレベ
ル時間格納領域３０１−１の値６０とＴＤ１レジスタ５
０１−１の値１００が加算され、１６０という値がＴＤ
１レジスタに書き込まれる。そして出力レベルフラグ５
０５−２は反転し、ロウレベルを指定する。
起動され、出力レベルフラグ５０５−２が示すハイレベ
ル時間格納領域３０１−１の値６０とＴＤ１レジスタ５
０１−１の値１００が加算され、１６０という値がＴＤ
１レジスタに書き込まれる。そして出力レベルフラグ５
０５−２は反転し、ロウレベルを指定する。
ＦＲＣ５０３が１６０になるまでに入力データ割込
み処理により、ハイレベル時間格納領域３０１−１、ロ
ウレベル時間格納領域３０１−２にまた新しいデータが
格納される。
み処理により、ハイレベル時間格納領域３０１−１、ロ
ウレベル時間格納領域３０１−２にまた新しいデータが
格納される。
ＦＲＣ５０３の値が１６０になるとＴＤ１レジスタ
５０１の値と一致がとれ、出力端子１００−１の出力信
号のレベルは反転し、ロウレベルとなる以上、パルス出
力部５００のチャンネル１を用いて、そのパルス出力動
作について説明してきたがチャンネル２についても、チ
ャンネル２出力レベルフラグ５０５−３を用いて、全く
チャンネル１と同様の動作を行なうことができる。そし
て、前記の如く、比較器５０２の各チャンネルの一致信
号により、チャンネル選択フラグ５０５−１が切り換わ
ることにより、各チャンネルを同時に動作させることが
できる。また、本実施例のマクロサービスにおいては、
マクロ・サービスレジスタ群３００の中にハイレベル時
間格納領域とロウレベル時間格納領域の２つのレジスタ
を設定して、１つのマクロサービスチャネルを形成して
いる。ところがこれにもう１つ、バッファレジスタを追
加して、常にそこにＴＤ１レジスタ５０１−１にロード
するべきデータを格納しておき、マクロサービス起動と
同時に、最初にこのデータをＴＤ１レジスタ５０１−１
に書き込む処理を行なえば、データ転送を効率よく高速
に行なうことが可能となる。
５０１の値と一致がとれ、出力端子１００−１の出力信
号のレベルは反転し、ロウレベルとなる以上、パルス出
力部５００のチャンネル１を用いて、そのパルス出力動
作について説明してきたがチャンネル２についても、チ
ャンネル２出力レベルフラグ５０５−３を用いて、全く
チャンネル１と同様の動作を行なうことができる。そし
て、前記の如く、比較器５０２の各チャンネルの一致信
号により、チャンネル選択フラグ５０５−１が切り換わ
ることにより、各チャンネルを同時に動作させることが
できる。また、本実施例のマクロサービスにおいては、
マクロ・サービスレジスタ群３００の中にハイレベル時
間格納領域とロウレベル時間格納領域の２つのレジスタ
を設定して、１つのマクロサービスチャネルを形成して
いる。ところがこれにもう１つ、バッファレジスタを追
加して、常にそこにＴＤ１レジスタ５０１−１にロード
するべきデータを格納しておき、マクロサービス起動と
同時に、最初にこのデータをＴＤ１レジスタ５０１−１
に書き込む処理を行なえば、データ転送を効率よく高速
に行なうことが可能となる。
以上説明したように本発明は、パルス出力装置のパルス
出力部をフリーランニングカウンタ(FRC)と比較器及び
比較データ格納レジスタで構成することにより、パルス
出力部を多チャンネル設定したい時には、比較データ格
納レジスタのみを増設するだけで済むので、従来のＰＷ
Ｍ装置の多チャンネル化におけるハードウェアの増大を
低減することができる為、マイクロコンピュータが低コ
ストで実現できるという大きな効果がある。また本発明
におけるマクロサービスレジスタ群内のハイレベル及び
ロウレベル時間格納領域に、所定の値をセットすること
により、このハードウェアをタイマ等としても利用する
ことができ、このハードウェアがさらに汎用性を持つと
いう効果がある。
出力部をフリーランニングカウンタ(FRC)と比較器及び
比較データ格納レジスタで構成することにより、パルス
出力部を多チャンネル設定したい時には、比較データ格
納レジスタのみを増設するだけで済むので、従来のＰＷ
Ｍ装置の多チャンネル化におけるハードウェアの増大を
低減することができる為、マイクロコンピュータが低コ
ストで実現できるという大きな効果がある。また本発明
におけるマクロサービスレジスタ群内のハイレベル及び
ロウレベル時間格納領域に、所定の値をセットすること
により、このハードウェアをタイマ等としても利用する
ことができ、このハードウェアがさらに汎用性を持つと
いう効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例のパルス出力装置を有したマ
イクロコンピューターのブロック構成図、第２図は第１
図におけるパルス出力部の詳細図、第３図はパルス出力
動作のタイミングチャト図、第４図は従来のＰＷＭ出力
装置を有したマイクロコンピュータのブロック構成図、
第５図はＰＷＭ出力動作のタイミングチャート図であ
る。 １００……マイクロコンピュータ、１００−１……パル
ス出力端子１（ＰＷＭ出力端子）１００−２……パルス
出力端子２、１００−３……入力端子、１０１……実行
部（ＣＰＵ）、１０１−１……プログラムカウンタ（Ｐ
Ｃ）、１０１−２……プログラムステータスワード（Ｐ
ＳＷ）、１０１−３……汎用レジスタセット、１０２…
…プログラムメモリ、１０３……データメモリ、１０３
−１……ＰＷＭレジスタ出力値格納領域（演算結果格納
領域）、１０３−２……ＰＷＭレジスタ出力パラメータ
領域、１０４……入力データ処理装置、１０５……ＰＷ
Ｍ出力装置、１０５−１……フリーランニングカウンタ
（ＦＲＣ）１０５−２……ＰＷＭレジスタ、１０５−３
……ダウンカウンタ、１０５−４……ＲＳフリップフロ
ップ、１０５−５……ＰＷＭ指令線、１０５−６……カ
ウンタボロー線、１０５−７……ＰＷＭ信号出力線、１
０５−８……カウント許可線、１０６……内部バス、２
０１……算術論理演算ユニット（ＡＬＵ）、２０２……
命令レジスタ、２０３……命令デコーダ、２０４……実
行制御部、３００……マクロサービスレジスタ群、３０
１−１……ハイレベル時間格納領域（チャンネル１）、
３０１−２……ロウレベル時間格納領域（チャンネル
１）、３０２−１……ハイレベル時間格納領域（チャン
ネル２）、３０２−２……ロウレベル時間格納領域（チ
ャネル２）、４００……出力パルス制御部、４０１……
Ｉ／Ｏ要求制御部、４０２……Ｉ／Ｏ要求受け付け部、
４０３−１……Ｉ／Ｏ要求処理実行線、４０３−２……
Ｉ／Ｏ要求処理実行形態指定線、５００……パルス出力
部、５００−１……一致信号指令線、５０１−２……比
較データ格納レジスタ１（ＴＤ１レジスタ）、５０２…
…比較器、５０３……フリーランニング・カウンタ（Ｆ
ＲＣ）、５０４−１……出力制御装置１、５０４−２…
…出力制御装置２、５０５……パルス出力制御フラグ、
５０５−１……チャンネル選択フラグ、５０５−２……
チャンネル１出力レベルフラグ、５０５−３……チャン
ネル２出力レベルフラグ、５０６−１……出力指令線
（チャンネル１）、５０６−２……出力指令線（チャン
ネル２）、５０７−１……信号出力線（チャンネル
１）、５０７−２……信号出力線（チャンネル２）、５
０８−１……カウント許可線。
イクロコンピューターのブロック構成図、第２図は第１
図におけるパルス出力部の詳細図、第３図はパルス出力
動作のタイミングチャト図、第４図は従来のＰＷＭ出力
装置を有したマイクロコンピュータのブロック構成図、
第５図はＰＷＭ出力動作のタイミングチャート図であ
る。 １００……マイクロコンピュータ、１００−１……パル
ス出力端子１（ＰＷＭ出力端子）１００−２……パルス
出力端子２、１００−３……入力端子、１０１……実行
部（ＣＰＵ）、１０１−１……プログラムカウンタ（Ｐ
Ｃ）、１０１−２……プログラムステータスワード（Ｐ
ＳＷ）、１０１−３……汎用レジスタセット、１０２…
…プログラムメモリ、１０３……データメモリ、１０３
−１……ＰＷＭレジスタ出力値格納領域（演算結果格納
領域）、１０３−２……ＰＷＭレジスタ出力パラメータ
領域、１０４……入力データ処理装置、１０５……ＰＷ
Ｍ出力装置、１０５−１……フリーランニングカウンタ
（ＦＲＣ）１０５−２……ＰＷＭレジスタ、１０５−３
……ダウンカウンタ、１０５−４……ＲＳフリップフロ
ップ、１０５−５……ＰＷＭ指令線、１０５−６……カ
ウンタボロー線、１０５−７……ＰＷＭ信号出力線、１
０５−８……カウント許可線、１０６……内部バス、２
０１……算術論理演算ユニット（ＡＬＵ）、２０２……
命令レジスタ、２０３……命令デコーダ、２０４……実
行制御部、３００……マクロサービスレジスタ群、３０
１−１……ハイレベル時間格納領域（チャンネル１）、
３０１−２……ロウレベル時間格納領域（チャンネル
１）、３０２−１……ハイレベル時間格納領域（チャン
ネル２）、３０２−２……ロウレベル時間格納領域（チ
ャネル２）、４００……出力パルス制御部、４０１……
Ｉ／Ｏ要求制御部、４０２……Ｉ／Ｏ要求受け付け部、
４０３−１……Ｉ／Ｏ要求処理実行線、４０３−２……
Ｉ／Ｏ要求処理実行形態指定線、５００……パルス出力
部、５００−１……一致信号指令線、５０１−２……比
較データ格納レジスタ１（ＴＤ１レジスタ）、５０２…
…比較器、５０３……フリーランニング・カウンタ（Ｆ
ＲＣ）、５０４−１……出力制御装置１、５０４−２…
…出力制御装置２、５０５……パルス出力制御フラグ、
５０５−１……チャンネル選択フラグ、５０５−２……
チャンネル１出力レベルフラグ、５０５−３……チャン
ネル２出力レベルフラグ、５０６−１……出力指令線
（チャンネル１）、５０６−２……出力指令線（チャン
ネル２）、５０７−１……信号出力線（チャンネル
１）、５０７−２……信号出力線（チャンネル２）、５
０８−１……カウント許可線。
Claims (1)
- 【請求項１】プログラム及び各種データを記憶するメモ
リ部と、プログラムの内容を解釈し、実行する中央処理
部と、フリーランニングカウンタ、比較されるデータを
格納するレジスタ、フリーランニングカウンタと前記レ
ジスタの内容を比較する比較器、及び比較器の出力によ
り制御される出力制御部を備えたパルス出力部と、外部
信号を入力して中央処理部に入力データの処理要求を出
力する入力データ処理部と、前記パルス出力部の比較器
の一致信号により、中央処理部の実行をプログラム実行
にかかわる状態を保持したまま中断し、中央処理部によ
り処理された入力データに基づく演算及び前記パルス出
力部のレジスタへのデータ格納をする動作を挿入する出
力パルス制御部を有することを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294318A JPH0634241B2 (ja) | 1985-12-25 | 1985-12-25 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60294318A JPH0634241B2 (ja) | 1985-12-25 | 1985-12-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151969A JPS62151969A (ja) | 1987-07-06 |
| JPH0634241B2 true JPH0634241B2 (ja) | 1994-05-02 |
Family
ID=17806137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60294318A Expired - Lifetime JPH0634241B2 (ja) | 1985-12-25 | 1985-12-25 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634241B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448162A (en) * | 1987-08-18 | 1989-02-22 | Nec Corp | Microcomputer |
| JPH0736512B2 (ja) * | 1987-11-17 | 1995-04-19 | 日本電気株式会社 | パルス出力装置 |
| JP2847729B2 (ja) * | 1989-01-31 | 1999-01-20 | 日本電気株式会社 | 情報処理装置 |
| JP4752807B2 (ja) * | 2007-05-08 | 2011-08-17 | 株式会社デンソー | マイクロコンピュータ |
| JP2009199424A (ja) * | 2008-02-22 | 2009-09-03 | Denso Corp | マイクロコンピュータ |
-
1985
- 1985-12-25 JP JP60294318A patent/JPH0634241B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62151969A (ja) | 1987-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633331B2 (ja) | マイクロプロセッサ | |
| US5630172A (en) | Data transfer control apparatus wherein an externally set value is compared to a transfer count with a comparison of the count values causing a transfer of bus use right | |
| JPH0634241B2 (ja) | 情報処理装置 | |
| JPH06103225A (ja) | チェーン式ｄｍａ方式及びそのためのｄｍａコントローラ | |
| JPH0516629B2 (ja) | ||
| JPS638971A (ja) | 多項式ベクトル演算実行制御装置 | |
| JPH056281A (ja) | 情報処理装置 | |
| JPS6298430A (ja) | マイクロプロセツサ | |
| JPS58159154A (ja) | デ−タ処理装置における命令ル−プ捕捉機構 | |
| SU1695319A1 (ru) | Матричное вычислительное устройство | |
| JPS5947651A (ja) | プログラム制御装置 | |
| SU1234839A1 (ru) | Устройство дл распределени заданий процессорам | |
| JPS59144955A (ja) | 情報処理装置 | |
| JPS62221059A (ja) | 中央処理装置 | |
| JPH07302239A (ja) | データ処理装置 | |
| JPH03233724A (ja) | 繰り返し処理の制御方式 | |
| JPH0531775B2 (ja) | ||
| JPH02263256A (ja) | マイクロコンピュータ及びコントローラ | |
| JPS6362065A (ja) | デ−タ転送制御方式 | |
| JPH0243626A (ja) | コンピュータ・プロセッサの実行速度を制御する装置 | |
| JPH01274240A (ja) | 並列処理プロセッサ | |
| JPH01121937A (ja) | マイクロコンピュータ | |
| JPS61264465A (ja) | デ−タ転送制御方式 | |
| JPS63249250A (ja) | 情報処理装置 | |
| JPS6349946A (ja) | 演算処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |