JPH0516629B2

JPH0516629B2 -

Info

Publication number: JPH0516629B2
Application number: JP60139581A
Authority: JP
Inventors: Yoshihide Fujimura; Yukio Maehashi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1993-03-04
Also published as: JPS621058A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、外部機器からの入力信号に対応した
パルス幅のパルスを出力するパルス出力部を内蔵
した情報処理装置に関する。

〔従来の技術〕

近年、LSI技術の進歩により、マイクロコンピ
ユータの分野においても高集積化が図られ、ワン
チツプに搭載される機能もより多様化してきてい
る。特に最近ではタイマ／カウンタ機能、
DMA、シリアルインターフエース、Ａ／Ｄ変換
器などに加え、パルス入出力装置を備えたマイク
ロコンピユータも出現している。

制御用マイクロコンピユータはVTR、ビデオ
デイスクなどの民生分野やプリンタなどのOA
（オフイスオートメーシヨン）分野におけるモー
タなどを制御するためのものとして、その普及に
は目ざましいものがあるが、その中でパルス出力
装置は、モータ等の外部機器の制御用信号を生成
するものとして重要かつ不可欠であり、またこれ
を多チヤンネル備えてシングルチツプマイクロコ
ンピユータで幾つかの外部機器を同時に制御する
という必要性も生じてくる。

一般に、このようなパルス出力装置としては、
所定のカウントクロツクをカウントするカウンタ
（以下、フリーランニングカウンタ、“FRC”と
略す）と、ダウンカウンタおよびパルス出力時の
パルス幅を制御するレジスタ（以下、Pulse
Width Modulationレジスタ、“PWMレジスタ”
と略す）から構成されるパルス幅変調出力装置
（以下、PWM出力装置と略す）が用いられてい
る。このPWM出力装置より出力されるパルス
は、出力されたパルスにより変化する外部機器の
変化量をセンサ等で検出し、Ａ／Ｄ変換器などを
介して入力される信号を割込機能等を用いて、一
定時間ごとにサンプリングし対応した演算を行な
い、その演算結果をPWMレジスタに設定するこ
とによつて、常にセンサからのフイードバツク情
報によりモータを制御するので、モータのリアル
タイム制御が可能である。

第４図はPWM出力装置を内蔵したマイクロコ
ンピユータの従来例のブロツク図、第５図はその
PWM出力動作のタイミングチヤートである。マ
イクロコンピユータ１００は実行部（以下、
“CPU”と記す）１０１、プログラムメモリ１０
２、データメモリ１０３、入力データ処理装置１
０４およびPWM出力装置１０５を有し、これら
は内部バス１０６を介して相互に接続されて、ま
た、外部よりデータを入力するための入力端子１
００−３、PWM出力端子１００−１も有してい
る。プログラムカウンタ（以下、“PC”と記す）
１００−１、プログラムステータスワード（以
下、“PSW”と記す）１０１−２および汎用レジ
スタセツト１０１−３を有するCPU１０１はプ
ログラムメモリ１０２から命令コードを読出して
実行し、処理データはデータメモリ１０３上に格
納される。入力データ処理装置１０４は、入力端
子１００−３の入力データを一定時間ごとに検出
し、割込み処理を用いて演算するのに必要な周辺
ハードウエアを総じて表わしたものである。
PWM出力装置１０５はFRC１０５−１、出力す
るパルス幅を設定する値が格納されるPWMレジ
スタ１０５−２、ダウンカウンタ１０５−３、
RSフリツプフロツプ１０５−４、PWM指令線
１０５−５、ダウンカウンタのボロー線（以下、
“カウンタボロー線“と記す）１０５−６、
PWM信号出力線１０５−７およびダウンカウン
タをスタートさせるためのカウント許可線１０５
−８を有し、このPWM信号出力線１０５−７は
PWM出力端子１００−１に接続されている。

次に、第５図を参照してPWM出力の動作につ
いて述べる。なお、FRC１０５−１は16ビツト
長であるとし、そのオーバフローでPWM指令線
１０５−５がアクテイブとなるように設定してお
く。まず、FRC１０５−１がアツプカウントを
繰り返し、オーバフローが発生すると、PWM指
令線１０５−５はアクテイブとなり、RSフリツ
プフロツプ１０５−４、PWM信号出力線１０５
−７を介してPWM出力端子１００−１よりハイ
レベルの信号が出力される。また、この時同時に
PWMレジスタ１０５−２に格納されていた値が
ダウンカウンタ１０５−３にプリセツトされる。
ダウンカウンタ１０５−３がダウンカウントして
アンダーフローを発生すると、カウンタボロー線
１０５−６がアクテイブとなり、それまで保持し
ていたPWM信号出力線１０５−７の出力を反転
させ、PWM出力端子１００−１よりロウレベル
の信号が出力される。そして再びFRC１０５−
１のオーバフローが発生すると、前記のように
PWM出力端子１００−１からはハイレベルの信
号が出力される。そして、以上のようなシーケン
スを繰り返すことにより、PWM出力端子１００
−１からは連続的なパルス信号が出力されること
になるが、このPWM出力のパルスの周期Ｔは
FRC１０５−１のビツト長で決まり、また、
PWMレジスタ１０５−２に格納される値によ
り、PWM出力のハイレベルの期間T₁、T₂、T₃
（以下、“デユーテイ”と記す）が決定される。

次に、外部機器からの入力データに応じた
PWM出力を行う処理手順について述べる。本処
理ではデータメモリ１０３内にPWMレジスタ出
力値格納領域１０３−１を設定し、これを指定す
るアドレス情報はデータメモリ１０３内のPWM
出力パラメータ領域１０３−２に設定されてい
る。まず、入力データ処理装置１０４に備えられ
ているインターバルタイマなどにより、一定時間
ごとに割込み処理要求を発生させ、割込み処理プ
ログラムを実行させることにより外部機器の信号
を入力端子１００−３より取り込んで、CPU１
０１で制御機器の状態に対応した演算処理を行な
い、その結果を出力したいパルス幅の値として
PWM出力パラメータ領域１０３−２が指定する
PWMレジスタ出力値格納領域１０３−１に格納
される。そして、このPWMレジスタ出力値格納
領域１０３−１に格納されたデータを、格納とは
異なるPWMレジスタ更新タイミングでPWM出
力パラメータ領域１０３−２の内容をPWMレジ
スタ１０５−２に書込むことにより、所定のハイ
レベル幅（T₁、T₂、T₃等）のPWM出力がPWM
出力端子１００−１より出力できる。

以上の動作により、外部入力機器の状態を反映
したPWM出力が連続的に得られ、モータなどの
外部機器を制御することが可能となる。

〔発明が解決しようとする問題点〕

上述した従来のマイクロコンピユータにおける
PWM出力装置はFRCとダウンカウンタおよびダ
ウンカウンタに値をプリセツトするためのPWM
レジスタ、それからRSフリツプフロツプなどの
出力制御装置から構成されており、多くの外部機
器を制御しようとすると多チヤンネルのPWM出
力装置が必要で、その結果、FRC、ダウンカウ
ンタ、PWMレジスタ、その他の制御線などもそ
のチヤンネル数の分だけ備える必要があり、従つ
て内蔵するハードウエアの量は膨大なものとな
り、マイクロコンピユータチツプが高価となる欠
点がある。

本発明の目的は、PWM出力装置の多チヤンネ
ル化におけるハードウエア増大を軽減した情報処
理装置を提供することである。

〔問題点を解決するための手段〕

本発明は、プログラムおよび各種データを記憶
するメモリ部と、プログラムの内容を解釈し、実
行する実行処理部と、外部からの入力データの割
込処理を行なう入力データ処理部を有する情報処
理装置において、フリーランニングカウンタ、比
較されるデータが格納されるレジスタ、フリーラ
ンニングカウンタと前記レジスタの内容を比較す
る比較器、比較器の一致信号とフリーランニング
カウンタのオーバフローとにより、それぞれ相反
の状態に設定される出力制御部を備えたパルス出
力部と、前記パルス出力部の比較器の一致信号に
より、プログラム実行にかかわる状態を保持した
まま中央処理部の実行を中断させ、中央処理部に
より処理されてメモリ部に格納されているデータ
を前記パルス出力部のレジスタへ格納する動作を
中央処理部に実行させる出力パルス制御部を備え
たことを特徴とする。

このようにパルス出力装置のパルス出力部をフ
リーランニングカウンタ（FRC）と比較器およ
び比較データ格納レジスタで構成し、さらに
FRCのオーバフローを使用することにより、比
較データ格納レジスタのみを増設するだけでこの
パルス出力部の多チヤンネル化が実現できる。

〔実施例〕

本発明の実施例について図面を参照して説明す
る。

第１図は本発明の、パルス出力装置を備えたマ
イクロコンピユータの一実施例のブロツク図、第
２図は第１図のパルス出力部５００のブロツク
図、第３図はパルス出力動作のタイミングチヤー
トである。本実施例のマイクロコンピユータはパ
ルス出力装置を２チヤンネル（チヤンネル１、チ
ヤンネル２）分備えている。

CPU１０１は、次に実行する命令コードが格
納されているプログラムメモリ１０２のアドレス
を指すPC１０１−１、CPU全体の動作状態を示
すPSW１０１−２、処理中のデータを保持する
汎用レジスタセツト１０１−３、算術論理演算機
能を持つ算術論理演算ユニツト（以下、“ALU”
と記す）２０１、次に実行すべき命令を保持する
命令レジスタ２０２、命令レジスタ２０２の内容
を解読し、各種制御信号を発生する命令デコーダ
２０３、命令デコーダ２０３の出力によりCPU
１０１全体の動作を制御する実行制御部２０４に
より構成されている。また、データメモリ１０３
内にはパルス出力部５００からの一致信号指令に
よりマクロサービスを実現させるためにマクロサ
ービスレジスタ群３００を備えている。このマク
ロサービスレジスタ群３００内には、出力するパ
ルスのパルス幅の値が格納されるパルス幅値格納
領域３０１（チヤンネル１用），３０２（チヤン
ネル２用）が設定されている。入力データ処理装
置１０４は第４図について述べたのと同様に、外
部機器より入力される信号を割込により処理する
ものであるが、図中では割込信号線は省略されて
いる。

パルス出力部５００は、パルス出力端子１０１
−１、信号出力線５０７−１、出力制御装置５０
４−１、比較データ格納レジスタ（以下、“TD
１レジスタ”と略す）５０１−１（以上、チヤン
ネル１用）、パルス出力端子１０１−２、信号出
力線５０７−２、出力制御装置５０４−２、比較
データ格納レジスタ（以下、“TD２レジスタ”
と略す）５０１−２（以上、チヤンネル２用）、
カウント許可線５０８をアクテイブにすることに
よりカウントアツプを開始するFRC５０３、チ
ヤンネル選択フラグ５０５、FRC５０３とTD１
レジスタ５０１−１およびTD２レジスタ５０１
−２の値を異なるタイミングで時分割に比較し、
FRC５０３とTD１レジスタ５０１−１の値の一
致を検出すると、チヤンネル選択フラグ５０５を
“０”にし、さらに出力指令線５０６−１をアク
テイブにして、出力制御装置５０４−１、信号出
力線５０７−１（以下、これらを総じて“チヤン
ネル１”と記す）を制御し、FRC５０３とTD2
レジスタ５０２−２の値の一致を検出した場合に
は、チヤンネル選択フラグ５０５−１を“１”に
すると共に、出力指令線５０６−２をアクテイブ
にして、出力制御装置５０４−２、信号出力線５
０７−２（以後、これらを総じて“チヤンネル
２”と記す）を制御する比較器５０２、さらに
FRC５０３をリセツトするためのカウント許可
線５０８をアクテイブにした場合、もしくは
FRC５０３がアツプカウントしてオーバーフロ
ーを発生し、オーバーフロー線５０９がアクテイ
ブとなつた場合に、出力線５１１がアクテイブと
なり、出力制御装置５０４−１，５０４−２、信
号出力線５０７−１，５０７−２を制御するオア
ゲート５１０を備え、前記一致のタイミングで前
記制御を行なうと共に一致信号指令線５００−１
に一致信号を出力する。

出力パルス制御部４００はパルス出力部５００
からの一致信号を一致信号指令線５００−１を介
して受け取ると、次のデータをTD１レジスタ５
０１−１またはTD２レジスタ５０１−２に格納
する動作をプログラム処理を介入することなく自
動的に行なつたり（以後、この動作を“マクロサ
ービス”と称する）、一般の割込み処理を行なつ
たりする動作をつかさどるもので（以後、マクロ
サービス要求と、一般の割込処理要求を合わせて
“Ｉ／Ｏ要求”と称する）、Ｉ／Ｏ要求制御部４０
１、Ｉ／Ｏ要求処理実行線４０３−１、Ｉ／Ｏ要
求処理実行形態指定線４０３−２およびCPU１
０１の動作を制御するＩ／Ｏ要求受付部４０２よ
り構成されている。

なお、上記各部はすべて内部バス１０６で相互
に接続されている。

次に、パルス出力部５００よりパルス出力が得
られるまでの動作を第１図、第２図のブロツク図
と第３図のタイミングチヤートを参照しながら説
明する。

なお、本実施例ではチヤンネル１の動作（チヤ
ンネル選択フラグ５０５が“０”）について記述
することとし、出力制御装置５０４−１，５０４
−２はRSフリツプフロツプ、およびその信号出
力線５０７−１の出力は初期状態では“０”とす
る。また、出力指令線５０６−１，５０６−２は
前記RSフリツプフロツプのリセツト入力端子、
オアゲート出力線５１１はセツト入力端子に接続
されているものとする。

まず、CPU１０１はプログラムメモリ１０２
に格納されているメインプログラムおよびインタ
ーバルタイマなどによる割込処理プログラムを実
行し、入力端子１００−３より得られた信号を入
力データ処理装置１０４によつて処理し、さらに
CPU１０１で演算を行ない、その結果を出力す
べきパルス幅の時間としてパルス幅値格納領域３
０１およびTD１レジスタ５０１−１に書込む。
以上により、パルス出力の初期設定が完了したこ
とになる。以後、インターバルタイマなどによ
り、この入力データ割込処理は一定時間ごとに行
なわれるが、２回目以降の割込処理においては、
割込処理で演算された結果はパルス幅値格納領域
３０１に書込むこととし、TD１レジスタ５０１
−１への書込みは行なわない。

さて、パルス出力部５００において、まずカウ
ント許可線５０８をアクテイブにしてFRC５０
３をスタートさせる。すると、オアゲート５１０
の出力線５１１がアクテイブになり、RSフリツ
プフロツプ５０４−１、信号出力線５０７−１を
介してパルス出力端子１００−１からはハイレベ
ルの信号が出力される。次に、FRC５０３の値
とTD1レジスタ５０１−１に格納されている値
が比較器５０２で比較されて一致がとれると出力
指令線５０６−１がアクテイブとなり、パルス出
力端子１００−１のレベルは反転してロウレベル
となる。さらに、前記一致のタイミングで一致信
号指令線５００−１もアクテイブとなり、出力パ
ルス制御部４００に一致信号が送られる。そし
て、Ｉ／Ｏ要求制御部４０１はこの一致信号をマ
クロサービス要求として認知し、Ｉ／Ｏ要求処理
実行線４０３−１をアクテイブにし、Ｉ／Ｏ要求
処理実行形態指定線４０３−２にマクロサービス
要求信号を出力する。Ｉ／Ｏ要求受付部４０２は
これらの信号を受取り、命令レジスタ２０２に強
制的にマクロサービスコードを設定する。実行制
御部２０４はマクロサービスコードに基づきPC
１０１−１のアドレス更新を禁止して、さらに
PC１０１−１、PSW１０１−２、汎用レジスタ
セツト１０１−３の値を保持したまま、次の処
理、すなわちチヤンネル選択フラグ５０５を判定
し、パルス幅値格納領域３０１に格納されている
値をTD1レジスタ５０１−１に転送する。この
処理でTD1レジスタ５０１−１にデータが再設
定され、再びFRC５０３との一致を待つ。

次に、前記一致の後、FRC５０３はアツプカ
ウントを繰り返し、ついにはオーバフローを発生
する。すると、オーバフロー線５０９がアクテイ
ブとなり、また、オアゲート出力線５１１もアク
テイブとなつて信号出力線５０７−１を介してパ
ルス出力端子１００−１からは再びハイレベルの
信号が出力される。FRC５０３はリセツトされ、
再びアツプカウントを始める。そして、次にTD
１レジスタ５０１−１の値と一致がとれると再び
出力指令線５０６−１がアクテイブとなり、今ま
でパルス出力端子１００−１から出力されていた
ハイレベルの信号はまたロウレベルとなる。

以上述べたように、入力データ割込処理により
パルス幅値格納領域３０１に値を逐次設定し、マ
クロサービス処理によりその値をTD１レジスタ
５０１−１に転送することを繰り返し、また
FRC５０３の断続的なオーバーフローにより、
パルス出力端子１００−１からは、周期が一定
で、外部からの入力データに基づいたデユーテイ
の異なる連続したパルスが出力されることにな
る。

以下、第３図のタイミングチヤートを対応させ
て具体的にこの連続的なパルを出力する動作につ
いてさらに説明を加える。

(1) 時刻t₁ 入力データ割込処理により、TD1レジスタ
５０１−１にT₀という値が初期設定される。

(2) 時刻t₂ カウント許可線５０８がアクテイブになつて
FRC５０３がスタートし、オアゲート出力線
５１１もアクテイブとなりパルス出力端子１０
０−１からはハイレベルの信号が出力される。

(3) 時刻t₃ FRC５０３がT₀になり、入力データ割込処
理により、パルス幅値格納領域３０１にT₁と
いう値が格納される。

(4) 時刻t₄ FRC５０３の値がT₀になり、TD１レジスタ
５０１−１の値との一致がとれ、今までパルス
出力端子１００−１から出力していたハイレベ
ルの信号はロウレベルとなる。これと同時にマ
クロサービス処理が起動され、パルス幅値格納
領域３０１に格納されているT₁という値がTD
１レジスタ５０１−１に転送される。

(5) 時刻t₅ FRC５０３がオーバーフローする前に、入
力データ割込処理によりパルス幅値格納領域３
０１にT₂という値が格納される。

(6) 時刻t₆ FRC５０３がオーバーフローし、パルス出
力端子１００−１からの信号は再びハイレベル
となる。そして、FRC５０３はまた“０”か
らアツプカウントを始める。

(7) 時刻t₇ FRC５０３の値がT₁になり、TD１レジスタ
５０１−１の値との一致がとれ、今までパルス
出力端子１００−１から出力されたハイレベル
の信号はロウレベルとなる。これと同時にマク
ロサービス処理が起動され、パルス幅値格納領
域３０１に格納されているT₂という値がTD１
レジスタ５０１−１に転送される。

(8) 時刻t₈ FRC５０３が再びオーバーフローする前に、
入力データ割込処理によりパルス幅値格納領域
３０１にT₃という値が格納される。

(9) 時刻t₉ FRC５０３が再びオーバーフローし、パル
ス出力端子１００−１からの信号はハイレベル
となる。そして、FRC５０３は“０”からア
ツプカウントを始める。

(10) 時刻t₁₀ FRC５０３の値がT₂になり、TD１レジスタ
５０１−１の値との一致がとれ、今までパルス
出力端子１００−１から出力されていたハイレ
ベルの信号はロウレベルとなる。これと同時に
マクロサービス処理が起動され、パルス幅値格
納領域３０１に格納されているT₃という値が
TD１レジスタ５０１−１に転送される。

(11) 時刻t₁₁ FRC５０３がオーバーフローする前に、入
力データ割込処理によりパルス幅値格納領域３
０１にT₄という値が格納される。

(12) 時刻t₁₂ FRC５０３がオーバーフローし、パルス出
力端子１００−１からの信号はハイレベルとな
る。

以上、パルス出力部５００のチヤンネル１を用
いて、そのパルス出力動作について説明してきた
が、チヤンネル２についても全くチヤンネル１と
同様の動作を行なうことができる。そして、前述
したように比較器５０２の各チヤンネルの一致信
号により、チヤンネル選択フラグ５０５−１が切
り換わることにより、各チヤンネルを同時に動作
させることができる。

さらに、本実施例においては、メモリ（パルス
幅格納領域３０１）からTD１レジスタ５０１−
１へのデータ転送を、比較器５０２の一致信号に
よる“マクロサービス処理”で行なうことによ
り、パルス出力装置を多チヤンネル設定した時に
生じるソフトウエアによるデータ転送処理の必要
が全く無く、ソフトウエアの負担を軽減すること
が可能となる。

〔発明の効果〕

以上説明したように本発明は、パルス出力装置
のパルス出力部をフリーランニングカウンタ
（FRC）と比較器および比較データ格納レジスタ
で構成し、さらにFRCのオーバーフローを使用
することにより、比較データ格納レジスタのみを
増設するだけでこのパルス出力部の多チヤンネル
化が実現できるので、従来のPWM装置の多チヤ
ンネル化におけるハードウエアの増大を低減する
ことができ、マイクロコンピユータが低コストで
実現できるという大きな効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の、パルス出力装置
を備えたマイクロコンピユータのブロツク図、第
２図は第１図におけるパルス出力部５００の詳細
図、第３図は第１図のマイクロコンピユータにお
けるパルス出力動作のタイミングチヤート、第４
図はPWM出力装置を備えたマイクロコンピユー
タの従来例のブロツク図、第５図は第４図のマイ
クロコンピユータにおけるPWM出力動作のタイ
ミングチヤートである。１００……マイクロコンピユータ、１００−１
……パルス出力端子１（PWM出力端子）、１０
０−２……パルス出力端子２、１００−３……入
力端子、１０１……実行部（CPU）、１０１−１
……プログラムカウンタ（PC）、１０１−２……
プログラムステータスワード（PSW）、１０１−
３……汎用レジスタセツト、１０２……プログラ
ムメモリ、１０３……データメモリ、１０４……
入力データ処理装置、１０６……内部バス、２０
１……算術論理演算ユニツト（ALU）、２０２…
…命令レジスタ、２０３……命令デコーダ、２０
４……実行制御部、３００……マクロサービスレ
ジスタ群、３０１……パルス幅値格納領域（チヤ
ンネル１）、３０２……パルス幅値格納領域（チ
ヤンネル２）、４００……出力パルス制御部、４
０１……Ｉ／Ｏ要求制御部、４０２……Ｉ／Ｏ要
求受付部、４０３−１……Ｉ／Ｏ要求処理実行
線、４０３−２……Ｉ／Ｏ要求処理実行形態指定
線、５００……パルス出力部、５００−１……一
致信号指令線、５０１−１……比較データ格納レ
ジスタ１（TD１レジスタ）、５０１−２……比
較データ格納レジスタ２（TD２レジスタ）、５
０２……比較器、５０３……フリーランニングカ
ウンタ（FRC）、５０４−１……出力制御装置
（チヤンネル１用）、５０４−２……出力制御装置
（チヤンネル２用）、５０５……チヤンネル選択フ
ラグ、５０６−１……出力指令線（チヤンネル
１）、５０６−２……出力指令線（チヤンネル
２）、５０７−１……信号出力線（チヤンネル
１）、５０７−２……信号出力線（チヤンネル
２）、５０８……カウント許可線、５０９……オ
ーバーフロー線、５１０……オアゲート、５１１
……オアゲート出力線。

Claims

【特許請求の範囲】１プログラムおよび各種データを記憶するメモ
リ部と、プログラムの内容を解釈し、実行する実
行処理部と、外部からの入力データの割込処理を
行なう入力データ処理部を有する情報処理装置に
おいて、フリーランニングカウンタ、比較されるデータ
が格納されるレジスタ、フリーランニングカウン
タと前記レジスタの内容を比較する比較器、比較
器の一致信号とフリーランニングカウンタのオー
バフローとによりそれぞれ相反の状態に設定され
る出力制御部を備えたパルス出力部と、前記パルス出力部の比較器の一致信号により、
プログラム実行にかかわる状態を保持したまま中
央処理部の実行を中断させ、中央処理部により処
理されてメモリ部に格納されているデータを前記
パルス出力部のレジスタへ格納する動作を中央処
理部に実行させる出力パルス制御部を備えたこと
を特徴とする情報処理装置。