JPH04302035A - 割り込み制御装置 - Google Patents
割り込み制御装置Info
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- JPH04302035A JPH04302035A JP3066153A JP6615391A JPH04302035A JP H04302035 A JPH04302035 A JP H04302035A JP 3066153 A JP3066153 A JP 3066153A JP 6615391 A JP6615391 A JP 6615391A JP H04302035 A JPH04302035 A JP H04302035A
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- 238000001514 detection method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
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- 230000002093 peripheral effect Effects 0.000 description 2
- 102100030147 Integrator complex subunit 7 Human genes 0.000 description 1
- 101710092890 Integrator complex subunit 7 Proteins 0.000 description 1
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- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、割り込み制御装置に関
し、特に複数の割り込み処理形態を有する割り込み処理
の優先順位判定制御に関する。
し、特に複数の割り込み処理形態を有する割り込み処理
の優先順位判定制御に関する。
【０００２】
【従来の技術】マイクロコンピュータシステムには、Ｃ
ＰＵに対し、緊急を要する処理（以下割り込み処理とい
う）を制御するための割り込み制御装置が不可欠なもの
となっている。
ＰＵに対し、緊急を要する処理（以下割り込み処理とい
う）を制御するための割り込み制御装置が不可欠なもの
となっている。
【０００３】割り込み制御装置は、周辺装置から割り込
み処理の要求信号が入力されると、割り込み要因と割り
込み処理の優先順位を判定し、ＣＰＵに対する割り込み
要求信号（以下、ＩＮＴＲＱ信号と称す）をアクティブ
にすることで割り込み処理の要求があることをＣＰＵに
知らせる。ＣＰＵはＩＮＴＲＱ信号のアクティブ状態を
検知すると、現在の命令実行終了後に割り込み処理を開
始できる。
み処理の要求信号が入力されると、割り込み要因と割り
込み処理の優先順位を判定し、ＣＰＵに対する割り込み
要求信号（以下、ＩＮＴＲＱ信号と称す）をアクティブ
にすることで割り込み処理の要求があることをＣＰＵに
知らせる。ＣＰＵはＩＮＴＲＱ信号のアクティブ状態を
検知すると、現在の命令実行終了後に割り込み処理を開
始できる。
【０００４】また、マイクロコンピュータシステムは、
割り込み要求の緊急度毎に柔軟に対応できるよう複数の
割り込み処理形態を用意している。
割り込み要求の緊急度毎に柔軟に対応できるよう複数の
割り込み処理形態を用意している。
【０００５】その中に、ベクタ割り込みとマクロサービ
スがある。
スがある。
【０００６】ベクタ割り込みは、割り込み要求が受け付
けられたとき、中央処理装置が実行中であったプログラ
ムのステータス情報を、スタックポインタで指定される
メモリに退避させ、複数の割り込み処理プログラム中か
ら割り込み要求源に対応したプログラムを選択するため
に周辺機器あるいは割り込み要求制御部からその選択用
データであるベクタを中央処理装置に送って、ベクタか
ら対応する割り込み処理プログラムの先頭アドレスを得
る割り込み処理形態である。割り込み処理が終了すると
、メモリに退避したプログラムのステータス情報を中央
処理装置に転送して復帰する。
けられたとき、中央処理装置が実行中であったプログラ
ムのステータス情報を、スタックポインタで指定される
メモリに退避させ、複数の割り込み処理プログラム中か
ら割り込み要求源に対応したプログラムを選択するため
に周辺機器あるいは割り込み要求制御部からその選択用
データであるベクタを中央処理装置に送って、ベクタか
ら対応する割り込み処理プログラムの先頭アドレスを得
る割り込み処理形態である。割り込み処理が終了すると
、メモリに退避したプログラムのステータス情報を中央
処理装置に転送して復帰する。
【０００７】マクロサービスは、割り込み要求が発生す
ると、プログラムのステータス状態を保持したまま内部
ＲＡＭのレジスタで指定される処理を起動し、マイクロ
コンピュータ内部のマイクロプログラムで割り込み処理
を実現する。その割り込み処理が終了すると、プログラ
ムメモリから命令を読み出し、再びユーザプログラムの
実行または他の割り込み処理を起動する。
ると、プログラムのステータス状態を保持したまま内部
ＲＡＭのレジスタで指定される処理を起動し、マイクロ
コンピュータ内部のマイクロプログラムで割り込み処理
を実現する。その割り込み処理が終了すると、プログラ
ムメモリから命令を読み出し、再びユーザプログラムの
実行または他の割り込み処理を起動する。
【０００８】割り込み制御装置はこれら複数の割り込み
処理形態についての情報も制御する。
処理形態についての情報も制御する。
【０００９】図７は従来の割り込み制御装置１００を有
するマイクロコンピュータの構成例を示すブロック図で
ある。図７のマイクロコンピュータは、システム全体を
制御するＣＰＵ９９と、各割り込み要因に対応してそれ
ぞれ個別に設けられている割り込み制御レジスタ７，８
と、ＣＰＵ９９にＩＮＴＲＱ信号２３とＭＳ／ＩＮＴ信
号２４とを供給し、ＣＰＵからのＩＦＣＬＲ信号２５を
受け付ける割り込み情報コントローラ２１と割り込み処
理の優先順位を判定するためのスキャンカウンタ６０と
、スキャンカウンタ６０によって同一レベルの優先順位
と判定された割り込み要因からシステムにより固定の優
先順位指定に基づいて一要因を選択するデイジーチェー
ン１９とを有する。
するマイクロコンピュータの構成例を示すブロック図で
ある。図７のマイクロコンピュータは、システム全体を
制御するＣＰＵ９９と、各割り込み要因に対応してそれ
ぞれ個別に設けられている割り込み制御レジスタ７，８
と、ＣＰＵ９９にＩＮＴＲＱ信号２３とＭＳ／ＩＮＴ信
号２４とを供給し、ＣＰＵからのＩＦＣＬＲ信号２５を
受け付ける割り込み情報コントローラ２１と割り込み処
理の優先順位を判定するためのスキャンカウンタ６０と
、スキャンカウンタ６０によって同一レベルの優先順位
と判定された割り込み要因からシステムにより固定の優
先順位指定に基づいて一要因を選択するデイジーチェー
ン１９とを有する。
【００１０】本例のスキャンカウンタ６０は２ビットの
バイナリカウンタで構成されており、“００Ｂ（以下、
２進数表記は末尾にＢを記す）”、“０１Ｂ”、“１０
Ｂ”、“１１Ｂ”と順次カウントアップし、“１１Ｂ”
までカウントアップすると、再度“００Ｂ”からカウン
トを繰り返す。スキャンカウンタ６０が“００Ｂ”から
“１１Ｂ”までカウントする期間をスキャンサイクルと
呼ぶ。スキャンカウンタ６０はカウント値が“００Ｂ”
となるタイミングで、零信号４０をアクティブにする。 零信号４０は、割り込み制御レジスタ７，８に供給され
ており、前回のスキャンサイクル中に入力された割り込
み要求の優先順位判定動作を起動する。またスキャンカ
ウンタ６０は、内部割り込み要求信号（以下ＩＲＱ信号
）１３，１４のいずれか１つがアクティブ“１”になる
と、内容を保持したまま停止する。
バイナリカウンタで構成されており、“００Ｂ（以下、
２進数表記は末尾にＢを記す）”、“０１Ｂ”、“１０
Ｂ”、“１１Ｂ”と順次カウントアップし、“１１Ｂ”
までカウントアップすると、再度“００Ｂ”からカウン
トを繰り返す。スキャンカウンタ６０が“００Ｂ”から
“１１Ｂ”までカウントする期間をスキャンサイクルと
呼ぶ。スキャンカウンタ６０はカウント値が“００Ｂ”
となるタイミングで、零信号４０をアクティブにする。 零信号４０は、割り込み制御レジスタ７，８に供給され
ており、前回のスキャンサイクル中に入力された割り込
み要求の優先順位判定動作を起動する。またスキャンカ
ウンタ６０は、内部割り込み要求信号（以下ＩＲＱ信号
）１３，１４のいずれか１つがアクティブ“１”になる
と、内容を保持したまま停止する。
【００１１】割り込み制御レジスタ７，８で設定できる
割り込み優先順位はレベル０からレベル３までの４段階
であり、スキャンカウンタ６０の内容は表１に示すよう
に割り込み優先順位に対応している。また、割り込み制
御レジスタで割り込み処理をしており、マクロサービス
とベクタ割り込みのいずれかを選択できる。
割り込み優先順位はレベル０からレベル３までの４段階
であり、スキャンカウンタ６０の内容は表１に示すよう
に割り込み優先順位に対応している。また、割り込み制
御レジスタで割り込み処理をしており、マクロサービス
とベクタ割り込みのいずれかを選択できる。
【００１２】
【００１３】図８は割り込み制御レジスタ７，８の構成
を示したブロック図である。
を示したブロック図である。
【００１４】割り込み制御レジスタ７，８は全く同一の
構成であり、ここでは割り込み制御レジスタ７について
詳細に説明する。割り込み制御レジスタ７は割り込み要
求が発生したことを記憶する割り込み要求フラグ（主）
７１（以下、ＩＦマスタと称す）と、割り込み要求フラ
グレジスタ（従）７２（以下、ＩＦスレーブと称す）と
、インバータ２０と、ＣＰＵにより割り込み処理の優先
順位を指定するための優先順位指定レジスタ７４と、排
他的論理和ゲート５１，５２（以下、ＸＯＲゲートと称
す）と、論理和反転ゲート５３（以下、ＮＯＲゲートと
称す）とから構成される。
構成であり、ここでは割り込み制御レジスタ７について
詳細に説明する。割り込み制御レジスタ７は割り込み要
求が発生したことを記憶する割り込み要求フラグ（主）
７１（以下、ＩＦマスタと称す）と、割り込み要求フラ
グレジスタ（従）７２（以下、ＩＦスレーブと称す）と
、インバータ２０と、ＣＰＵにより割り込み処理の優先
順位を指定するための優先順位指定レジスタ７４と、排
他的論理和ゲート５１，５２（以下、ＸＯＲゲートと称
す）と、論理和反転ゲート５３（以下、ＮＯＲゲートと
称す）とから構成される。
【００１５】割り込み要求信号４は、割り込み制御レジ
スタ７に入力される。ＩＦマスタ７１は、割り込み要求
信号４を入力し、割り込み要求が発生すると出力を“１
”とする。ＩＦスレーブ７２は零信号４０が“１”の期
間にＩＦマスタ７１の出力レベルをラッチする。ＩＦス
レーブ７２の出力は、ＩＦマスタ７１に入力され、ＩＦ
マスタ７１の出力レベルを“０”とする。また、ＩＦＣ
ＬＲ信号１６が“１”になると、ＩＦスレーブ７２は“
０”になるよう制御されている。ＩＦスレーブ７２の出
力は、インバータ２０を介して、ＮＯＲゲート５３に入
力される。また、優先順位指定ビット７４のＰＲ１の出
力とスキャンカウンタ６０の出力信号４１はＸＯＲゲー
ト５１に入力される。同様に優先順位指定レジスタ７４
のＰＲ０の出力とスキャンカウンタ６０の出力信号４２
はＸＯＲゲート５２にそれぞれ入力される。ＸＯＲゲー
ト５１，５２の出力は共にＮＯＲゲート５３に入力され
ている。
スタ７に入力される。ＩＦマスタ７１は、割り込み要求
信号４を入力し、割り込み要求が発生すると出力を“１
”とする。ＩＦスレーブ７２は零信号４０が“１”の期
間にＩＦマスタ７１の出力レベルをラッチする。ＩＦス
レーブ７２の出力は、ＩＦマスタ７１に入力され、ＩＦ
マスタ７１の出力レベルを“０”とする。また、ＩＦＣ
ＬＲ信号１６が“１”になると、ＩＦスレーブ７２は“
０”になるよう制御されている。ＩＦスレーブ７２の出
力は、インバータ２０を介して、ＮＯＲゲート５３に入
力される。また、優先順位指定ビット７４のＰＲ１の出
力とスキャンカウンタ６０の出力信号４１はＸＯＲゲー
ト５１に入力される。同様に優先順位指定レジスタ７４
のＰＲ０の出力とスキャンカウンタ６０の出力信号４２
はＸＯＲゲート５２にそれぞれ入力される。ＸＯＲゲー
ト５１，５２の出力は共にＮＯＲゲート５３に入力され
ている。
【００１６】このようにスキャンカウンタ６０の出力信
号４１，４２は優先順位指定レジスタ７４の各ビット出
力と一致がとられる。
号４１，４２は優先順位指定レジスタ７４の各ビット出
力と一致がとられる。
【００１７】ＭＳ／ＩＮＴフラグ７３は割り込み処理形
態を指定するフラグである。ＭＳ／ＩＮＴフラグ７３が
“１”であるときは、マクロサービスを、“０”である
時はベクタ割り込みを選択する。
態を指定するフラグである。ＭＳ／ＩＮＴフラグ７３が
“１”であるときは、マクロサービスを、“０”である
時はベクタ割り込みを選択する。
【００１８】図８において、割り込み制御レジスタ８は
割り込み制御レジスタ７と全く同一の構成であり、ＩＦ
マスタ７１にはＩＦマスタ８１、ＩＦスレーブ７２には
ＩＦスレーブ８２、優先順位指定ビット７４には優先順
位指定ビット８４が、ＭＳ／ＩＮＴフラグ７３にはＭＳ
／ＩＮＴフラグ８３が、ＩＲＱ信号１３にはＩＲＱ信号
１４にそれぞれ対応している。
割り込み制御レジスタ７と全く同一の構成であり、ＩＦ
マスタ７１にはＩＦマスタ８１、ＩＦスレーブ７２には
ＩＦスレーブ８２、優先順位指定ビット７４には優先順
位指定ビット８４が、ＭＳ／ＩＮＴフラグ７３にはＭＳ
／ＩＮＴフラグ８３が、ＩＲＱ信号１３にはＩＲＱ信号
１４にそれぞれ対応している。
【００１９】また、割り込み要求信号４は割り込み要求
信号３と同様に割り込み制御レジスタ８に入力される。
信号３と同様に割り込み制御レジスタ８に入力される。
【００２０】次に、図９を用いて、割り込み要求信号が
入力され、優先順位が判定されて１つの割り込み要求が
受け付けられるまでの動作を説明する。ここでは、要因
１と要因２は優先順位を“１”にそれぞれ設定されてい
るとする。また、ＭＳ／ＩＮＴフラグ７３は“１”が、
ＭＳ／ＩＮＴフラグ８３は“０”に設定されているとす
る。
入力され、優先順位が判定されて１つの割り込み要求が
受け付けられるまでの動作を説明する。ここでは、要因
１と要因２は優先順位を“１”にそれぞれ設定されてい
るとする。また、ＭＳ／ＩＮＴフラグ７３は“１”が、
ＭＳ／ＩＮＴフラグ８３は“０”に設定されているとす
る。
【００２１】まず、スキャンサイクル（Ａ）において非
同期に割り込み要求信号４，５が発生し、ＩＦマスタ７
１，８１がそれぞれセット“１”される。
同期に割り込み要求信号４，５が発生し、ＩＦマスタ７
１，８１がそれぞれセット“１”される。
【００２２】スキャンカウンタ６０のカウント値が“１
１Ｂ”から“００Ｂ”に変化すると、零信号４０がアク
ティブになり、ＩＦマスタ７１，８１の内容がＩＦスレ
ーブ７２，８２に移され、スキャンサイクル（Ｂ）にお
いて優先順位判定を行う。
１Ｂ”から“００Ｂ”に変化すると、零信号４０がアク
ティブになり、ＩＦマスタ７１，８１の内容がＩＦスレ
ーブ７２，８２に移され、スキャンサイクル（Ｂ）にお
いて優先順位判定を行う。
【００２３】スキャンサイクル（Ｂ）では、スキャンサ
イクル（Ａ）中に割り込み要求信号４，５が発生し、Ｉ
Ｆマスタ７１，８１はすべて“１”となっているので、
零信号４０が発生すると、同時にＩＦスレーブ７２，８
２は共に“１”になる。スキャンカウンタ６０は“００
Ｂ”から順次カウントアップする。
イクル（Ａ）中に割り込み要求信号４，５が発生し、Ｉ
Ｆマスタ７１，８１はすべて“１”となっているので、
零信号４０が発生すると、同時にＩＦスレーブ７２，８
２は共に“１”になる。スキャンカウンタ６０は“００
Ｂ”から順次カウントアップする。
【００２４】スキャンカウンタ６０のカウント値が“０
１Ｂ”になると、割り込み制御レジスタの優先順位指定
レジスタ７４は“０１Ｂ”に設定されているため、ＸＯ
Ｒゲート５１，５２の出力は全て“０”となる。また、
ＩＦフラグ７２の出力は“１”となっているので、ＮＯ
Ｒゲート５３の出力であるＩＲＱ信号１３は“１”とな
る。同様に割り込み制御レジスタ８の優先順位指定レジ
スタ８４も“０１Ｂ”に設定されているため、ＩＲＱ信
号１４は“１”となる。
１Ｂ”になると、割り込み制御レジスタの優先順位指定
レジスタ７４は“０１Ｂ”に設定されているため、ＸＯ
Ｒゲート５１，５２の出力は全て“０”となる。また、
ＩＦフラグ７２の出力は“１”となっているので、ＮＯ
Ｒゲート５３の出力であるＩＲＱ信号１３は“１”とな
る。同様に割り込み制御レジスタ８の優先順位指定レジ
スタ８４も“０１Ｂ”に設定されているため、ＩＲＱ信
号１４は“１”となる。
【００２５】スキャンカウンタ６０はＩＲＱ信号１６，
１７の少なくとも一つがアクティブ“１”となったので
、内容を保持したまま停止する。
１７の少なくとも一つがアクティブ“１”となったので
、内容を保持したまま停止する。
【００２６】ＩＲＱ信号１３は“１”、ＩＲＱ信号１４
は“１”のレベルで、デイジーチェーン１９に入力され
る。デイジーチェーン１９では、ＩＲＱ信号１３とＩＲ
Ｑ信号１４が共に“１”となっているため、受け付ける
割り込み要求を最終的に決定するための判定を行う。Ｉ
ＲＱ信号１３のほうがＩＲＱ信号１４よりも優先順位が
高いとすると、デイジーチェーン１９はＳＥＬ信号１６
を“１”にする。一般的にＩＲＱＡＫ信号は最終的に受
け付けられたＩＲＱ信号の割り込み制御レジスタに対し
、ＩＲＱ信号が“１”である限り、ＳＥＬ信号が“１”
になる。
は“１”のレベルで、デイジーチェーン１９に入力され
る。デイジーチェーン１９では、ＩＲＱ信号１３とＩＲ
Ｑ信号１４が共に“１”となっているため、受け付ける
割り込み要求を最終的に決定するための判定を行う。Ｉ
ＲＱ信号１３のほうがＩＲＱ信号１４よりも優先順位が
高いとすると、デイジーチェーン１９はＳＥＬ信号１６
を“１”にする。一般的にＩＲＱＡＫ信号は最終的に受
け付けられたＩＲＱ信号の割り込み制御レジスタに対し
、ＩＲＱ信号が“１”である限り、ＳＥＬ信号が“１”
になる。
【００２７】割り込み情報コントローラ２１は、停止し
たスキャンカウンタ６０から割り込み情報読み出し許可
信号２５を入力し、割り込み情報バス２４によりＳＥＬ
信号を入力している割り込み制御レジスタ７のデータを
読み出すことで、最終的に受け付けられた割り込み要求
源とその割り込み処理形態の情報を得る。また、割り込
み情報コントローラ２１は、得られたレジスタのデータ
から割り込み処理のアドレス情報を生成し、アドレス情
報バス２２を用いてアドレス情報を出力する。さらに、
ＩＮＴＲＱ信号２３とＭＳ／ＩＮＴ信号２４とをアクテ
ィブにし、ＣＰＵ９９にマクロサービスによる割り込み
処理の要求が発生していることを知らせる。ＣＰＵ９９
はＩＮＴＲＱ信号がアクティブとなったことを検知する
と、割り込みを処理を開始し、割り込み処理が終了する
と、ＩＦＣＬＲ２５信号をアクティブにする。
たスキャンカウンタ６０から割り込み情報読み出し許可
信号２５を入力し、割り込み情報バス２４によりＳＥＬ
信号を入力している割り込み制御レジスタ７のデータを
読み出すことで、最終的に受け付けられた割り込み要求
源とその割り込み処理形態の情報を得る。また、割り込
み情報コントローラ２１は、得られたレジスタのデータ
から割り込み処理のアドレス情報を生成し、アドレス情
報バス２２を用いてアドレス情報を出力する。さらに、
ＩＮＴＲＱ信号２３とＭＳ／ＩＮＴ信号２４とをアクテ
ィブにし、ＣＰＵ９９にマクロサービスによる割り込み
処理の要求が発生していることを知らせる。ＣＰＵ９９
はＩＮＴＲＱ信号がアクティブとなったことを検知する
と、割り込みを処理を開始し、割り込み処理が終了する
と、ＩＦＣＬＲ２５信号をアクティブにする。
【００２８】ＳＥＬ信号１６がアクティブであるＩＦフ
ラグ７２はクリアされ、スキャンカウンタ６０も“００
Ｂ”クリアされる。
ラグ７２はクリアされ、スキャンカウンタ６０も“００
Ｂ”クリアされる。
【００２９】
【発明が解決しようとする課題】以上説明したように、
従来の割り込み制御装置では、割り込み優先順位判定を
スキャンカウンタによって行っており、スキャンカウン
タのカウント値が“００Ｂ”のタイミングからそれまで
に発生した割り込み要求の優先順位を判定を開始してい
る。このため、例えば優先順位を“１（ＰＲ１ ＰＲ
０＝０１）”に設定された要因の割り込み要求がマクロ
サービスに割り込み処理形態を設定されているとき、同
一の優先順位に設定されたデイジーチェーン１９での優
先順位が上位であるベクタ割り込みが同時に発生した場
合は、マクロサービスよりベクタ割り込みが受け付けら
れる。
従来の割り込み制御装置では、割り込み優先順位判定を
スキャンカウンタによって行っており、スキャンカウン
タのカウント値が“００Ｂ”のタイミングからそれまで
に発生した割り込み要求の優先順位を判定を開始してい
る。このため、例えば優先順位を“１（ＰＲ１ ＰＲ
０＝０１）”に設定された要因の割り込み要求がマクロ
サービスに割り込み処理形態を設定されているとき、同
一の優先順位に設定されたデイジーチェーン１９での優
先順位が上位であるベクタ割り込みが同時に発生した場
合は、マクロサービスよりベクタ割り込みが受け付けら
れる。
【００３０】単純なデータ転送などをマクロサービスで
行うときは、ベクタ割り込みを受け付けてからマクロサ
ービスを受け付けても、時間的に問題はなかった。
行うときは、ベクタ割り込みを受け付けてからマクロサ
ービスを受け付けても、時間的に問題はなかった。
【００３１】しかしながら、通信データの受信などは割
り込み発生後なるべく早く割り込み処理を行うことが要
求され、割り込み処理のオーバーヘッドのかからないマ
クロサービスを用いても、従来例の割り込み処理形態及
び優先順位の判定を行っていては、充分対応できなかっ
た。
り込み発生後なるべく早く割り込み処理を行うことが要
求され、割り込み処理のオーバーヘッドのかからないマ
クロサービスを用いても、従来例の割り込み処理形態及
び優先順位の判定を行っていては、充分対応できなかっ
た。
【００３２】
【課題を解決するための手段】本発明による割り込みコ
ントローラは、割り込み要因ごとに割り込み処理の要求
状態を記憶する複数の割り込み記憶回路と、それぞれの
割り込み要求回路毎に設けられた割り込み処理形態情報
を記憶する割り込み処理形態指定回路と、同じく割り込
み要求回路毎に設けられた受付順位情報を記憶する優先
順位指定回路と、割り込み処理形態検索情報と順位検索
情報とを生成する検索情報生成回路と、それぞれの割り
込み要求記憶回路毎に設けられた前記割り込み要求回路
の状態を検知し、前記割り込み処理形態指定回路に記憶
されている処理形態情報及び前記優先順位指定回路に記
憶されている受け付け順位情報と前記検索情報生成回路
において生成される処理形態及び順位検索情報からなる
検索情報とを比較範囲を区切りながら比較し、該比較範
囲において一致したときには内部割り込み要求信号を発
生する検索情報比較回路と、前記検索情報回路における
比較結果に応じて前記検索生成回路の処理形態検索情報
と順位検索情報の検索情報を更新する制御回路とを備え
、検索情報比較回路の出力を監視し、前記検索情報生成
回路の処理形態がいずれかの処理形態指定回路と一致し
たときに、複数の検索情報比較回路の発する内部割り込
み要求信号を受けて内部割り込み肯定信号を発信し、前
記検索情報生成回路の処理形態がいずれかの処理形態指
定回路とも一致しないときは、前記処理形態検索情報を
更新し、前記検索情報生成回路の順位検索情報といずれ
かの優先順位指定回路の受け付け順位情報とが完全に一
致した時に、複数の検索情報比較回路の発する内部割り
込み要求信号を受けて内部割り込み肯定信号を発信する
ことを特徴とする。
ントローラは、割り込み要因ごとに割り込み処理の要求
状態を記憶する複数の割り込み記憶回路と、それぞれの
割り込み要求回路毎に設けられた割り込み処理形態情報
を記憶する割り込み処理形態指定回路と、同じく割り込
み要求回路毎に設けられた受付順位情報を記憶する優先
順位指定回路と、割り込み処理形態検索情報と順位検索
情報とを生成する検索情報生成回路と、それぞれの割り
込み要求記憶回路毎に設けられた前記割り込み要求回路
の状態を検知し、前記割り込み処理形態指定回路に記憶
されている処理形態情報及び前記優先順位指定回路に記
憶されている受け付け順位情報と前記検索情報生成回路
において生成される処理形態及び順位検索情報からなる
検索情報とを比較範囲を区切りながら比較し、該比較範
囲において一致したときには内部割り込み要求信号を発
生する検索情報比較回路と、前記検索情報回路における
比較結果に応じて前記検索生成回路の処理形態検索情報
と順位検索情報の検索情報を更新する制御回路とを備え
、検索情報比較回路の出力を監視し、前記検索情報生成
回路の処理形態がいずれかの処理形態指定回路と一致し
たときに、複数の検索情報比較回路の発する内部割り込
み要求信号を受けて内部割り込み肯定信号を発信し、前
記検索情報生成回路の処理形態がいずれかの処理形態指
定回路とも一致しないときは、前記処理形態検索情報を
更新し、前記検索情報生成回路の順位検索情報といずれ
かの優先順位指定回路の受け付け順位情報とが完全に一
致した時に、複数の検索情報比較回路の発する内部割り
込み要求信号を受けて内部割り込み肯定信号を発信する
ことを特徴とする。
【００３３】
【実施例】以下、実施例につき詳述する。
【００３４】図１は本発明の割り込み制御装置１００を
有するマイクロコンピュータシステムの構成例を示すブ
ロック図である。このマイクロコンピュータは、システ
ム全体を制御するＣＰＵ９９と、各割り込み要因１，２
に対応して設けられた割り込み制御レジスタ１０７，１
０８とＣＰＵにＩＮＴＲＱ信号２３とＭＳ／ＩＮＴ信号
２４とを供給し、ＣＰＵからのＩＦＣＬＲ信号２５を受
け付ける割り込み制御コントローラ２１と、割り込み処
理の処理形態と優先順位を判定するためのスキャン制御
回路５００と、同一レベルの優先順位と判定された割り
込み要因をシステムに固有の優先順位判定を行って一要
因を選択するデイジーチェーン１９と、割り込み処理の
処理形態と優先順位とを判定する情報を更新するために
、タイミング信号を生成するタイミング発生回路３０１
を有する。
有するマイクロコンピュータシステムの構成例を示すブ
ロック図である。このマイクロコンピュータは、システ
ム全体を制御するＣＰＵ９９と、各割り込み要因１，２
に対応して設けられた割り込み制御レジスタ１０７，１
０８とＣＰＵにＩＮＴＲＱ信号２３とＭＳ／ＩＮＴ信号
２４とを供給し、ＣＰＵからのＩＦＣＬＲ信号２５を受
け付ける割り込み制御コントローラ２１と、割り込み処
理の処理形態と優先順位を判定するためのスキャン制御
回路５００と、同一レベルの優先順位と判定された割り
込み要因をシステムに固有の優先順位判定を行って一要
因を選択するデイジーチェーン１９と、割り込み処理の
処理形態と優先順位とを判定する情報を更新するために
、タイミング信号を生成するタイミング発生回路３０１
を有する。
【００３５】図２は割り込み制御レジスタ１０７，１０
８と、スキャン制御回路５００と、タイミング発生回路
３０１の構成を示したブロック図である。まず、割り込
み制御レジスタについて説明する。割り込み制御レジス
タ１０７，１０８は全く同一の構成であり、ここでは、
割り込み制御レジスタ１０７について詳細に説明する。
８と、スキャン制御回路５００と、タイミング発生回路
３０１の構成を示したブロック図である。まず、割り込
み制御レジスタについて説明する。割り込み制御レジス
タ１０７，１０８は全く同一の構成であり、ここでは、
割り込み制御レジスタ１０７について詳細に説明する。
【００３６】割り込み制御レジスタ１０７は従来例と同
様にＩＦマスタ７１と、ＩＦスレーブ７２と、ＭＳ／Ｉ
ＮＴフラグ７３と、優先順位指定ビット７４（以下、Ｐ
ＲＩと称す）と、ＸＯＲゲート５０，５１，５２と、Ｎ
ＯＲゲート５３と、さらに従来例に加えて論理積ゲート
５１ａ，５２ａ及び７５（以下、ＡＮＤゲートと称す）
とを有する。
様にＩＦマスタ７１と、ＩＦスレーブ７２と、ＭＳ／Ｉ
ＮＴフラグ７３と、優先順位指定ビット７４（以下、Ｐ
ＲＩと称す）と、ＸＯＲゲート５０，５１，５２と、Ｎ
ＯＲゲート５３と、さらに従来例に加えて論理積ゲート
５１ａ，５２ａ及び７５（以下、ＡＮＤゲートと称す）
とを有する。
【００３７】割り込み要求信号４は割り込み制御レジス
タ１０７に入力される。ＩＦマスタ７１は、割り込み要
求信号４を入力し、割り込み要求が発生すると出力を“
１”とする。ＩＦスレーブ７２は零信号１４０が“１”
の期間にＩＦマスタ７１の出力値をラッチする。 ＩＦスレーブ７２の出力は、インバータ２０を介してＮ
ＯＲゲート５３に入力される。さらに、ＭＳ／ＩＮＴ７
３の出力は、ＸＯＲゲート５０に入力される。
タ１０７に入力される。ＩＦマスタ７１は、割り込み要
求信号４を入力し、割り込み要求が発生すると出力を“
１”とする。ＩＦスレーブ７２は零信号１４０が“１”
の期間にＩＦマスタ７１の出力値をラッチする。 ＩＦスレーブ７２の出力は、インバータ２０を介してＮ
ＯＲゲート５３に入力される。さらに、ＭＳ／ＩＮＴ７
３の出力は、ＸＯＲゲート５０に入力される。
【００３８】ＰＲ１７４のＰＲ１の出力とスキャンレジ
スタ１６０の出力信号４１はＸＯＲゲート５１に入力さ
れる。ＰＲ１７４のＰＲ０の出力とスキャンレジスタ１
６０の出力信号４２はＸＯＲゲート５２に入力され、Ｘ
ＯＲゲート５２の出力とタイミング信号３０２はＡＮＤ
ゲート５１ａに入力される。同様にＰＲ１７４のＰＲ０
の出力とスキャンレジスタ１６０の出力信号４３はＸＯ
Ｒゲート５３に入力され、ＸＯＲゲート５３の出力とタ
イミング信号３０３はＡＮＤゲート５２ａに入力される
。ＸＯＲゲート５１，ＡＮＤゲート５２ａ，ＡＮＤゲー
ト５２ａの出力は共にＮＯＲゲート５３に入力されてい
る。
スタ１６０の出力信号４１はＸＯＲゲート５１に入力さ
れる。ＰＲ１７４のＰＲ０の出力とスキャンレジスタ１
６０の出力信号４２はＸＯＲゲート５２に入力され、Ｘ
ＯＲゲート５２の出力とタイミング信号３０２はＡＮＤ
ゲート５１ａに入力される。同様にＰＲ１７４のＰＲ０
の出力とスキャンレジスタ１６０の出力信号４３はＸＯ
Ｒゲート５３に入力され、ＸＯＲゲート５３の出力とタ
イミング信号３０３はＡＮＤゲート５２ａに入力される
。ＸＯＲゲート５１，ＡＮＤゲート５２ａ，ＡＮＤゲー
ト５２ａの出力は共にＮＯＲゲート５３に入力されてい
る。
【００３９】このようにスキャンレジスタ１６０の出力
信号４１，４２，４３はＰＲ１の各ビット出力と一致が
とられる。
信号４１，４２，４３はＰＲ１の各ビット出力と一致が
とられる。
【００４０】スキャン制御回路５００は設定バッファレ
ジスタ１７０と、スキャンストップフラグ１６２と、ス
キャンレジスタ１６０と、ＮＯＲゲート１５１と、ＯＲ
ゲート６０，６１とを有する。設定バッファレジスタ１
７０は、リセット付きの３つのラッチ回路であり、各ラ
ッチ回路はタイミング信号３０４，３０５，３０６が“
１”の期間にＮＯＲゲート１５１の出力レベルをそれぞ
れラッチする。また、タイミング信号３０７が“１”に
なると、設定バッファレジスタの最上位ビットは“１”
に、その他は“０”にリセットされる。ＮＯＲゲート１
５１にはＩＲＱ信号１１３，１１４が入力され、出力信
号１５０（以下、ＩＲＱ検出信号と称す）は制御バッフ
ァレジスタ１７０の２つの入力とスキャンストップフラ
グ１６２にそれぞれ入力される。さらに、スキャンスト
ップフラグ１６２の出力信号６２はスキャンレジスタ１
６０に入力され、スキャンレジスタ１６０はスキャンス
トップフラグ１６２の出力が“１”の期間に設定バッフ
ァレジスタ１７０の出力をラッチする。スキャンストッ
プフラグ１６２はタイミング信号３０４あるいは３０７
のときのＩＲＱ検出信号１５０をラッチする。また、ス
キャンレジスタ１６０の内容が“１００Ｂ”となるタイ
ミングで、零信号１４０をアクティブにする。
ジスタ１７０と、スキャンストップフラグ１６２と、ス
キャンレジスタ１６０と、ＮＯＲゲート１５１と、ＯＲ
ゲート６０，６１とを有する。設定バッファレジスタ１
７０は、リセット付きの３つのラッチ回路であり、各ラ
ッチ回路はタイミング信号３０４，３０５，３０６が“
１”の期間にＮＯＲゲート１５１の出力レベルをそれぞ
れラッチする。また、タイミング信号３０７が“１”に
なると、設定バッファレジスタの最上位ビットは“１”
に、その他は“０”にリセットされる。ＮＯＲゲート１
５１にはＩＲＱ信号１１３，１１４が入力され、出力信
号１５０（以下、ＩＲＱ検出信号と称す）は制御バッフ
ァレジスタ１７０の２つの入力とスキャンストップフラ
グ１６２にそれぞれ入力される。さらに、スキャンスト
ップフラグ１６２の出力信号６２はスキャンレジスタ１
６０に入力され、スキャンレジスタ１６０はスキャンス
トップフラグ１６２の出力が“１”の期間に設定バッフ
ァレジスタ１７０の出力をラッチする。スキャンストッ
プフラグ１６２はタイミング信号３０４あるいは３０７
のときのＩＲＱ検出信号１５０をラッチする。また、ス
キャンレジスタ１６０の内容が“１００Ｂ”となるタイ
ミングで、零信号１４０をアクティブにする。
【００４１】割り込み制御レジスタ１０８は割り込み制
御レジスタ１０７に対応し、従来例と同様にＩＦマスタ
７１にはＩＦマスタ８１，ＩＦスレーブ７２にはＩＦス
レーブ８２、ＭＳ／ＩＮＴ７３にＭＳ／ＩＮＴ８３、Ｐ
Ｒ１７４にはＰＲ１８４にそれぞれ対応している。また
、ＩＲＱ信号１１３にはＩＲＱ信号１１４が対応してい
る。割り込み要求信号４と同様に割り込み要求信号５は
制御レジスタ１０８に入力される。図３は本実施例の処
理形態と優先順位のスキャン順序を示す。
御レジスタ１０７に対応し、従来例と同様にＩＦマスタ
７１にはＩＦマスタ８１，ＩＦスレーブ７２にはＩＦス
レーブ８２、ＭＳ／ＩＮＴ７３にＭＳ／ＩＮＴ８３、Ｐ
Ｒ１７４にはＰＲ１８４にそれぞれ対応している。また
、ＩＲＱ信号１１３にはＩＲＱ信号１１４が対応してい
る。割り込み要求信号４と同様に割り込み要求信号５は
制御レジスタ１０８に入力される。図３は本実施例の処
理形態と優先順位のスキャン順序を示す。
【００４２】まず、１回目では、スキャンレジスタ１６
０の最上位ビットとＭＳ／ＩＮＴ７３，８３の最上位ビ
ットとを比較する。スキャンレジスタといずれかのＭＳ
／ＩＮＴとの一致があるならば、その時点でマクロサー
ビスで処理を行う割り込み要求があるとしてスキャンを
終了する。
０の最上位ビットとＭＳ／ＩＮＴ７３，８３の最上位ビ
ットとを比較する。スキャンレジスタといずれかのＭＳ
／ＩＮＴとの一致があるならば、その時点でマクロサー
ビスで処理を行う割り込み要求があるとしてスキャンを
終了する。
【００４３】スキャンレジスタ１６０とＭＳ／ＩＮＴが
一致しないときに、２回目では、スキャンレジスタ１６
０の最上位ビットを書き換え、ＰＲ１７４，８４の最上
位ビットと２番目のビットの比較を行う。３回目では前
回の一致判定によってスキャンレジスタ１６０の第２ビ
ットを書き換え、ＰＲ１７４，８４の３ビットと比較を
し、４回目で、最終的に優先順位の高いものを判断する
。
一致しないときに、２回目では、スキャンレジスタ１６
０の最上位ビットを書き換え、ＰＲ１７４，８４の最上
位ビットと２番目のビットの比較を行う。３回目では前
回の一致判定によってスキャンレジスタ１６０の第２ビ
ットを書き換え、ＰＲ１７４，８４の３ビットと比較を
し、４回目で、最終的に優先順位の高いものを判断する
。
【００４４】次に、図４を用いて、割り込み要求信号が
入力され、処理形態が判定されて１つの割り込み要求が
受け付けられるまでの動作を説明する。ここでは、要因
１は優先順位を“２”に処理形態をマクロサービス（Ｍ
Ｓ／ＩＮＴ＝“１”）に、要因２は優先順位を“２”に
処理形態をベクタ割り込み（ＭＳ／ＩＮＴ＝“０”）に
、それぞれ設定されているとする。図４においてスキャ
ンサイクル（Ａ）のスキャンレジスタ１６０の出力値が
“１００Ｂ”以降に非同期に割り込み要求信号４，５が
発生したとする。
入力され、処理形態が判定されて１つの割り込み要求が
受け付けられるまでの動作を説明する。ここでは、要因
１は優先順位を“２”に処理形態をマクロサービス（Ｍ
Ｓ／ＩＮＴ＝“１”）に、要因２は優先順位を“２”に
処理形態をベクタ割り込み（ＭＳ／ＩＮＴ＝“０”）に
、それぞれ設定されているとする。図４においてスキャ
ンサイクル（Ａ）のスキャンレジスタ１６０の出力値が
“１００Ｂ”以降に非同期に割り込み要求信号４，５が
発生したとする。
【００４５】ＩＦスレーブは予め“０”であり、スキャ
ンレジスタ１６０の出力値が“１００Ｂ”になったタイ
ミングでＩＦマスタの出力をラッチするため、スキャン
レジスタ１６０の出力値が“１００Ｂ”以降では割り込
み要求信号がアクティブとなってもＩＦマスタがセット
されるのみである。
ンレジスタ１６０の出力値が“１００Ｂ”になったタイ
ミングでＩＦマスタの出力をラッチするため、スキャン
レジスタ１６０の出力値が“１００Ｂ”以降では割り込
み要求信号がアクティブとなってもＩＦマスタがセット
されるのみである。
【００４６】設定バッファレジスタ１７０はタイミング
信号３０７がハイレベルの間にリセットされて、出力が
“１００Ｂ”になる。続いて、タイミング信号３０４が
“１”となる期間から優先順位判定の動作を開始する。
信号３０７がハイレベルの間にリセットされて、出力が
“１００Ｂ”になる。続いて、タイミング信号３０４が
“１”となる期間から優先順位判定の動作を開始する。
【００４７】スキャンサイクル（Ａ）では、ＩＲＱ検出
信号１５０はＩＦスレーブがセットされていないので、
常時“１”となる。
信号１５０はＩＦスレーブがセットされていないので、
常時“１”となる。
【００４８】スキャンサイクル（Ａ）のＡ１期間では、
タイミング信号３０４が“１”になって設定バッファレ
ジスタ１７０の最上位のビット出力信号１０は“０”に
書き換えられる。従って、設定バッファレジスタ１７０
の値は“０００Ｂ”になり、次回の検索は“０００Ｂ”
で行う。次に、Ａ２期間では、タイミング信号３０５が
“１”になるため、設定バッファレジスタ１７０の第２
ビットの出力信号１１が“１”となる。従って、設定バ
ッファレジスタ１７０の出力は“０１０Ｂ”になり、次
のＡ３期間では、スキャンレジスタ１６０の出力は“０
１０Ｂ”となる。
タイミング信号３０４が“１”になって設定バッファレ
ジスタ１７０の最上位のビット出力信号１０は“０”に
書き換えられる。従って、設定バッファレジスタ１７０
の値は“０００Ｂ”になり、次回の検索は“０００Ｂ”
で行う。次に、Ａ２期間では、タイミング信号３０５が
“１”になるため、設定バッファレジスタ１７０の第２
ビットの出力信号１１が“１”となる。従って、設定バ
ッファレジスタ１７０の出力は“０１０Ｂ”になり、次
のＡ３期間では、スキャンレジスタ１６０の出力は“０
１０Ｂ”となる。
【００４９】Ａ３期間では、タイミング信号３０６が“
１”になるため、設定バッファレジスタ１７０の最下位
ビットの出力信号１２が“１”となる。従って、設定バ
ッファレジスタ１７０の出力は“０１１Ｂ”になり、次
のＡ４期間では、スキャンレジスタ１６０の出力は“０
１１Ｂ”となる。
１”になるため、設定バッファレジスタ１７０の最下位
ビットの出力信号１２が“１”となる。従って、設定バ
ッファレジスタ１７０の出力は“０１１Ｂ”になり、次
のＡ４期間では、スキャンレジスタ１６０の出力は“０
１１Ｂ”となる。
【００５０】Ａ４期間では、タイミング信号３０７が“
１”になるが、ＩＲＱ検出信号１５０の“１”が入力さ
れているため、スキャンストップフラグ１６２の出力信
号６２（以下、スキャンストップ信号と称す）は“１”
のままとなる。
１”になるが、ＩＲＱ検出信号１５０の“１”が入力さ
れているため、スキャンストップフラグ１６２の出力信
号６２（以下、スキャンストップ信号と称す）は“１”
のままとなる。
【００５１】スキャンストップ信号６２は“１”のまま
であるため、スキャンバッファレジスタ１６０の書換え
は可能である。
であるため、スキャンバッファレジスタ１６０の書換え
は可能である。
【００５２】ここで、タイミング信号３０７が“１”と
なると、設定バッファレジスタ１７０を“１００Ｂ”に
リセットする。従って、スキャンサイクル（Ｂ）のＢ１
期間では、スキャンレジスタ１６０の出力は“１００Ｂ
”となる。
なると、設定バッファレジスタ１７０を“１００Ｂ”に
リセットする。従って、スキャンサイクル（Ｂ）のＢ１
期間では、スキャンレジスタ１６０の出力は“１００Ｂ
”となる。
【００５３】スキャンレジスタ１６０の出力値が“１０
０Ｂ”になると、零信号１４０がアクティブ“１”とな
り、ＩＦマスタ７１，８１の出力信号レベルがＩＦスレ
ーブ７２，８２にそれぞれ転送され、その結果全て“１
”に設定される。
０Ｂ”になると、零信号１４０がアクティブ“１”とな
り、ＩＦマスタ７１，８１の出力信号レベルがＩＦスレ
ーブ７２，８２にそれぞれ転送され、その結果全て“１
”に設定される。
【００５４】さらにＢ１期間では、タイミング信号３０
２は“０”であり、ＡＮＤゲート５１ａは“００”をＮ
ＯＲゲート５３に出力する。同様にタイミング信号３０
３も“０”であるため、ＡＮＤゲート５２ａは“０”を
ＮＯＲゲート５３に出力する。また、ＸＯＲゲート５０
の出力は“０”となる。従って、ＩＲＱ信号１１３は“
１”となる。
２は“０”であり、ＡＮＤゲート５１ａは“００”をＮ
ＯＲゲート５３に出力する。同様にタイミング信号３０
３も“０”であるため、ＡＮＤゲート５２ａは“０”を
ＮＯＲゲート５３に出力する。また、ＸＯＲゲート５０
の出力は“０”となる。従って、ＩＲＱ信号１１３は“
１”となる。
【００５５】Ｂ１期間ではスキャンストップフラグ１６
２はタイミング信号３０４でＩＲＱ検出信号１５０のレ
ベル“０”をラッチし、スキャンストップ信号６２を“
０”にしてスキャンレジスタ１６０の内容を書き換えを
禁止する。
２はタイミング信号３０４でＩＲＱ検出信号１５０のレ
ベル“０”をラッチし、スキャンストップ信号６２を“
０”にしてスキャンレジスタ１６０の内容を書き換えを
禁止する。
【００５６】従って、次のＢ２期間は実行されない。
【００５７】ＩＲＱ信号１１３が“１”であるので、デ
イジーチェーン１９はＳＥＬ信号１６を出力する。
イジーチェーン１９はＳＥＬ信号１６を出力する。
【００５８】デイジーチェーン１９におけるＩＲＱ信号
の制御は従来例と同様であり、複数のＩＲＱ信号があっ
ても固定優先順位が高い割り込み制御レジスタにＳＥＬ
信号を出力する。
の制御は従来例と同様であり、複数のＩＲＱ信号があっ
ても固定優先順位が高い割り込み制御レジスタにＳＥＬ
信号を出力する。
【００５９】割り込み情報コントローラ２１は、スキャ
ンストップ信号６２を入力し、割り込み情報バス３０を
用いて、ＳＥＬ信号で選択された割り込み制御レジスタ
１０７のレジスタ情報を読み出す。割り込みコントロー
ラ２１は読み出した情報からアドレス情報を生成し、Ｃ
ＰＵ９９にアドレス情報バス２２を用いて出力する。さ
らに、ＩＮＴＲＱ信号２３をアクティブにし、ＭＳ／Ｉ
ＮＴ信号２４をアクティブにして、マクロサービスによ
る割り込みがあることをＣＰＵ９９に知らせる。
ンストップ信号６２を入力し、割り込み情報バス３０を
用いて、ＳＥＬ信号で選択された割り込み制御レジスタ
１０７のレジスタ情報を読み出す。割り込みコントロー
ラ２１は読み出した情報からアドレス情報を生成し、Ｃ
ＰＵ９９にアドレス情報バス２２を用いて出力する。さ
らに、ＩＮＴＲＱ信号２３をアクティブにし、ＭＳ／Ｉ
ＮＴ信号２４をアクティブにして、マクロサービスによ
る割り込みがあることをＣＰＵ９９に知らせる。
【００６０】続いて、ＣＰＵ９９はマクロサービスによ
る割り込み処理を行い、割り込みが終了すると、割り込
み制御装置１００にＩＦＣＬＲ信号２５を出力する。
る割り込み処理を行い、割り込みが終了すると、割り込
み制御装置１００にＩＦＣＬＲ信号２５を出力する。
【００６１】Ｃ１期間でＩＦＣＬＲ信号２５がアクティ
ブになると、割り込み情報コントローラ２１はリセット
される。同様にスキャン制御回路５００もリセットされ
、ＳＥＬ信号１６によって選択されていた割り込み制御
レジスタ１０７のＩＦスレーブ７２もリセットされる。 これらのリセットが終了すると、ＩＲＱ信号１１３は“
０”、ＩＲＱ検出信号１５０は“１”、スキャンストッ
プ信号６２は“１”となる。
ブになると、割り込み情報コントローラ２１はリセット
される。同様にスキャン制御回路５００もリセットされ
、ＳＥＬ信号１６によって選択されていた割り込み制御
レジスタ１０７のＩＦスレーブ７２もリセットされる。 これらのリセットが終了すると、ＩＲＱ信号１１３は“
０”、ＩＲＱ検出信号１５０は“１”、スキャンストッ
プ信号６２は“１”となる。
【００６２】このため、Ｃ２期間では、スキャン制御回
路５００はＢ２期間と同じタイミングが出力できるよう
になり、ＩＦスレーブ８２で保留されている割り込みの
優先順位を行う。
路５００はＢ２期間と同じタイミングが出力できるよう
になり、ＩＦスレーブ８２で保留されている割り込みの
優先順位を行う。
【００６３】以上説明したように、本発明の割り込み制
御装置では、割り込み要求信号が入力されて、スキャン
レジスタ１６０の“１００Ｂ”のタイミングから処理形
態判定を開始し、１クロックで終了するため、マクロサ
ービスの受け付けが早くなる。また、ベクタ割り込みは
“１００Ｂ”、“０００Ｂ”、“０１０Ｂ”、“０１１
”のスキャン中に入力された割り込み要求の優先順位判
定を開始するまでの待ち合わせ時間は最大４クロックと
なる。
御装置では、割り込み要求信号が入力されて、スキャン
レジスタ１６０の“１００Ｂ”のタイミングから処理形
態判定を開始し、１クロックで終了するため、マクロサ
ービスの受け付けが早くなる。また、ベクタ割り込みは
“１００Ｂ”、“０００Ｂ”、“０１０Ｂ”、“０１１
”のスキャン中に入力された割り込み要求の優先順位判
定を開始するまでの待ち合わせ時間は最大４クロックと
なる。
【００６４】次に、本発明の他の実施例について説明す
る。
る。
【００６５】図５は、本実施例の割り込み制御レジスタ
１０７，１０８と、スキャン制御回路５００とタイミン
グ発生回路３３１の構成を示したものである。
１０７，１０８と、スキャン制御回路５００とタイミン
グ発生回路３３１の構成を示したものである。
【００６６】先の第１の実施例とはタイミング発生回路
のタイミング信号３０２〜３０７の制御が異なる。割り
込み制御レジスタ１０７，１０８およびスキャン制御回
路５００の構成，機能は実施例１と同様であり、詳細な
説明は省略する。
のタイミング信号３０２〜３０７の制御が異なる。割り
込み制御レジスタ１０７，１０８およびスキャン制御回
路５００の構成，機能は実施例１と同様であり、詳細な
説明は省略する。
【００６７】本実施例において、タイミング発生回路３
３１にはＩＦスレーブ７２，８２の出力が入力される。 ＩＦスレーブ７２，８２の出力はそれぞれＯＲゲート２
００に入力され、割り込み要求信号２０１を生成する。
３１にはＩＦスレーブ７２，８２の出力が入力される。 ＩＦスレーブ７２，８２の出力はそれぞれＯＲゲート２
００に入力され、割り込み要求信号２０１を生成する。
【００６８】タイミング発生回路３３１では割り込み要
求検出信号６１が“０”の期間はタイミング信号３０２
〜３０７をすべて“０”にし、変化させない。
求検出信号６１が“０”の期間はタイミング信号３０２
〜３０７をすべて“０”にし、変化させない。
【００６９】ＩＦスレーブ７２，８２のいずれかが零信
号１４０によってセットされると、割り込み要求検出信
号２０１は“１”となり、タイミング信号３０２〜３０
７の保持は解除となる。
号１４０によってセットされると、割り込み要求検出信
号２０１は“１”となり、タイミング信号３０２〜３０
７の保持は解除となる。
【００７０】処理形態は優先順位を検索していく方法は
実施例１と同様であり、タイミング信号３０２が“１”
となる期間にＭＳ／ＩＮＴとスキャンレジスタ１６０の
最上位ビットが一致している場合には、スキャンストッ
プ信号６２が“０”になることにより、デイジーチェー
ン１９にＩＲＱ信号を出力し、マクロサービスによる割
り込みが受け付けられる。ＭＳ／ＩＮＴとスキャンレジ
スタのが一致しない場合は、引続きタイミング信号３０
２〜３０７のレベルにより割り込み優先順位を検索する
。
実施例１と同様であり、タイミング信号３０２が“１”
となる期間にＭＳ／ＩＮＴとスキャンレジスタ１６０の
最上位ビットが一致している場合には、スキャンストッ
プ信号６２が“０”になることにより、デイジーチェー
ン１９にＩＲＱ信号を出力し、マクロサービスによる割
り込みが受け付けられる。ＭＳ／ＩＮＴとスキャンレジ
スタのが一致しない場合は、引続きタイミング信号３０
２〜３０７のレベルにより割り込み優先順位を検索する
。
【００７１】次に、割り込み要求信号が入力され、処理
形態と優先順位が判定され割り込みが受け付けられるま
での動作を図６を用いて説明する。本実施例では、要因
１は優先順位を“２”に処理形態をマクロサービス（Ｍ
Ｓ／ＩＮＴ）に設定されているとする。
形態と優先順位が判定され割り込みが受け付けられるま
での動作を図６を用いて説明する。本実施例では、要因
１は優先順位を“２”に処理形態をマクロサービス（Ｍ
Ｓ／ＩＮＴ）に設定されているとする。
【００７２】まず、スキャンサイクル（Ａ）において、
いずれの割り込み要求も発生していないので、割り込み
要求検出信号２０１は“０”である。タイミング信号３
０２〜３０７がリセット状態をとり続け、設定バッファ
レジスタ１７０は“１００”であり、スキャンレジスタ
１６０の出力は“１００”となる。非同期に割り込み要
求信号４が発生する。割り込み要求信号４はそれぞれＩ
Ｆマスタ７１を“１”にする。
いずれの割り込み要求も発生していないので、割り込み
要求検出信号２０１は“０”である。タイミング信号３
０２〜３０７がリセット状態をとり続け、設定バッファ
レジスタ１７０は“１００”であり、スキャンレジスタ
１６０の出力は“１００”となる。非同期に割り込み要
求信号４が発生する。割り込み要求信号４はそれぞれＩ
Ｆマスタ７１を“１”にする。
【００７３】スキャンサイクル（Ｂ）において処理形態
を判定する過程は実施例１と同様である。
を判定する過程は実施例１と同様である。
【００７４】Ｂ１期間でも、スキャンレジスタ１６０の
出力は“１００Ｂ”となる。スキャンレジスタ１６０の
出力値が“１００Ｂ”になると、零信号１４０がアクテ
ィブ“１”となり、ＩＦマスタ７の出力信号レベルがＩ
Ｆスレーブ７２に転送される。割り込み検出信号２０１
は“１”となり、タイミング発生回路３３１はタイミン
グ信号３０２〜３０７の保持を解除する。Ｂ１期間では
、タイミング信号３０２は“０”であり、ＡＮＤゲート
５１ａは“０”をＮＯＲゲート５３に出力する。同様に
タイミング信号３０３も“０”であるため、ＡＮＤゲー
ト５２ａは“０”をＮＯＲゲート５３に出力する。また
、ＸＯＲゲート５０の出力は“０”となる。従って、Ｉ
ＲＱ信号１１３は“１”となる。
出力は“１００Ｂ”となる。スキャンレジスタ１６０の
出力値が“１００Ｂ”になると、零信号１４０がアクテ
ィブ“１”となり、ＩＦマスタ７の出力信号レベルがＩ
Ｆスレーブ７２に転送される。割り込み検出信号２０１
は“１”となり、タイミング発生回路３３１はタイミン
グ信号３０２〜３０７の保持を解除する。Ｂ１期間では
、タイミング信号３０２は“０”であり、ＡＮＤゲート
５１ａは“０”をＮＯＲゲート５３に出力する。同様に
タイミング信号３０３も“０”であるため、ＡＮＤゲー
ト５２ａは“０”をＮＯＲゲート５３に出力する。また
、ＸＯＲゲート５０の出力は“０”となる。従って、Ｉ
ＲＱ信号１１３は“１”となる。
【００７５】Ｂ１期間ではスキャンストップフラグ１６
２はタイミング信号３０４でＩＲＱ検出信号１５０のレ
ベル“０”をラッチし、スキャンストップ信号６２を“
０”にしてスキャンレジスタ１６０の内容を書き換えを
禁止する。
２はタイミング信号３０４でＩＲＱ検出信号１５０のレ
ベル“０”をラッチし、スキャンストップ信号６２を“
０”にしてスキャンレジスタ１６０の内容を書き換えを
禁止する。
【００７６】従って、次のＢ２期間以降はマクロサービ
スについての処理のみを行う。
スについての処理のみを行う。
【００７７】ＩＲＱ信号１１３は“１”であるので、デ
イジーチェーン１９がＳＥＬ信号１６を出力する。
イジーチェーン１９がＳＥＬ信号１６を出力する。
【００７８】デイジーチェーン１９におけるＩＲＱ信号
の制御は従来例と同様であり、複数のＩＲＱ信号があっ
ても固定優先順位が高い割り込み制御レジスタにＳＥＬ
信号を出力する。
の制御は従来例と同様であり、複数のＩＲＱ信号があっ
ても固定優先順位が高い割り込み制御レジスタにＳＥＬ
信号を出力する。
【００７９】割り込み情報コントローラ２１は、スキャ
ンストップ信号６２を入力し、割り込み情報バス３０を
用いて、ＳＥＬ信号で選択された割り込み制御レジスタ
１０７のレジスタ情報を読み出す。割り込みコントロー
ラ２１は読み出した情報からアドレス情報を生成し、Ｃ
ＰＵ９９にアドレス情報バス２２を用いて出力する。さ
らに、ＩＮＴＲＱ信号２３をアクティブにし、ＭＳ／Ｉ
ＮＴ信号２４をアクティブにして、マクロサービスによ
る割り込みがあることをＣＰＵ９９に知らせる。
ンストップ信号６２を入力し、割り込み情報バス３０を
用いて、ＳＥＬ信号で選択された割り込み制御レジスタ
１０７のレジスタ情報を読み出す。割り込みコントロー
ラ２１は読み出した情報からアドレス情報を生成し、Ｃ
ＰＵ９９にアドレス情報バス２２を用いて出力する。さ
らに、ＩＮＴＲＱ信号２３をアクティブにし、ＭＳ／Ｉ
ＮＴ信号２４をアクティブにして、マクロサービスによ
る割り込みがあることをＣＰＵ９９に知らせる。
【００８０】続いて、ＣＰＵ９９はマクロサービスによ
る割り込み処理を行い、割り込みが終了すると、割り込
み制御装置１００にＩＦＣＬＲ信号２５を出力する。
る割り込み処理を行い、割り込みが終了すると、割り込
み制御装置１００にＩＦＣＬＲ信号２５を出力する。
【００８１】Ｃ４期間でＩＦＣＬＲ信号２５がアクティ
ブになると、割り込み情報コントローラ２１はリセット
される。同様にスキャン制御回路５００もリセットされ
、ＳＥＬ信号１６によって選択されていた割り込み制御
レジスタ１０７のＩＦスレーブ７２もリセットされる。 これらのリセットが終了すると、割り込み要求検出信号
２０１は“０”、ＩＲＱ信号１１３は“０”、ＩＲＱ検
出信号１５０は“１”、スキャンストップ信号６２は“
１”となる。
ブになると、割り込み情報コントローラ２１はリセット
される。同様にスキャン制御回路５００もリセットされ
、ＳＥＬ信号１６によって選択されていた割り込み制御
レジスタ１０７のＩＦスレーブ７２もリセットされる。 これらのリセットが終了すると、割り込み要求検出信号
２０１は“０”、ＩＲＱ信号１１３は“０”、ＩＲＱ検
出信号１５０は“１”、スキャンストップ信号６２は“
１”となる。
【００８２】このため、Ｃ５期間では、スキャン制御回
路５００は初期状態に戻る。
路５００は初期状態に戻る。
【００８３】また、マクロサービスに設定された割り込
み要求しか説明しなかったが、実施例１と同様にマクロ
サービスに設定された割り込みとベクタ割り込みに設定
された割り込みが同時に発生すると、マクロサービスの
処理中は、ベクタ割り込み要求がＩＦスレーブに保留さ
れる。このため、マクロサービス処理後に再度、処理形
態の判定と優先順位が判定され、ベクタ割り込みが受け
付けられる。
み要求しか説明しなかったが、実施例１と同様にマクロ
サービスに設定された割り込みとベクタ割り込みに設定
された割り込みが同時に発生すると、マクロサービスの
処理中は、ベクタ割り込み要求がＩＦスレーブに保留さ
れる。このため、マクロサービス処理後に再度、処理形
態の判定と優先順位が判定され、ベクタ割り込みが受け
付けられる。
【００８４】以上説明したように、本発明の割り込み制
御装置では、割り込み要求信号が入力されて、スキャン
レジスタ１６０の“１００Ｂ”のタイミングから処理形
態判定を開始し、１クロックで終了するため、マクロサ
ービスの受け付けが早くなる。
御装置では、割り込み要求信号が入力されて、スキャン
レジスタ１６０の“１００Ｂ”のタイミングから処理形
態判定を開始し、１クロックで終了するため、マクロサ
ービスの受け付けが早くなる。
【００８５】このように割り込み要求検出信号２０１に
よりタイミング信号を制御し、処理形態の判定を開始す
るため、割り込み要求信号４，５のいずれかが入力され
ると次のクロックより処理形態の判定が開始される。本
実施例によれば、待ち合わせ時間は必要なくなり、マク
ロサービスは２クロックで受け付けられる。
よりタイミング信号を制御し、処理形態の判定を開始す
るため、割り込み要求信号４，５のいずれかが入力され
ると次のクロックより処理形態の判定が開始される。本
実施例によれば、待ち合わせ時間は必要なくなり、マク
ロサービスは２クロックで受け付けられる。
【００８６】
【発明の効果】従来例では割り込み処理形態をマクロサ
ービスに設定した場合、割り込み処理開始までにかかる
クロックは、スキャン開始の待ち合わせと優先順位判定
を合わせて平均は６クロックであった。本発明によれば
、マクロサービスに設定した割り込み処理開始までにか
かるクロックはスキャン開始の待ち合わせ分の最大４ク
ロックとなる。このように割り込み処理形態の判定を割
り込み優先順位の判定より先に行われる為、マクロサー
ビスによる割り込みの受け付け応答が速くなり、マクロ
サービスのオーバーヘッドがないという特長を充分生か
せる。
ービスに設定した場合、割り込み処理開始までにかかる
クロックは、スキャン開始の待ち合わせと優先順位判定
を合わせて平均は６クロックであった。本発明によれば
、マクロサービスに設定した割り込み処理開始までにか
かるクロックはスキャン開始の待ち合わせ分の最大４ク
ロックとなる。このように割り込み処理形態の判定を割
り込み優先順位の判定より先に行われる為、マクロサー
ビスによる割り込みの受け付け応答が速くなり、マクロ
サービスのオーバーヘッドがないという特長を充分生か
せる。
【００８７】さらに、スキャンレジスタと優先順位指定
レジスタの上位ビットから各ビット毎に一致判定を行い
、判定結果に応じてスキャンレジスタの内容を更新する
ため、割り込み優先順位に要する時間が短縮され、ベク
タ割り込みの受付の応答が早くなる。
レジスタの上位ビットから各ビット毎に一致判定を行い
、判定結果に応じてスキャンレジスタの内容を更新する
ため、割り込み優先順位に要する時間が短縮され、ベク
タ割り込みの受付の応答が早くなる。
【００８８】本実施例では、割り込み要因数を２に優先
順位のレベル数を４として説明したが、割り込み要因数
と優先順位レベル数を増しても本発明だと割り込みの受
け付け応答性能を大幅に下げることなく容易に拡張でき
る。
順位のレベル数を４として説明したが、割り込み要因数
と優先順位レベル数を増しても本発明だと割り込みの受
け付け応答性能を大幅に下げることなく容易に拡張でき
る。
【００８９】このように、本発明の構成は、割り込み要
求が入力されてからただちに処理形態判定と優先順位判
定とを開始するということが容易に実現でき、マクロサ
ービスによる割り込み処理要求の応答がよい割り込み制
御装置を提供することができる。
求が入力されてからただちに処理形態判定と優先順位判
定とを開始するということが容易に実現でき、マクロサ
ービスによる割り込み処理要求の応答がよい割り込み制
御装置を提供することができる。
【図１】本発明の第１の実施例のブロック図である。
【図２】第１の実施例における割り込み制御レジスタ１
０７〜１０９とタイミング発生回路３０１とスキャン制
御回路１６０の構成図である。
０７〜１０９とタイミング発生回路３０１とスキャン制
御回路１６０の構成図である。
【図３】割り込み優先順位のスキャン順序である。
【図４】第１の実施例における処理形態判定のタイミン
グ図である。
グ図である。
【図５】第２の実施例における割り込み制御レジスタ１
０７〜１０９とタイミング発生回路３３１とスキャン制
御回路５００の構成図である。
０７〜１０９とタイミング発生回路３３１とスキャン制
御回路５００の構成図である。
【図６】第２の実施例における処理形態判定のタイミン
グ図である。
グ図である。
【図７】従来例のブロック図である。
【図８】従来例の割り込み制御レジスタの構成図である
。
。
【図９】従来例における優先順位判定のタイミング図で
ある。
ある。
Claims (3)
- 【請求項１】 割り込み要因ごとに割り込み処理の要
求状態を記憶する複数の割り込み記憶回路と、それぞれ
の割り込み要求回路毎に設けられた割り込み処理形態情
報を記憶する割り込み処理形態指定回路と、同じく割り
込み要求回路毎に設けられた受付順位情報を記憶する優
先順位指定回路と、割り込み処理形態検索情報と順位検
索情報とを生成する検索情報生成回路と、それぞれの割
り込み要求記憶回路毎に設けられた前記割り込み要求回
路の状態を検知し、前記割り込み処理形態指定回路に記
憶されている処理形態情報及び前記優先順位指定回路に
記憶されている受け付け順位情報と前記検索情報生成回
路において生成される処理形態及び順位検索情報からな
る検索情報とを比較範囲を区切りながら比較し、該比較
範囲において一致したときには内部割り込み要求信号を
発生する検索情報比較回路と、前記検索情報回路におけ
る比較結果に応じて前記検索生成回路の処理形態検索情
報と順位検索情報の検索情報を更新する制御回路とを備
え、検索情報比較回路の出力を監視し、前記検索情報生
成回路の処理形態がいずれかの処理形態指定回路と一致
したときに、複数の検索情報比較回路の発する内部割り
込み要求信号を受けて内部割り込み肯定信号を発信し、
前記検索情報生成回路の処理形態がいずれの処理形態指
定回路とも一致しないときは、前記処理形態検索情報を
更新し、前記検索情報生成回路の順位検索情報といずれ
かの優先順位指定回路の受け付け順位情報とが完全に一
致した時に、複数の検索情報比較回路の発する内部割り
込み要求信号を受けて内部割り込み肯定信号を発信する
ことを特徴とする割り込み制御装置。 - 【請求項２】 前記検索情報比較回路は、前記処理形
態指定情報と前記優先順位指定情報とを比較するのに、
まず、処理形態指定情報のビットを比較し、さらに前記
受け付け順位情報の最上位ビットを比較し、続いて比較
範囲を１ビットずつ増やしながら比較するものである請
求項１記載の割り込み制御装置。 - 【請求項３】 前記検索情報生成回路の処理形態がい
ずれかの処理形態指定回路と一致したときは、検索情報
生成回路の動作を停止させる手段が付加されている請求
項１または２記載の割り込み制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066153A JP2900627B2 (ja) | 1991-03-29 | 1991-03-29 | 割り込み制御装置 |
| DE69214337T DE69214337T2 (de) | 1991-03-29 | 1992-03-30 | Unterbrechungssteuerungseinheit |
| EP92105484A EP0506140B1 (en) | 1991-03-29 | 1992-03-30 | Interrupt control unit |
| US07/860,669 US5291606A (en) | 1991-03-29 | 1992-03-30 | Interrupt control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066153A JP2900627B2 (ja) | 1991-03-29 | 1991-03-29 | 割り込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302035A true JPH04302035A (ja) | 1992-10-26 |
| JP2900627B2 JP2900627B2 (ja) | 1999-06-02 |
Family
ID=13307639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066153A Expired - Lifetime JP2900627B2 (ja) | 1991-03-29 | 1991-03-29 | 割り込み制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5291606A (ja) |
| EP (1) | EP0506140B1 (ja) |
| JP (1) | JP2900627B2 (ja) |
| DE (1) | DE69214337T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008191074A (ja) * | 2007-02-07 | 2008-08-21 | Fujitsu Ltd | 出力調停プログラム及び装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369769A (en) * | 1992-09-09 | 1994-11-29 | Intel Corporation | Method and circuitry for selecting a free interrupt request level from a multiplicity of interrupt request levels in a personal computer system |
| JPH0713772A (ja) * | 1993-06-29 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
| JPH07105023A (ja) * | 1993-09-20 | 1995-04-21 | Internatl Business Mach Corp <Ibm> | データ処理システム内でスプリアス割込みを検出するための方法及び装置 |
| JP2734992B2 (ja) * | 1994-07-25 | 1998-04-02 | 日本電気株式会社 | 情報処理装置 |
| US6192442B1 (en) * | 1998-04-29 | 2001-02-20 | Intel Corporation | Interrupt controller |
| DE10047183A1 (de) * | 2000-09-22 | 2002-04-18 | Infineon Technologies Ag | Digitales Zwischenspeicherbauelement |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642829A (en) * | 1979-09-17 | 1981-04-21 | Nippon Telegr & Teleph Corp <Ntt> | Input/output control system |
| JPS60175149A (ja) * | 1984-02-21 | 1985-09-09 | Nec Corp | 割込み制御装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3472177D1 (en) * | 1983-07-19 | 1988-07-21 | Nec Corp | Apparatus for controlling a plurality of interruption processings |
| US4907149A (en) * | 1983-07-22 | 1990-03-06 | Texas Instruments Incorporated | Dynamic redirection of interrupts |
| JPS619748A (ja) * | 1984-06-25 | 1986-01-17 | Nec Corp | 入出力制御装置 |
| US4734882A (en) * | 1985-04-01 | 1988-03-29 | Harris Corp. | Multilevel interrupt handling scheme |
-
1991
- 1991-03-29 JP JP3066153A patent/JP2900627B2/ja not_active Expired - Lifetime
-
1992
- 1992-03-30 EP EP92105484A patent/EP0506140B1/en not_active Expired - Lifetime
- 1992-03-30 US US07/860,669 patent/US5291606A/en not_active Expired - Fee Related
- 1992-03-30 DE DE69214337T patent/DE69214337T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642829A (en) * | 1979-09-17 | 1981-04-21 | Nippon Telegr & Teleph Corp <Ntt> | Input/output control system |
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| JP2008191074A (ja) * | 2007-02-07 | 2008-08-21 | Fujitsu Ltd | 出力調停プログラム及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0506140A1 (en) | 1992-09-30 |
| DE69214337T2 (de) | 1997-05-15 |
| JP2900627B2 (ja) | 1999-06-02 |
| DE69214337D1 (de) | 1996-11-14 |
| US5291606A (en) | 1994-03-01 |
| EP0506140B1 (en) | 1996-10-09 |
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