JP2837698B2 - ダイレクト・メモリ・アクセス制御装置 - Google Patents
ダイレクト・メモリ・アクセス制御装置Info
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- JP2837698B2 JP2837698B2 JP21124089A JP21124089A JP2837698B2 JP 2837698 B2 JP2837698 B2 JP 2837698B2 JP 21124089 A JP21124089 A JP 21124089A JP 21124089 A JP21124089 A JP 21124089A JP 2837698 B2 JP2837698 B2 JP 2837698B2
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- Japan
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- direct memory
- memory access
- dma
- request signal
- dreq0
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力装置からの入力信号をCPUを経由しな
いでメモリに直接入力するためのダイレクト・メモリ・
アクセスにおいて、ダイレクト・メモリ・アクセス処理
の優先順位を制御するダイレクト・メモリ・アクセス制
御装置に関し、特に最優先のダイレクト・メモリ・アク
セス要求が定期的に発生することが判っている場合にお
けるダイレクト・メモリ・アクセス処理の改良に関する
ものである。
いでメモリに直接入力するためのダイレクト・メモリ・
アクセスにおいて、ダイレクト・メモリ・アクセス処理
の優先順位を制御するダイレクト・メモリ・アクセス制
御装置に関し、特に最優先のダイレクト・メモリ・アク
セス要求が定期的に発生することが判っている場合にお
けるダイレクト・メモリ・アクセス処理の改良に関する
ものである。
かかるダイレクト・メモリ・アクセス（以下、単にDM
Aという）制御装置としては、例えば第３図に示すもの
がある。図において、１は最も優先順位が高いDMA要求
を出力するメモリ制御回路、２はメモリ制御回路１より
優先順位が低いDMA要求を出力するメモリ制御回路、３
はメモリ制御回路1,2のDMA要求に対してDMA処理を行うD
MAコントローラである。DMAコントローラ３は複数のDMA
チャネルを持ち、複数のメモリ制御回路からのDMA要求
信号に対し優先順位を与えることができる。
Aという）制御装置としては、例えば第３図に示すもの
がある。図において、１は最も優先順位が高いDMA要求
を出力するメモリ制御回路、２はメモリ制御回路１より
優先順位が低いDMA要求を出力するメモリ制御回路、３
はメモリ制御回路1,2のDMA要求に対してDMA処理を行うD
MAコントローラである。DMAコントローラ３は複数のDMA
チャネルを持ち、複数のメモリ制御回路からのDMA要求
信号に対し優先順位を与えることができる。
上記の構成により、第４図のタイム・チャート図と共
にその動作を説明する。メモリ制御回路１から出力され
るDMA要求信号（以下DREQ0と記す）が最も優先順位が高
く、以下DREQ1,DREQ2……,DREQnの順番とする。
にその動作を説明する。メモリ制御回路１から出力され
るDMA要求信号（以下DREQ0と記す）が最も優先順位が高
く、以下DREQ1,DREQ2……,DREQnの順番とする。
図において、メモリ制御回路２からDMAコントローラ
３に対しDREQ1が入力される（アクティブＨ）と、DMAコ
ントローラ３は該DREQ1より優先順位の高い他の要求信
号が入力されていないことを確認したのち、メモリ制御
回路２に対してDMA許可信号（以下XDACK1と記す）を送
出する。DREQ1がデータ数として数バイト分のDMA転送を
行う場合、XDACK1はその数バイト分の転送が終了するま
でアクティブ（Ｌ）状態を保持する。そして、数バイト
分のデータ転送が終了するとメモリ制御回路２は内蔵の
カウンタによりDREQ1をLOW状態とする。
３に対しDREQ1が入力される（アクティブＨ）と、DMAコ
ントローラ３は該DREQ1より優先順位の高い他の要求信
号が入力されていないことを確認したのち、メモリ制御
回路２に対してDMA許可信号（以下XDACK1と記す）を送
出する。DREQ1がデータ数として数バイト分のDMA転送を
行う場合、XDACK1はその数バイト分の転送が終了するま
でアクティブ（Ｌ）状態を保持する。そして、数バイト
分のデータ転送が終了するとメモリ制御回路２は内蔵の
カウンタによりDREQ1をLOW状態とする。
次に、DREQ1に対するDMA処理が終了した時点におい
て、DMAコントローラ３はDREQ0を受付けてメモリ制御回
路１に対してXDACK0をアクティブ（Ｌ）状態に変化させ
送出する。そして、XDACK0の状態変化によりDMA要求が
受付けられたと判断し、メモリ制御回路１はDREQ0をLOW
状態にする。
て、DMAコントローラ３はDREQ0を受付けてメモリ制御回
路１に対してXDACK0をアクティブ（Ｌ）状態に変化させ
送出する。そして、XDACK0の状態変化によりDMA要求が
受付けられたと判断し、メモリ制御回路１はDREQ0をLOW
状態にする。
ところで、前記したDMA制御装置にあっては、DMAコン
トローラ３はDMA要求信号が複数同時になされた場合に
はDMA要求信号の中から最も高い優先順位を持つDMAチャ
ネルを選択し処理を行うため、DREQ1とDREQ0が同時にア
クティブ状態になった場合はDREQ0が最優先処理される
が、DREQ1がDREQ0よりわずかでも早くアクティブ状態に
なる場合（第４図t1）は、DREQ1に対するDMA処理が優先
され、該DMA処理が終了するまでDREQ0に対する処理は待
機状態となる。
トローラ３はDMA要求信号が複数同時になされた場合に
はDMA要求信号の中から最も高い優先順位を持つDMAチャ
ネルを選択し処理を行うため、DREQ1とDREQ0が同時にア
クティブ状態になった場合はDREQ0が最優先処理される
が、DREQ1がDREQ0よりわずかでも早くアクティブ状態に
なる場合（第４図t1）は、DREQ1に対するDMA処理が優先
され、該DMA処理が終了するまでDREQ0に対する処理は待
機状態となる。
しかしながら、DREQ0に対するDMA処理がある時間内に
必ず終了しなければならない場合、例えばコンピュータ
の外部記憶装置としてDAT（ディジタル・オーディオ・
テープレコーダ）をバック・アップ・データ用に使用す
るDDS（Digital Data Storage）システムの場合には、
前記待機時間が長くなるとDMA処理を所定時間内に終了
することができないため、バック・アップ・データ又は
リストア・データが乱れてシステムに支障をきたすとい
う問題点がある。
必ず終了しなければならない場合、例えばコンピュータ
の外部記憶装置としてDAT（ディジタル・オーディオ・
テープレコーダ）をバック・アップ・データ用に使用す
るDDS（Digital Data Storage）システムの場合には、
前記待機時間が長くなるとDMA処理を所定時間内に終了
することができないため、バック・アップ・データ又は
リストア・データが乱れてシステムに支障をきたすとい
う問題点がある。
本発明は、上記のような従来の問題点を解決するため
になされたものであり、最優先のDMA処理を確実に、短
時間に実行でき、システムに支障を与えないダイレクト
・メモリ・アクセス制御装置を提供することを目的とし
ている。
になされたものであり、最優先のDMA処理を確実に、短
時間に実行でき、システムに支障を与えないダイレクト
・メモリ・アクセス制御装置を提供することを目的とし
ている。
上述のような本発明の目的は、ダイレクト・メモリ・
アクセス要求を出力する複数のメモリ制御回路と、該ダ
イレクト・メモリ・アクセス要求に対し優先順位の設定
を行いダイレクト・メモリ・アクセスを行うダイレクト
・メモリ・アクセスコントローラとを備え、最優先のダ
イレクト・メモリ・アクセス要求信号の発生が定期的に
行われる時、該最優先のダイレクト・メモリ・アクセス
要求信号がアクティブになる一定時間前より他のダイレ
クト・メモリ・アクセス要求信号の前記ダイレクト・メ
モリ・アクセスコントローラに対する入力を禁止するダ
イレクト・メモリ・アクセスアービタ回路を設けてなる
ダイレクト・メモリ・アクセス制御装置によって達成さ
れる。
アクセス要求を出力する複数のメモリ制御回路と、該ダ
イレクト・メモリ・アクセス要求に対し優先順位の設定
を行いダイレクト・メモリ・アクセスを行うダイレクト
・メモリ・アクセスコントローラとを備え、最優先のダ
イレクト・メモリ・アクセス要求信号の発生が定期的に
行われる時、該最優先のダイレクト・メモリ・アクセス
要求信号がアクティブになる一定時間前より他のダイレ
クト・メモリ・アクセス要求信号の前記ダイレクト・メ
モリ・アクセスコントローラに対する入力を禁止するダ
イレクト・メモリ・アクセスアービタ回路を設けてなる
ダイレクト・メモリ・アクセス制御装置によって達成さ
れる。
本発明のダイレクト・メモリ・アクセス制御装置は、
最優先のダイレクト・メモリ・アクセス要求信号の発生
が定期的に行われることが予め判っている時、複数のメ
モリ制御回路からダイレクト・メモリ・アクセスコント
ローラに対し送出されるダイレクト・メモリ・アクセス
要求信号を全てダイレクト・メモリ・アクセスアービタ
回路に入力し、通常は最優先のダイレクト・メモリ・ア
クセス要求信号を除く他のダイレクト・メモリ・アクセ
ス要求信号はダイレクト・メモリ・アクセスアービタ回
路を通過してダイレクト・メモリ・アクセスコントロー
ラに入力され、従来と同様にダイレクト・メモリ・アク
セス処理がなされる。しかし、最優先のダイレクト・メ
モリ・アクセス要求信号が発生する定まった時間前にな
ると、他のダイレクト・メモリ・アクセス要求信号はダ
イレクト・メモリ・アクセスアービタ回路によりダイレ
クト・メモリ・アクセスコントローラへの入力を全て禁
止され、これにより最優先のダイレクト・メモリ・アク
セス要求信号が受付けられる。
最優先のダイレクト・メモリ・アクセス要求信号の発生
が定期的に行われることが予め判っている時、複数のメ
モリ制御回路からダイレクト・メモリ・アクセスコント
ローラに対し送出されるダイレクト・メモリ・アクセス
要求信号を全てダイレクト・メモリ・アクセスアービタ
回路に入力し、通常は最優先のダイレクト・メモリ・ア
クセス要求信号を除く他のダイレクト・メモリ・アクセ
ス要求信号はダイレクト・メモリ・アクセスアービタ回
路を通過してダイレクト・メモリ・アクセスコントロー
ラに入力され、従来と同様にダイレクト・メモリ・アク
セス処理がなされる。しかし、最優先のダイレクト・メ
モリ・アクセス要求信号が発生する定まった時間前にな
ると、他のダイレクト・メモリ・アクセス要求信号はダ
イレクト・メモリ・アクセスアービタ回路によりダイレ
クト・メモリ・アクセスコントローラへの入力を全て禁
止され、これにより最優先のダイレクト・メモリ・アク
セス要求信号が受付けられる。
以下、この発明の実施例を図に基づいて説明する。第
１図は本発明のDMA制御装置のブロック図を示し、上記
従来例と同一部分には同一符号を付して詳細な説明を省
略する。
１図は本発明のDMA制御装置のブロック図を示し、上記
従来例と同一部分には同一符号を付して詳細な説明を省
略する。
図において、４はメモリ制御回路１から出力される最
優先のDMA要求信号でなるDREQ0とメモリ制御回路２から
出力されるDMA要求信号（以下REQ1と記す）の２つの信
号により、DMAコントローラ３に対するDREQ1を送出する
DMAアービタ回路であり、従来と異なる点である。
優先のDMA要求信号でなるDREQ0とメモリ制御回路２から
出力されるDMA要求信号（以下REQ1と記す）の２つの信
号により、DMAコントローラ３に対するDREQ1を送出する
DMAアービタ回路であり、従来と異なる点である。
次に、第２図のタイム・チャート図を参照してその動
作を説明する。メモリ制御回路１は、定期的に発生する
パルスからなるDREQ0を出力する。つまり、メモリ制御
回路１から出力されるDREQ0はその発生するタイミング
があらかじめ判っているものとする。図において、メモ
リ制御回路２より出力されるREQ1は、DMAアービタ回路
４を介してDREQ1としてDMAコントローラ３に入力され
る。いま、DMAアービタ回路内において、メモリ制御回
路１よりDREQ0が出力される時間のt0前においてDREQ1EN
を発生する。（DREQ1ENの発生は、出力時点が既知であ
る前回出力されたDREQ0を基準にして発生される。）こ
のDREQ1ENによってDREQ1をディスエーブルすることによ
り、すでに要求が発生し、又は実行しているREQ1を取り
下げてDREQ1としてDMAコントローラ３に入力させる。従
って、DREQ0の発生する時間のt0前よりDMA処理が行われ
ないため、最優先のDMA要求信号（DREQ0）によるDMA処
理が実行される。そして、DREQ0がアクティブになった
時、DREQ1は再び許可されることにより残りのDMA処理が
実行される。（第２図（ホ）（ヘ））。以上の如く、複
数のDMAの要求信号（DREQ1〜DREQn）をDREQ0がアクティ
ブになる時間より前にディスエーブルにすることによ
り、DREQ0を他に優先してDMAコントローラ３に対して有
効に入力することができる。
作を説明する。メモリ制御回路１は、定期的に発生する
パルスからなるDREQ0を出力する。つまり、メモリ制御
回路１から出力されるDREQ0はその発生するタイミング
があらかじめ判っているものとする。図において、メモ
リ制御回路２より出力されるREQ1は、DMAアービタ回路
４を介してDREQ1としてDMAコントローラ３に入力され
る。いま、DMAアービタ回路内において、メモリ制御回
路１よりDREQ0が出力される時間のt0前においてDREQ1EN
を発生する。（DREQ1ENの発生は、出力時点が既知であ
る前回出力されたDREQ0を基準にして発生される。）こ
のDREQ1ENによってDREQ1をディスエーブルすることによ
り、すでに要求が発生し、又は実行しているREQ1を取り
下げてDREQ1としてDMAコントローラ３に入力させる。従
って、DREQ0の発生する時間のt0前よりDMA処理が行われ
ないため、最優先のDMA要求信号（DREQ0）によるDMA処
理が実行される。そして、DREQ0がアクティブになった
時、DREQ1は再び許可されることにより残りのDMA処理が
実行される。（第２図（ホ）（ヘ））。以上の如く、複
数のDMAの要求信号（DREQ1〜DREQn）をDREQ0がアクティ
ブになる時間より前にディスエーブルにすることによ
り、DREQ0を他に優先してDMAコントローラ３に対して有
効に入力することができる。
上記実施例では、最優先のDMA要求信号をDREQ0とし
て、その他の要求信号をDREQ1としたが、その他の要求
はDMA要求とは限らずホスト・マイコンへの割込み要求
等でもよい。
て、その他の要求信号をDREQ1としたが、その他の要求
はDMA要求とは限らずホスト・マイコンへの割込み要求
等でもよい。
以上のように、この発明によれば、最優先のDMA要求
信号の発生が定期的に行われるDMA動作において、該最
優先のDMA要求信号がアクティブになる時間より前に他
のDMA要求信号の受け付けを禁止するDMAアービタ回路を
設けたので、最優先のDMA処理を待機時間を極めて少な
く実行することができるという効果がある。
信号の発生が定期的に行われるDMA動作において、該最
優先のDMA要求信号がアクティブになる時間より前に他
のDMA要求信号の受け付けを禁止するDMAアービタ回路を
設けたので、最優先のDMA処理を待機時間を極めて少な
く実行することができるという効果がある。
第１図は本発明のダイレクト・メモリ・アクセス制御装
置の実施例の構成を示すブロック図、 第２図は同上の動作を示すタイム・チャート図、 第３図は従来のダイレクト・メモリ・アクセス制御装置
の構成を示すブロック図、 第４図は同上の動作を示すタイム・チャート図である。 1,2……メモリ制御回路、３……DMAコントローラ、４…
…DMAアービタ回路。
置の実施例の構成を示すブロック図、 第２図は同上の動作を示すタイム・チャート図、 第３図は従来のダイレクト・メモリ・アクセス制御装置
の構成を示すブロック図、 第４図は同上の動作を示すタイム・チャート図である。 1,2……メモリ制御回路、３……DMAコントローラ、４…
…DMAアービタ回路。
Claims (1)
- 【請求項１】ダイレクト・メモリ・アクセス要求を出力
する複数のメモリ制御回路と、該ダイレクト・メモリ・
アクセス要求に対し優先順位の設定を行いダイレクト・
メモリ・アクセスを行うダイレクト・メモリ・アクセス
コントローラとを備え、最優先のダイレクト・メモリ・
アクセス要求信号の発生が定期的に行われる時、該最優
先のダイレクト・メモリ・アクセス要求信号がアクティ
ブになる一定時間前より他のダイレクト・メモリ・アク
セス要求信号の前記ダイレクト・メモリ・アクセスコン
トローラに対する入力を禁止するダイレクト・メモリ・
アクセスアービタ回路を設けたことを特徴とするダイレ
クト・メモリ・アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124089A JP2837698B2 (ja) | 1989-08-18 | 1989-08-18 | ダイレクト・メモリ・アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124089A JP2837698B2 (ja) | 1989-08-18 | 1989-08-18 | ダイレクト・メモリ・アクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375859A JPH0375859A (ja) | 1991-03-29 |
| JP2837698B2 true JP2837698B2 (ja) | 1998-12-16 |
Family
ID=16602609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21124089A Expired - Fee Related JP2837698B2 (ja) | 1989-08-18 | 1989-08-18 | ダイレクト・メモリ・アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837698B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016151949A (ja) * | 2015-02-18 | 2016-08-22 | ファナック株式会社 | Ｄｍａコントローラ |
-
1989
- 1989-08-18 JP JP21124089A patent/JP2837698B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0375859A (ja) | 1991-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20071009 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |