KR0165349B1 - 시간코드 메모리를 공유하는 기록/재생장치 - Google Patents

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Abstract

본 발명은 시간코드 메모리를 공유하는 기록/재생장치에 관한 것으로서, 본 발명의 장치는 버스중재회로로부터 출력되는 제어신호에 따라서 시간코드 데이타를 메모리하는 시간코드 메모리; 버스요구신호를 출력하여 시간코드 메모리의 사용권을 획득하며, 시간코드를 주기적으로 발생하는 시간코드 발생기; 중앙처리장치의 읽음요구신호에 따라서 주기적으로 시간코드를 읽어 시간코드 메모리에 저장하는 시간코읽음기; 시스템 전반에 걸쳐서 신호처리를 제어하며, 인터럽트 발생에 의하여 버스요구신호를 버스중재회로로 출력하여 시간코드 메모리의 사용권을 요구하는 중앙처리장치; 시간코드 발생기와 시간코드 읽음기와 중앙처리장치로부터 출력되는 신호를 버퍼링하는 복수개의 버퍼; 및 시간코드 발생기와 시간코드 읽음기와 중앙처리장치로부터 출력되는 버스요구신호를 입력받아, 시간코드 메모리의 액세스 우선순위에 입각하여 버스를 중재하는 버스중재회로를 포함한다.
따라서, 본 발명은 시간코드 발생기와 시간코드 읽음기와 중앙처리장치가 하나의 시간코드 메모리를 공유하므로써 회로의 복잡성을 줄여 제품의 단가를 줄일 수 있다.

Description

시간코드 메모리를 공유하는 기록/재생장치
제1도는 일반적인 기록/재생장치의 구성을 보인 도면.
제2도는 본 발명에 의한 시간코드 메모리를 공유하는 기록/재생장치의 구성을 보인 도면.
본 발명은 시간코드 메모리를 공유하는 기록/재생장치에 관한 것으로서 특히, 기록시에 발생되는 시간코드와 재생시에 기록테이프에서 읽은 시간코드를 저장하는 시간코드 메모리를 공유하는 기록/재생장치에 관한 것이다.
일반적으로, 민생용 또는 방송용으로 쓰이고 있는 대부분의 비디오카세트레코더(VCR)의 시간코드 시스템의 구조는 시간코드 메모리가 별도로 구성되어 있으며, 각각 별도의 메모리관리가 이루어진다.
제1도는 종래의 기록/재생장치의 구성을 보인 도면으로서, 소정영상을 기록테이프에 기록시 시간코드를 발생하는 시간코드 발생기(1)와, 기록테이프를 재생시 시간코드를 읽는 시간코드 읽음기(2)와, 시간코드 발생기(1) 및 시간코드 읽음기(2)로부터 출력되는 시간코드를 각각 버퍼링하는 버퍼(3,4)와, 버퍼링된 시간코드 데이타를 각각 저장하는 시간코드 메모리(5,6)와, 시간코드 시스템의 신호처리 전반을 제어하는 중앙처리장치(7)와, 중앙처리장치(7)의 출력을 버퍼링하는 버퍼(8,9)와, 중앙처리장치(7)에서 출력되는 제어신호와 시간코드 발생기(1) 및 시간코드 읽음기(2)로부터 출력되는 제어신호에 따라서 버퍼(3,4,8,9)와 시간코드 메모리(5,6)를 제어하는 버퍼제어로직(10)으로 구성된다.
제1도에 도시된 기록/재생장치는 기록모드시 시간코드 발생기(1)에서 시간코드가 생성되어 기록테이프에 기록되며, 재생모드시 시간코드 읽음기(2)에 의해서 기록테이프로부터 시간코드가 읽혀진다.
즉, 기록모드시에는 시간코드 발생기(1)로부터 출력되는 제어신호와 중앙처리장치(7)로부터 출력되는 제어신호에 따라서 시간코드 메모리(5)의 일정번지에 저장된 시간코드값이 읽혀져 버퍼(3)를 통하여 시간코드 발생기(1)에 입력되며, 시간코드 발생기(1)는 이 시간코드값을 참조하여 다음 시간코드값을 생성한다. 시간코드 발생기(1)에서 생성된 시간코드값은 중앙처리장치(7)에 의해서 시간코드 메모리(5)의 소정 어드레스에 저장되며, 기록모드가 끝날 때까지 이러한 동작을 반복하여 시간코드를 발생한다.
재생모드시, 시간코드 읽음기(2)는 시간코드 발생기(1)와는 독립적으로 기록테이프로부터의 시리얼한 시간코드를 입력받아 중앙처리장치(7)에서 읽을 수 있는 형식으로의 변환이 이루어지게 된다. 즉, 시리얼한 시간코드가 시간코드 읽음기(2)에 입력되면 이 시간코드를 분석하여 적당한 시간코드값으로 변환시키며, 이 변환된 시간코드값은 중앙처리장치(7)에 의해 참조가 되어야 하므로 시간코드 메모리(6)에 저장된다. 이렇게 저장된 시간코드값은 시간코드 읽음기(2)와 중앙처리장치(7)로부터의 읽음요구신호가 버퍼제어로직(10)에 입력될 때마다 시간코드 메모리(6)를 읽으면 된다.
상기와 같은 종래의 기록/재생장치에서는 시간코드 발생기(1)에 의해서 사용되는 시간코드 메모리(5)와 시간코드 읽음기(2)에 의해서 사용되는 시간코드 메모리(6)가 별개이므로 제품의 가격을 높이게 되며, 시간코드를 위한 데이타 4바이트와 시간코드 발생기(1) 및 시간코드 읽음기(2)를 제어하기 위한 제어신호 5~6바이트를 저장하기 위하여 수십 K바이트를 사용하는 문제점이 있었다.
상술한 바와같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 중앙처리장치와 시간코드 발생기와 시간코드 읽음기의 어드레스 버스 및 데이타 버스를 버퍼에 의해 분리하고 시간코드 메모리 액세스의 우선순위에 입각한 버스중재회로의 제어에 따라서 시간코드 메모리를 공유하는 기록/재생장치를 제공하는 데에 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 시간코드 메모리를 공유하는 기록/재생장치는, 버스중재회로로부터 출력되는 제어신호에 따라서 시간코드 데이타를 저장하거나 출력하는 시간코드 메모리; 버스요구신호를 버스중재회로로 출력하여 시간코드 메모리의 사용권을 획득하며, 시간코드 메모리에 저장된 시간코드를 참조하여 새로운 시간코드를 주기적으로 발생하는 시간코드 발생기; 버스요구신호를 버스중재회로로 출력하여 시간코드 메모리의 사용권을 획득하며, 중앙처리장치의 읽음요구신호에 따라서 주기적으로 시간코드를 읽어 시간코드 메모리에 저장하는 시간코드 읽음기; 시스템 전반에 걸쳐서 신호처리를 제어하며, 인터럽트 발생에 의하여 버스요구신호를 버스중재회로로 출력하여 시간코드 메모리의 사용권을 요구하는 중앙처리장치; 시간코드 발생기와 시간코드 읽음기와 중앙처리장치로부터 출력되는 신호를 버퍼링하는 복수개의 버퍼; 및 시간코드 발생기와 시간코드 읽음기와 중앙처리장치로부터 출력되는 버스요구신호를 입력받아, 시간코드 메모리의 액세스 우선순위에 입각하여 버스를 중재하는 버스중재회로를 포함함을 특징으로 한다.
시간코드 메모리를 공유하는 기록/재생장치에 있어서, 버스중재회로는 버스요구신호를 입력받아 복수개의 버퍼를 온/오프하여 시간코드 메모리 버스의 소유권을 중재함이 바람직하며, 시간코드 메모리 액세스 우선순위는 시간코드 발생기 또는 시간코드 읽음기가 중앙처리장치에 우선함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
제2도는 본 발명에 의한 시간코드 메모리를 공유하는 기록/재생장치의 구성을 보인 도면으로서, 일정한 주파수에 의해 주기적으로 시간코드를 발생하는 시간코드 발생기(20)와, 인터럽트의 발생에 의해서 주기적으로 시간코드를 읽는 시간코드 읽음기(21)와, 시간코드 발생기(20) 및 시간코드 읽음기(21)로부터 출력되는 시간코드를 각각 버퍼링하는 제1 및 제2버퍼(22,23)와, 버퍼링된 시간코드 데이타를 저장하는 시간코드 메모리(24)와, 시간코드 시스템의 신호처리 전반을 제어하며 버스중재회로(28)를 버스요구신호를 출력하는 중앙처리장치(25)와, 중앙처리장치(25)의 출력을 버퍼링하는 제3 및 제2버퍼(26,27)와, 중앙처리장치(25)에서 출력되는 제어신호와 시간코드 발생기(20) 및 시간코드 읽음기(21)로부터 출력되는 제어신호에 따라서 버퍼(22,23,26,27)와 시간코드 메모리(24)를 제어하는 버스중재회로(28)를 구비한다.
제2도의 a는 어드레스 버스를 나타내며, b는 데이타 버스를 나타내며, c는 제어신호선을 나타낸다.
시간코드 발생기(20)는 일정한 주파수에 의해 주기적으로 시간코드를 발생하여 시간코드 메모리에 저장하며, 시간코드 읽음기(21)는 인터럽트의 발생에 의해서 주기적으로 시간코드를 읽어내어 시간코드 메모리(24)에 저장하기 때문에, 중앙처리장치(25)와 시간코드 발생기(20)와 시간코드 읽음기(21)의 어드레스 버스 및 데이타 버스가 분리되어야 한다. 여기서, 시간코드 발생기(20)와 중앙처리장치(25)와 시간코드 읽음기(21)의 어드레스 버스 및 데이타 버스는 중앙처리장치(25)와 버스중재회로(28)의 제어에 따라서 버퍼(22,23,26,27)를 온/오프하여 분리한다.
이때, 버스중재회로(28)는 메모리 액세스의 우선순위에 따라서 시간코드 메모리(24)의 어드레스 버스와 데이타 버스를 획득하여 시간코드 발생기(20)와 시간코드 읽음기(21)가 시간코드 메모리(24)를 동시에 액세스하지 못하도록 제어한다.
버스중재회로(28)의 제어에 의해서 시간코드 메모리(24)의 어드레스 버스와 데이타 버스를 획득하는 데는 다음과 같은 7가지 경우를 생각해 볼 수 있으며, 시간코드 발생기(20)와 시간코드 읽음기(21)에 의한 시간코드 메모리의 액세스가 중앙처리장치(25)에 의한 시간코드 메모리 액세스에 우선한다.
제2도의 동작을 설명하기에 앞서서, 제어신호들을 표 1과 같이 가정한다.
각 신호의 '*' 표시는 이 신호가 신호레벨 '로우'에서 '액티브하다'는 의미이다.
시간코드 발생기(20) 및 시간코드 읽음기(21)에서 입출력되는 모든 신호는 버스중재회로(28)의 제어에 따라서 버퍼를 통하여 완전히 분리되어 중앙처리장치(25)와는 무관하게 동작하며, 시간코드 발생기(20) 및 시간코드 읽음기(21)에서 입출력되는 모든 신호는 일정한 주기성을 갖는다.
그러면, 버스중재회로(28)에 의해서 시간코드 메모리(24)의 어드레스 버스 및 데이타 버스를 획득하는 7가지 경우를 살펴보기로 한다.
먼저, 시간코드 발생기(20)만이 시간코드 메모리(24)를 액세스할 경우, 시간코드 발생기(20)에서는 '시간코드 발생기(20)가 동작 중에 있음'을 알리는 버스요구신호(*tcg_req)를 버스중재회로(28)로 출력하며, 버스중재회로(28)는 시간코드 발생기(20)의 버스요구신호를 입력받아 제1버퍼(22)의 제어신호를 활성화시키고, 제2버퍼(23) 내지 제4버퍼(27)의 제어신호와 중앙처리장치(25)의 버스 소유권 인정신호를 불활성화시킨다. 따라서, 버스중재회로(28)로부터 출력되는 제어신호들에 의해서 제1버퍼(22)만이 인에이블되고, 제2버퍼(23)와 제3버퍼(26)와 제4버퍼(27)는 디스에이블되어 시간코드 발생기(20)만이 시간코드 메모리(24)를 사용할 수 있다. 상기를 심볼로 나타내면 다음과 같다.
*tcg_en = *tcg_req;
시간코드 읽음기(21)만이 시간코드 메모리(24)를 액세스할 경우, 시간코드 읽음기(21)에서는 자신이 동작 중에 있다는 시간코드 읽음기의 버스요구신호(*tcr_req)를 버스중재회로(28)로 출력하며, 버스중재회로(28)는 시간코드 읽음기(21)의 버스요구신호를 입력받아 제2버퍼(23)의 제어신호를 활성화시키고, 제1버퍼(22)와 제3버퍼(26)와 제4버퍼(27)의 제어신호와 중앙처리장치(25)의 버스 소유권 인정신호를 불활성시킨다. 따라서, 버스중재회로(28)로부터 출력되는 제어신호들에 의해서 제2버퍼(23)만이 인에이블되고, 제1버퍼(22)와 제3버퍼(26)와 제4버퍼(27)는 디스에이블되어 시간코드 읽음기(21)만이 시간코드 메모리(24)를 사용할 수 있다. 상기를 심볼로 나타내면 다음과 같다.
*tcr_en = *tcr_req;
중앙처리장치(25)만이 시간코드 메모리(24)를 액세스할 경우, 중앙처리기(25)에서는 현재의 동작을 수행하기 위해 버스요구신호(*cpu_req)를 출력하며, 버스중재회로(28)에서는 이 신호를 입력받아 버스사용 허가신호(*cpu_gnt)를 중앙처리장치(25)로 출력한다. 이때, 제3버퍼(26)와 제4버퍼(27)만 활성화상태로 되며, 제1버퍼(22)와 제2버퍼(23)는 불활성상태에 있게 된다. 이를 심볼로 나타내면 다음과 같다.
*cpu_en = *cpu_req;
중앙처리장치(25)가 버스를 소유하고 있을 때 시간코드 발생기(20)에 의한 버스요구가 있을 경우, 버스중재회로(28)는 중앙처리장치(25)의 버스소유 허가신호를 비활성상태로 하고 제3버퍼(26)와 제4버퍼(27)의 제어신호를 활성화하여 제3버퍼(26)와 제4버퍼(27)를 인에이블시킨다. 이후, 시간코드 발생기(20)의 동작이 완료되면 중앙처리장치(25)의 버스소유 허가신호(*cpu_gnt)를 활성화시킨다. 이를 심볼로 나타내면 다음과 같다.
*cpu_gnt = !*tcg_req *cpu_req;
*cpu_en = *cpu_gnt;
중앙처리장치(25)가 버스를 소유하고 있을 때 시간코드 읽음기(21)에 의한 버스요구가 있을 경우, 버스중재회로(28)는 중앙처리장치(25)의 버스소유 허가신호를 비활성상태로 하고 제2버퍼(23)의 제어신호를 활성화하여 제2버퍼(23)를 인에이블시킨다. 이후, 시간코드 읽음기(21)의 동작이 완료되면 중앙처리장치(25)의 버스소유 허가신호(*cpu_gnt)를 활성화시킨다. 이를 심볼로 나타내면 다음과 같다.
*cpu_gnt = !*tcg_req *cpu_req;
*cpu_en = *cpu_gnt;
시간코드 발생기(20) 또는 시간코드 읽음기(21)가 버스를 소유하고 있을 때 중앙처리장치(25)에 의한 버스요구가 있을 경우에는, 시간코드 발생기(20) 또는 시간코드 읽음기(21)에 의한 동작이 완전히 끝난 후에 중앙처리장치(25)의 버스소유 허가신호를 출력한다. 이를 심볼로 나타내면 다음과 같다.
*tcg_en = *tcg_req;
*cpu_gnt = !*tcg_req *cpu_req;
*tcr_en = *tcr_req;
*cpu_gnt = !*tcr_req cpu_req;
기록/재생장치에 있어서, 녹음동작과 재생동작을 동시에 할 수가 없으므로, 시간코드 발생기(20)가 버스를 소유하고 있을 때 시간코드 읽음기(21)가 버스를 요구하거나, 반대로 시간코드 읽음기(21)가 버스를 소유하고 있을 때 시간코드 발생기(20)가 버스를 요구하는 경우는 발생하지 않는다.
위의 모든 경우를 종합하여 심볼 식으로 나타내면 다음과 같다.
여기서, #는 논리합 연산자이고, 는 논리곱 연산자이고, !는 NOT 연산자이다. 등식의 오른쪽 신호명은 버스중재회로(28)의 입력에 해당하며, 왼쪽 신호명은 버스중재회로(28)의 출력에 해당한다.
즉, 시간코드 메모리(24)의 액세스 우선순위에 입각한 버스중재회로(28)의 제어를 통해서 제1 내지 제4버퍼(22,23,26,27)의 동작을 온/오프하여 중앙처리장치(25)와 시간코드 발생기(20)와 시간코드 읽음기(21) 사이에서 발생할 수 있는 데이타 또는 어드레스의 충돌을 막을 수 있으며, 이에 따른 시스템의 오동작을 방지할 수 있다.
상술한 바와 같이 본 발명에 의한 시간코드 메모리를 공유하는 기록/재생장치는 시간코드 메모리의 액세스 우선순위에 입각한 버스중재회로의 제어를 통해 버퍼의 동작을 제어하므로써 시간코드 발생기와 시간코드 읽음기와 중앙처리장치가 하나의 시간코드 메모리를 공유할 수 있다.
또한, 시간코드 발생기와 시간코드 읽음기 각각에 사용되는 시간코드 메모리를 하나로 통합하므로써 회로의 복잡성을 줄여 제품의 단가를 줄일 수 있으며, 시스템 전체의 최적화에 기여할 수 있다.

Claims (3)

  1. 버스중재회로로부터 출력되는 제어신호에 따라서 시간코드 데이타를 저장하거나 출력되는 시간코드 메모리; 버스요구신호를 버스중재회로로 출력하여 시간코드 메모리의 사용권을 획득하며, 상기 시간코드 메모리에 저장된 시간코드를 참조하여 새로운 시간코드를 주기적으로 발생하는 시간코드 발생기; 버스요구신호를 버스중재회로로 출력하여 상기 시간코드 메모리의 사용권을 획득하며, 중앙처리장치의 읽음요구신호에 따라서 주기적으로 시간코드를 읽어 상기 시간코드 메모리에 저장하는 시간코드 읽음기; 시스템 전반에 걸쳐서 신호처리를 제어하며, 인터럽트를 발생하여 시간코드 발생기와 시간코드 읽음기로 출력하는 중앙처리장치; 상기 시간코드 발생기와 상기 시간코드 읽음기와 상기 중앙처리장치로부터 출력되는 신호를 버퍼링하는 복수개의 버퍼; 및 상기 시간코드 발생기와 상기 시간코드 읽음기와 상기 중앙처리장치로부터 출력되는 버스요구신호를 입력받아, 상기 시간코드 메모리의 액세스 우선순위에 입각하여 버스를 중재하는 버스중재회로를 포함함을 특징으로 하는 시간코드 메모리를 공유하는 기록/재생장치.
  2. 제1항에 있어서, 상기 버스중재회로는 버스요구신호를 입력받아 상기 복수개의 버퍼를 온/오프하여 상기 시간코드 메모리 버스의 소유권을 중재함을 특징으로 하는 시간코드 메모리를 공유하는 기록/재생장치.
  3. 제1항에 있어서, 상기 버스중재회로의 시간코드 메모리 액세스 우선순위는 시간코드 발생기 또는 시간코드 읽음기가 중앙처리장치에 우선함을 특징으로 하는 시간코드 메모리를 공유하는 기록/재생장치.
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