JPH08339353A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
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- JPH08339353A JPH08339353A JP7143133A JP14313395A JPH08339353A JP H08339353 A JPH08339353 A JP H08339353A JP 7143133 A JP7143133 A JP 7143133A JP 14313395 A JP14313395 A JP 14313395A JP H08339353 A JPH08339353 A JP H08339353A
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- Japan
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- buffer
- bus
- shared memory
- memory
- access
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Abstract
(57)【要約】
【目的】 共有メモリへのアクセスにおけるバスの占有
時間を削減すること。 【構成】 複数のバスに接続された複数のプロセッサ
と、前記複数のプロセッサがアクセス可能な共有メモリ
と、前記バスと前記プロセッサとの接続制御を行うバス
・プロセッサ制御手段と、前記共有メモリとバスのアク
セスを制御するメモリ・バス制御手段とを備えたマルチ
プロセッサ装置において、前記メモリ・バス制御手段
は、前記複数の共通バスからの前記共有メモリアクセス
データを格納する複数のバッファと、前記複数のバッフ
ァの使用状況に基づいて複数の共通バスからのデータを
空いているバッファに格納する手段と、前記バッファに
格納されているデータを基に共有メモリにアクセスする
手段を備える。
時間を削減すること。 【構成】 複数のバスに接続された複数のプロセッサ
と、前記複数のプロセッサがアクセス可能な共有メモリ
と、前記バスと前記プロセッサとの接続制御を行うバス
・プロセッサ制御手段と、前記共有メモリとバスのアク
セスを制御するメモリ・バス制御手段とを備えたマルチ
プロセッサ装置において、前記メモリ・バス制御手段
は、前記複数の共通バスからの前記共有メモリアクセス
データを格納する複数のバッファと、前記複数のバッフ
ァの使用状況に基づいて複数の共通バスからのデータを
空いているバッファに格納する手段と、前記バッファに
格納されているデータを基に共有メモリにアクセスする
手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサ装置
に関し、特に、複数のバスと共有メモリを有するマルチ
プロセッサ装置に適用して有効な技術に関するものであ
る。
に関し、特に、複数のバスと共有メモリを有するマルチ
プロセッサ装置に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】近年システムの高速化、多機能化の傾向
がいっそう強くなっているため、システムの構成として
は、マルチプロセッサ、マルチバス構成が必須となりつ
つある。
がいっそう強くなっているため、システムの構成として
は、マルチプロセッサ、マルチバス構成が必須となりつ
つある。
【０００３】従来において、マルチプロセッサ装置にお
ける複数のバスからのメモリアクセスに関しては、特開
平６−１１０８２８号公報に開示されたメモリ制御装置
のようなものが挙げられる。
ける複数のバスからのメモリアクセスに関しては、特開
平６−１１０８２８号公報に開示されたメモリ制御装置
のようなものが挙げられる。
【０００４】これは、複数のバスからメモリをアクセス
する場合において、アクセスする優先順位を自由に設定
し、汎用性を向上できるようにしたものである。
する場合において、アクセスする優先順位を自由に設定
し、汎用性を向上できるようにしたものである。
【０００５】
【発明が解決しようとする課題】本発明者は、上記従来
技術を検討した結果、以下の問題点を見いだした。
技術を検討した結果、以下の問題点を見いだした。
【０００６】上記従来技術では、複数のプロセッサが複
数バスから共有メモリをアクセスする場合、１つのバス
からのアクセスを受け付けると、メモリアクセス中の他
のバスがそのアクセスが終了するまで待たされるため、
バスの占有時間が長くなるという問題点がある。
数バスから共有メモリをアクセスする場合、１つのバス
からのアクセスを受け付けると、メモリアクセス中の他
のバスがそのアクセスが終了するまで待たされるため、
バスの占有時間が長くなるという問題点がある。
【０００７】本発明の目的は、複数プロセッサと共有メ
モリ間のアクセスにおけるバスの占有時間を削減するこ
とが可能な技術を提供することにある。
モリ間のアクセスにおけるバスの占有時間を削減するこ
とが可能な技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１０】複数のバスに接続された複数のプロセッサ
と、前記複数のプロセッサがアクセス可能な共有メモリ
と、前記バスと前記プロセッサとの接続制御を行うバス
・プロセッサ制御手段と、前記共有メモリとバスのアク
セスを制御するメモリ・バス制御手段とを備えたマルチ
プロセッサ装置において、前記メモリ・バス制御手段
は、前記複数の共通バスからの前記共有メモリアクセス
データを格納する複数のバッファと、前記複数のバッフ
ァの使用状況に基づいて複数の共通バスからのデータを
空いているバッファに格納する手段と、前記バッファに
格納されているデータを基に共有メモリにアクセスする
手段を備える。
と、前記複数のプロセッサがアクセス可能な共有メモリ
と、前記バスと前記プロセッサとの接続制御を行うバス
・プロセッサ制御手段と、前記共有メモリとバスのアク
セスを制御するメモリ・バス制御手段とを備えたマルチ
プロセッサ装置において、前記メモリ・バス制御手段
は、前記複数の共通バスからの前記共有メモリアクセス
データを格納する複数のバッファと、前記複数のバッフ
ァの使用状況に基づいて複数の共通バスからのデータを
空いているバッファに格納する手段と、前記バッファに
格納されているデータを基に共有メモリにアクセスする
手段を備える。
【００１１】
【作用】上述した手段によれば、複数の共通バスからの
アクセスに対し、バス単位に占有されない複数のバッフ
ァを有し、共有メモリへのアクセスデータを空いている
バッファに格納し、順次、バッファのデータで共有メモ
リにアクセスしていくように制御することにより、メモ
リアクセス中の他のバスがそのアクセスが終了するまで
待つといったことが必要なくなり、共有メモリのアクセ
ス状況に左右されることなく、データがバッファに格納
された時点でそのバスは解放されるので、共有メモリへ
のアクセスにおけるバスの占有時間を削減することがで
きる。
アクセスに対し、バス単位に占有されない複数のバッフ
ァを有し、共有メモリへのアクセスデータを空いている
バッファに格納し、順次、バッファのデータで共有メモ
リにアクセスしていくように制御することにより、メモ
リアクセス中の他のバスがそのアクセスが終了するまで
待つといったことが必要なくなり、共有メモリのアクセ
ス状況に左右されることなく、データがバッファに格納
された時点でそのバスは解放されるので、共有メモリへ
のアクセスにおけるバスの占有時間を削減することがで
きる。
【００１２】特に、バスのアクセス時間に対してメモリ
アクセス時間が遅いシステムでは、１つのバスからの連
続アクセスに対し、複数のバッファを連続アクセスのデ
ータにそれぞれ割り付けることにより、バスの占有時間
を大幅に削減することができる。
アクセス時間が遅いシステムでは、１つのバスからの連
続アクセスに対し、複数のバッファを連続アクセスのデ
ータにそれぞれ割り付けることにより、バスの占有時間
を大幅に削減することができる。
【００１３】以下、本発明の構成について、実施例とと
もに説明する。
もに説明する。
【００１４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００１５】
【実施例】図１は、本発明の一実施例であるマルチプロ
セッサ装置の構成を説明するための図である。
セッサ装置の構成を説明するための図である。
【００１６】本実施例のマルチプロセッサ装置は、図１
に示すように、複数のプロセッサ１０１ａ〜１０１ｆ
と、それらが共有する共有メモリ１０２と、共有メモリ
１０２にアクセスするための共通バス１０３ａ、１０３
ｂと、メモリアクセス用に先頭アドレス、Ｒ／Ｗフラ
グ、転送データを持ち、バスに割り付けない複数のバッ
ファ１０７（１）〜１０７（ｎ）と、共有メモリ１０２
の制御と共通バス１０３のアービタ等のバス制御とアク
セス順位を制御とを行う制御部１０６を有するメモリ・
バス制御手段１０４、共有メモリ１０２とメモリ・バス
手段１０４とを繋ぐメモリバス１０５とを備える。な
お、この図１では、バス・プロセッサ制御手段は省略し
てある。
に示すように、複数のプロセッサ１０１ａ〜１０１ｆ
と、それらが共有する共有メモリ１０２と、共有メモリ
１０２にアクセスするための共通バス１０３ａ、１０３
ｂと、メモリアクセス用に先頭アドレス、Ｒ／Ｗフラ
グ、転送データを持ち、バスに割り付けない複数のバッ
ファ１０７（１）〜１０７（ｎ）と、共有メモリ１０２
の制御と共通バス１０３のアービタ等のバス制御とアク
セス順位を制御とを行う制御部１０６を有するメモリ・
バス制御手段１０４、共有メモリ１０２とメモリ・バス
手段１０４とを繋ぐメモリバス１０５とを備える。な
お、この図１では、バス・プロセッサ制御手段は省略し
てある。
【００１７】次に、本実施例のメモリ・バス制御手段１
０４の構成について図２〜図５を用いて詳細に説明す
る。
０４の構成について図２〜図５を用いて詳細に説明す
る。
【００１８】本実施例のメモリ・バス制御手段１０４
は、図２に示すように、共有メモリ制御部２００とバリ
ッドビット制御部２０１とバス制御部２０２とバッファ
制御部２０３とデータセレクタ２０４とからなる制御部
１０６とバッファ１０７とから構成される。
は、図２に示すように、共有メモリ制御部２００とバリ
ッドビット制御部２０１とバス制御部２０２とバッファ
制御部２０３とデータセレクタ２０４とからなる制御部
１０６とバッファ１０７とから構成される。
【００１９】また、バッファ１０７は、図３に示すよう
に、メモリアクセスの先頭番地３０１と、リードかライ
トかを示すフラグ３０２と、ライト時の書き込みデータ
もしくは、リード時、メモリから読み出されたデータで
格納するエリア３０２とからなる。
に、メモリアクセスの先頭番地３０１と、リードかライ
トかを示すフラグ３０２と、ライト時の書き込みデータ
もしくは、リード時、メモリから読み出されたデータで
格納するエリア３０２とからなる。
【００２０】図２に示す共有メモリ制御部２００は、バ
ッファ１０７に格納されたデータを基に共有メモリとの
アクセスを行い、アクセス終了後に、バリッドビットリ
セット信号をバリッドビット制御部２０１に出力する。
ッファ１０７に格納されたデータを基に共有メモリとの
アクセスを行い、アクセス終了後に、バリッドビットリ
セット信号をバリッドビット制御部２０１に出力する。
【００２１】バリッドビット制御部２０１は、バッファ
制御部２０３からのバリッドビットセット信号により、
バッファ１０７の使用状況を示すバリッドビットに”
１”をセットしたり、リセットしたりする制御を行う、
例えば、バッファ１（１０７（１））が使用中である場
合には、そのバリッドビット（例えば、Ｖ１）に”１”
がセットされる。
制御部２０３からのバリッドビットセット信号により、
バッファ１０７の使用状況を示すバリッドビットに”
１”をセットしたり、リセットしたりする制御を行う、
例えば、バッファ１（１０７（１））が使用中である場
合には、そのバリッドビット（例えば、Ｖ１）に”１”
がセットされる。
【００２２】バス制御部２０２は、優先順位決定回路を
備え、共通バス１０３からバスリクエストが来ると，バ
スリクエストの優先順位付けを行い、バリッドビット制
御部２０１からのバリッドビット情報２２１により、空
いているバッファ１０７にそのバスリクエストのバス許
可信号２１２を出力する。
備え、共通バス１０３からバスリクエストが来ると，バ
スリクエストの優先順位付けを行い、バリッドビット制
御部２０１からのバリッドビット情報２２１により、空
いているバッファ１０７にそのバスリクエストのバス許
可信号２１２を出力する。
【００２３】バッファ制御部２０３は、バス許可信号２
１２を受けると、そのバス番号をデータセレクト信号２
１５、２１６として出力し、バッファ制御信号２１７、
２１８を出力する。
１２を受けると、そのバス番号をデータセレクト信号２
１５、２１６として出力し、バッファ制御信号２１７、
２１８を出力する。
【００２４】データセレクタ２０４は、そのデータセレ
クト信号２１５、２１６の値により、セレクトされたデ
ータをバッファ１０７にバッファ制御信号２１７、２１
８のタイミングで書き込む。
クト信号２１５、２１６の値により、セレクトされたデ
ータをバッファ１０７にバッファ制御信号２１７、２１
８のタイミングで書き込む。
【００２５】次に、本実施例の制御部１０６の動作につ
いて説明する。
いて説明する。
【００２６】本実施例の制御部１０６は、まず、バス制
御部において、図４に示すように、複数の共通バス（例
えば、共通バス１、ｎ）からアクセス要求がきた場合、
アクセス要求を受けた順番（ここでは、共通バス１が先
とする）にそのデータをバッファに格納していくための
バス調停を行い（ステップ４０１）、格納するバッファ
の使用状況などのバッファ情報を確認し（ステップ４０
２）、バッファに空きがあるかどうかをチェックし（ス
テップ４０３）、空きがなければ（ＦＵＬＬの場合）、
空きができるまで待機し、空きがあれば、共通バス１に
おけるバス許可信号２１２をバッファ制御部２０３に出
力する（ステップ４０４）。
御部において、図４に示すように、複数の共通バス（例
えば、共通バス１、ｎ）からアクセス要求がきた場合、
アクセス要求を受けた順番（ここでは、共通バス１が先
とする）にそのデータをバッファに格納していくための
バス調停を行い（ステップ４０１）、格納するバッファ
の使用状況などのバッファ情報を確認し（ステップ４０
２）、バッファに空きがあるかどうかをチェックし（ス
テップ４０３）、空きがなければ（ＦＵＬＬの場合）、
空きができるまで待機し、空きがあれば、共通バス１に
おけるバス許可信号２１２をバッファ制御部２０３に出
力する（ステップ４０４）。
【００２７】そして、再びバッファに空きがあるかどう
かをチェックし（ステップ４０５）、空きがなければ、
空きができるまで待機し、空きがあれば、共通バスｎに
おけるバス許可信号２１２をバッファ制御部２０３に出
力する（ステップ４０６）。
かをチェックし（ステップ４０５）、空きがなければ、
空きができるまで待機し、空きがあれば、共通バスｎに
おけるバス許可信号２１２をバッファ制御部２０３に出
力する（ステップ４０６）。
【００２８】そして、各バス許可信号２１２がバッファ
制御部２０３に出力されると、図５に示すように、各バ
ッファ制御部２０３が各バッファ（ここでは、バッファ
１とバッファｎ）に各共通バスからのデータを各データ
セレクタ２０４を介してそれぞれパラレルに転送し、バ
リッドビット制御部２０１でそれぞれのバリッドビット
をセットする（ステップ５０１）。
制御部２０３に出力されると、図５に示すように、各バ
ッファ制御部２０３が各バッファ（ここでは、バッファ
１とバッファｎ）に各共通バスからのデータを各データ
セレクタ２０４を介してそれぞれパラレルに転送し、バ
リッドビット制御部２０１でそれぞれのバリッドビット
をセットする（ステップ５０１）。
【００２９】そして、各バッファに格納されたデータが
共有メモリ制御部２００に送られて共有メモリのアクセ
スが行われ（ステップ５０２）、アクセス終了後に、共
有メモリ制御部２００からバリッドビットセット信号が
それぞれバリッドビット制御部２０１に出力され、それ
ぞれのバッファに対するバリッドビットをリセットし
（ステップ５０３、ステップ５０４）、終了する。
共有メモリ制御部２００に送られて共有メモリのアクセ
スが行われ（ステップ５０２）、アクセス終了後に、共
有メモリ制御部２００からバリッドビットセット信号が
それぞれバリッドビット制御部２０１に出力され、それ
ぞれのバッファに対するバリッドビットをリセットし
（ステップ５０３、ステップ５０４）、終了する。
【００３０】以下に、具体的な例を挙げて本実施例の制
御部１０６について説明する。
御部１０６について説明する。
【００３１】例えば、バッファ１が使用中に、共通バス
１０３ａ、１０３ｂからアクセス要求が入った場合を取
り挙げると、図２に示すように、バリッドビット情報２
２１により、共通バス１０３ａの許可信号２１２がバス
制御部２０２からバッファ制御部２０３（２）に出力さ
れる。
１０３ａ、１０３ｂからアクセス要求が入った場合を取
り挙げると、図２に示すように、バリッドビット情報２
２１により、共通バス１０３ａの許可信号２１２がバス
制御部２０２からバッファ制御部２０３（２）に出力さ
れる。
【００３２】バッファ制御部２０３（２）は、バリッド
ビットデータ２１１とバス許可信号２１２により、デー
タセレクト信号２１６に共通バス１０３ａのバス番号が
出力され、そのデータがバッファ１０７（２）に書き込
まれる。
ビットデータ２１１とバス許可信号２１２により、デー
タセレクト信号２１６に共通バス１０３ａのバス番号が
出力され、そのデータがバッファ１０７（２）に書き込
まれる。
【００３３】全てのバッファが使用中の場合は、バス許
可信号２１２は出力されない。
可信号２１２は出力されない。
【００３４】また、バッファへの書き込みが発生すると
バリッドビットセット信号２１４がバリッドビット制御
部２０１にはいり、バリッドビットＶ２に”１”がセッ
トされる。
バリッドビットセット信号２１４がバリッドビット制御
部２０１にはいり、バリッドビットＶ２に”１”がセッ
トされる。
【００３５】メモリライト時は、バッファ１０７（２）
のデータが、共有メモリ制御部２００に送られて共有メ
モリ１０２へのアクセスが行われると、共有メモリ制御
部２００からバリッドビットリセット信号２２０が出力
される。
のデータが、共有メモリ制御部２００に送られて共有メ
モリ１０２へのアクセスが行われると、共有メモリ制御
部２００からバリッドビットリセット信号２２０が出力
される。
【００３６】メモリリード時は、バッファ制御部２０３
がバッファのデータ出力終了後、バリッドビット制御部
２０１の該当するバリッドビットＶ２にリセットをかけ
る。
がバッファのデータ出力終了後、バリッドビット制御部
２０１の該当するバリッドビットＶ２にリセットをかけ
る。
【００３７】次に、本実施例のマルチプロセッサ装置に
おける各プロセッサの共有メモリへのアクセスについて
の具体的例を挙げ、タイミング図を用いて説明する。
おける各プロセッサの共有メモリへのアクセスについて
の具体的例を挙げ、タイミング図を用いて説明する。
【００３８】（例１）図６に示すように、図１に示した
プロセッサ１０１ａが共有メモリ１０２にアクセスを開
始した少し後に、１０１ｂがアクセスを開始した場合を
取り挙げる。
プロセッサ１０１ａが共有メモリ１０２にアクセスを開
始した少し後に、１０１ｂがアクセスを開始した場合を
取り挙げる。
【００３９】プロセッサ１０１ａが、リクエスト信号を
出力すると、共通バス１０３ａに先頭アドレス３０１、
Ｒ／Ｗフラグ３０２、転送データ３０３が出力され、バ
ッファ１０７（１）に格納される。
出力すると、共通バス１０３ａに先頭アドレス３０１、
Ｒ／Ｗフラグ３０２、転送データ３０３が出力され、バ
ッファ１０７（１）に格納される。
【００４０】バッファ１０７（１）にデータが格納され
ると制御部１０６内のバッファ使用状況を示すフラグＶ
１（バリッドビット）に”１”をセットする。
ると制御部１０６内のバッファ使用状況を示すフラグＶ
１（バリッドビット）に”１”をセットする。
【００４１】そして、バッファ１０７（１）のデータ
は、メモリの使用状況を見て共有メモリ１０２へライト
され、Ｖ１がリセットされる。
は、メモリの使用状況を見て共有メモリ１０２へライト
され、Ｖ１がリセットされる。
【００４２】続いて、１０１ｂが、リクエスト信号を出
力する。共通バス１０３ａに先頭アドレス３０１、Ｒ／
Ｗフラグ３０２、転送データ３０３が出力され、バッフ
ァ１０７（１）は、前記アクセスによりバッファ使用状
況を示すＶ１が”１”のため、空のバッファである１０
７（２）に格納される。
力する。共通バス１０３ａに先頭アドレス３０１、Ｒ／
Ｗフラグ３０２、転送データ３０３が出力され、バッフ
ァ１０７（１）は、前記アクセスによりバッファ使用状
況を示すＶ１が”１”のため、空のバッファである１０
７（２）に格納される。
【００４３】バッファ１０７（２）にデータが格納され
ると制御部１０６内のバッファ使用状況を示すフラグＶ
２に”１”をセットする。この時点で共通バス１０３ａ
は解放される。
ると制御部１０６内のバッファ使用状況を示すフラグＶ
２に”１”をセットする。この時点で共通バス１０３ａ
は解放される。
【００４４】そして、バッファ１０７（２）のデータ
は、メモリの使用状況を見て共有メモリ１０２へライト
され、Ｖ２がリセットされる。
は、メモリの使用状況を見て共有メモリ１０２へライト
され、Ｖ２がリセットされる。
【００４５】（例２）図７に示すように、図１に示した
プロセッサ１０１ａが共有メモリ１０２にアクセスを開
始した少し後に、１０１ｃがアクセスを開始した場合を
取り挙げる。
プロセッサ１０１ａが共有メモリ１０２にアクセスを開
始した少し後に、１０１ｃがアクセスを開始した場合を
取り挙げる。
【００４６】プロセッサ１０１ａがリクエスト信号を出
力し、共通バス１０３ａに先頭アドレス３０１、Ｒ／Ｗ
フラグ３０２、転送データ３０３が出力され、バッファ
１０７（１）に格納される。バッファ１０７（１）にデ
ータが格納されると制御部１０６内のバッファ使用状況
を示すフラグＶ１に”１”をセットされ、共通バス１０
３ａは解放される。その後、メモリの使用状況を見て１
０７（１）のデータが共有メモリ１０２へライトされ、
Ｖ１がリセットされる。
力し、共通バス１０３ａに先頭アドレス３０１、Ｒ／Ｗ
フラグ３０２、転送データ３０３が出力され、バッファ
１０７（１）に格納される。バッファ１０７（１）にデ
ータが格納されると制御部１０６内のバッファ使用状況
を示すフラグＶ１に”１”をセットされ、共通バス１０
３ａは解放される。その後、メモリの使用状況を見て１
０７（１）のデータが共有メモリ１０２へライトされ、
Ｖ１がリセットされる。
【００４７】続いて、プロセッサ１０１ｃがリクエスト
信号を出力し、共通バス１０３ｂに先頭アドレス３０
１、Ｒ／Ｗフラグ３０２、転送データ３０３が出力さ
れ、バッファ１０７（１）は、前記アクセスによりバッ
ファ使用状況を示すＶ１が”１”のため、空のバッファ
である１０７（２）に格納される。１０７（２）にデー
タが格納されると制御部１０６内のバッファ使用状況を
示すフラグＶ２に”１”がセットされ、共通バス１０３
ｂが解放される。その後、メモリの使用状況を見て１０
４のデータが共有メモリ１０２へライトされ、Ｖ２がリ
セットされる。
信号を出力し、共通バス１０３ｂに先頭アドレス３０
１、Ｒ／Ｗフラグ３０２、転送データ３０３が出力さ
れ、バッファ１０７（１）は、前記アクセスによりバッ
ファ使用状況を示すＶ１が”１”のため、空のバッファ
である１０７（２）に格納される。１０７（２）にデー
タが格納されると制御部１０６内のバッファ使用状況を
示すフラグＶ２に”１”がセットされ、共通バス１０３
ｂが解放される。その後、メモリの使用状況を見て１０
４のデータが共有メモリ１０２へライトされ、Ｖ２がリ
セットされる。
【００４８】（例３）図８に示すように、図１に示した
プロセッサ１０１ａが共有メモリ１０２にアクセスを開
始した少し後に、１０１ｃがアクセスを開始した場合で
かつ、バッファ１０７（１）にすでに何等かのデータが
格納されている場合を取り挙げる。
プロセッサ１０１ａが共有メモリ１０２にアクセスを開
始した少し後に、１０１ｃがアクセスを開始した場合で
かつ、バッファ１０７（１）にすでに何等かのデータが
格納されている場合を取り挙げる。
【００４９】プロセッサ１０１ａがリクエスト信号を出
力し、共通バス１０３ａに先頭アドレス３０１、Ｒ／Ｗ
フラグ３０２、転送データ３０３が出力され、バッファ
１０７（１）は、前記アクセスによりバッファ使用状況
を示すＶ１が”１”のため、空のバッファである１０７
（２）に格納される。バッファ１０７（２）にデータが
格納されると制御部１０６内のバッファ使用状況を示す
フラグＶ２に”１”がセットされ、共通バス１０３ａを
解放する。その後、メモリの使用状況を見て１０７
（２）のデータが共有メモリ１０２へライトされ、Ｖ２
がリセットされる。
力し、共通バス１０３ａに先頭アドレス３０１、Ｒ／Ｗ
フラグ３０２、転送データ３０３が出力され、バッファ
１０７（１）は、前記アクセスによりバッファ使用状況
を示すＶ１が”１”のため、空のバッファである１０７
（２）に格納される。バッファ１０７（２）にデータが
格納されると制御部１０６内のバッファ使用状況を示す
フラグＶ２に”１”がセットされ、共通バス１０３ａを
解放する。その後、メモリの使用状況を見て１０７
（２）のデータが共有メモリ１０２へライトされ、Ｖ２
がリセットされる。
【００５０】次に、１０１ｃがリクエスト信号を出力
し、共通バス１０３ｂに先頭アドレス３０１、Ｒ／Ｗフ
ラグ３０２、転送データ３０３が出力される。
し、共通バス１０３ｂに先頭アドレス３０１、Ｒ／Ｗフ
ラグ３０２、転送データ３０３が出力される。
【００５１】ここで、バッファ１０７（１）に格納され
ていたデータは、すでに共有メモリにライトされて、フ
ラグＶ１”０”、フラグＶ２”１”となっているため、
バッファ１０７（１）にそのデータを格納する。バッフ
ァ１０７（１）にデータが格納されると制御部１０６内
のバッファ使用状況を示すフラグＶ１に”１”がセット
され、共通バス１０３ｂを解放する。
ていたデータは、すでに共有メモリにライトされて、フ
ラグＶ１”０”、フラグＶ２”１”となっているため、
バッファ１０７（１）にそのデータを格納する。バッフ
ァ１０７（１）にデータが格納されると制御部１０６内
のバッファ使用状況を示すフラグＶ１に”１”がセット
され、共通バス１０３ｂを解放する。
【００５２】その後、メモリの使用状況を見てバッファ
１０７（１）のデータが共有メモリ１０２へライトさ
れ、Ｖ１がリセットされる。
１０７（１）のデータが共有メモリ１０２へライトさ
れ、Ｖ１がリセットされる。
【００５３】したがって、説明してきたように、複数の
共通バスからのアクセスに対し、バス単位に占有されな
い複数のバッファを有し、共有メモリへのアクセスデー
タを空いているバッファに格納し、順次、バッファのデ
ータで共有メモリにアクセスしていくように制御するこ
とにより、メモリアクセス中の他のバスがそのアクセス
が終了するまで待つといったことが必要なくなり、共有
メモリのアクセス状況に左右されることなく、データが
バッファに格納された時点でそのバスは解放されるの
で、共有メモリへのアクセスにおけるバスの占有時間を
削減することができる。
共通バスからのアクセスに対し、バス単位に占有されな
い複数のバッファを有し、共有メモリへのアクセスデー
タを空いているバッファに格納し、順次、バッファのデ
ータで共有メモリにアクセスしていくように制御するこ
とにより、メモリアクセス中の他のバスがそのアクセス
が終了するまで待つといったことが必要なくなり、共有
メモリのアクセス状況に左右されることなく、データが
バッファに格納された時点でそのバスは解放されるの
で、共有メモリへのアクセスにおけるバスの占有時間を
削減することができる。
【００５４】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５６】１．共有メモリへのアクセスにおけるバス
の占有時間を削減することができる。
の占有時間を削減することができる。
【図１】本発明の一実施例であるマルチプロセッサ装置
の構成を説明するための図である。
の構成を説明するための図である。
【図２】本実施例のメモリ・バス制御手段１０４の構成
について説明するための図である。
について説明するための図である。
【図３】本実施例のメモリ・バス制御手段１０４の構成
について説明するための図である。
について説明するための図である。
【図４】本実施例のメモリ・バス制御手段１０４の構成
について説明するための図である。
について説明するための図である。
【図５】本実施例のメモリ・バス制御手段１０４の構成
について説明するための図である。
について説明するための図である。
【図６】本実施例のマルチプロセッサ装置における各プ
ロセッサの共有メモリへのアクセスを説明するためのタ
イミング図である。
ロセッサの共有メモリへのアクセスを説明するためのタ
イミング図である。
【図７】本実施例のマルチプロセッサ装置における各プ
ロセッサの共有メモリへのアクセスを説明するためのタ
イミング図である。
ロセッサの共有メモリへのアクセスを説明するためのタ
イミング図である。
【図８】本実施例のマルチプロセッサ装置における各プ
ロセッサの共有メモリへのアクセスを説明するためのタ
イミング図である。
ロセッサの共有メモリへのアクセスを説明するためのタ
イミング図である。
１０１…プロセッサ、１０２…共有メモリ、１０３…共
通バス、１０４…メモリ・バス制御手段、１０５…メモ
リバス、１０６…制御部。
通バス、１０４…メモリ・バス制御手段、１０５…メモ
リバス、１０６…制御部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木瀬 誠 愛知県名古屋市中区栄三丁目10番22号 日 立中部ソフトウエア株式会社内 (72)発明者 石田 和久 愛知県尾張旭市晴丘町池上１番地 株式会 社日立製作所オフィスシステム事業部内
Claims (2)
- 【請求項１】 複数のバスに接続された複数のプロセッ
サと、前記複数のプロセッサがアクセス可能な共有メモ
リと、前記バスと前記プロセッサとの接続制御を行うバ
ス・プロセッサ制御手段と、前記共有メモリとバスのア
クセスを制御するメモリ・バス制御手段とを備えたマル
チプロセッサ装置において、 前記メモリ・バス制御手段は、前記複数の共通バスから
の前記共有メモリアクセスデータを格納する複数のバッ
ファと、前記複数のバッファの使用状況に基づいて複数
の共通バスからのデータを空いているバッファに格納す
る手段と、前記バッファに格納されているデータを基に
共有メモリにアクセスする手段を備えたことを特徴とす
るマルチプロセッサ装置。 - 【請求項２】 前記請求項１に記載のマルチプロセッサ
装置において、 前記メモリ・バス制御手段におけるバッファ格納手段
は、バッファの空き情報を示すバリッドビットの更新、
管理を制御するバリッドビット制御手段と、前記バリッ
ドビット制御手段からの前記バッファ空き情報を基に優
先順位の高いバスの許可信号を出力するバス制御手段
と、前記バッファへデータを書き込み、そのバッファが
使用済みであるというバリッドビット信号を前記バリッ
ドビット制御手段に出力するバッファ制御手段とからな
ることを特徴とするマルチプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7143133A JPH08339353A (ja) | 1995-06-09 | 1995-06-09 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7143133A JPH08339353A (ja) | 1995-06-09 | 1995-06-09 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08339353A true JPH08339353A (ja) | 1996-12-24 |
Family
ID=15331692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7143133A Pending JPH08339353A (ja) | 1995-06-09 | 1995-06-09 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08339353A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651139B1 (en) | 1999-03-15 | 2003-11-18 | Fuji Xerox Co., Ltd. | Multiprocessor system |
| KR100887417B1 (ko) * | 2007-04-11 | 2009-03-06 | 삼성전자주식회사 | 멀티 프로세서 시스템에서 불휘발성 메모리의 공유적사용을 제공하기 위한 멀티패쓰 억세스블 반도체 메모리장치 |
| KR101430687B1 (ko) * | 2007-09-28 | 2014-08-18 | 삼성전자주식회사 | 다이렉트 억세스 부팅동작을 갖는 멀티 프로세서 시스템 및그에 따른 다이렉트 억세스 부팅방법 |
-
1995
- 1995-06-09 JP JP7143133A patent/JPH08339353A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651139B1 (en) | 1999-03-15 | 2003-11-18 | Fuji Xerox Co., Ltd. | Multiprocessor system |
| KR100887417B1 (ko) * | 2007-04-11 | 2009-03-06 | 삼성전자주식회사 | 멀티 프로세서 시스템에서 불휘발성 메모리의 공유적사용을 제공하기 위한 멀티패쓰 억세스블 반도체 메모리장치 |
| KR101430687B1 (ko) * | 2007-09-28 | 2014-08-18 | 삼성전자주식회사 | 다이렉트 억세스 부팅동작을 갖는 멀티 프로세서 시스템 및그에 따른 다이렉트 억세스 부팅방법 |
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