JPH03150654A - キヤツシユを有するプロセツサのための優先制御システム - Google Patents

キヤツシユを有するプロセツサのための優先制御システム

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JPH03150654A
JPH03150654A JP2286059A JP28605990A JPH03150654A JP H03150654 A JPH03150654 A JP H03150654A JP 2286059 A JP2286059 A JP 2286059A JP 28605990 A JP28605990 A JP 28605990A JP H03150654 A JPH03150654 A JP H03150654A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピユー、夕・システム一般、特に主プロセ
ッサを含む複数のマスタにより制御されるデータバスを
存し、またあらかじめ定められたアービトレーシ１ン規
則に従ってバス時間を割り当てるコンピュータ・システ
ムに関する。
Ｂ、従来の技術 ＩＢＭのマイクロ・チャネル・アーキテクチャに従うよ
うなコンピュータ・システムでは、複数のマスタのそれ
ぞれがシステムの主データバス」二をデータ転送制御で
きることが知られている。このようなマスタの利用は、
主プロセッサユニット（ＣＰ　Ｕ）をＩ１０装置と主メ
モリ間のデータ転送やＩ１０装置間のデ：り転送から解
放させる。
こうした負荷を免れることにより、ＣＰＵはデータ処理
や他の装置が実行するデータ転送のセットアツプに専念
できる。
このようなシステムでは、バス時間を割り当てるために
各装置に優先順位が定められている。ＣＰＵはデフォル
トか、あるいは残余優先順位が割り振られ、バス上での
作用が好ましく他の装置に割り当てられるよう認識する
。もしキューが発展した場合は、ＣＰＵを含む装置はバ
スの各アービトレーシ１ン・サイクルの獲得を競い、優
先順位の最も高いものが獲得する。バースト装置が連続
して高優先順位を主張する可能性があるため、公平（ｆ
ａｉｒｎｅｓｓ）制限がしばしばバースト装置に対して
利用され、キューに入る前に現存のキューが消滅するま
で待つよう強制する。
Ｃ１発明が解決しようとする課題 この作用はデータバス上で作業率が高くならない内は、
バス時間割当に対し効率的に機能する。
しかしそうでない場合には、ＣＰＵは優先順位規則に従
ってバス利用機会が稀であり、他の装置がバスを優先使
用した場合には、■バスサイクル後にバンプ・オフ（ｂ
ｕｍｐｅｄ　ｏｎ）　してしまう。この吠況はＣＰＵを
ロックアウトし、データ転送に必要なセットアツプ準備
やタスクを実行するために必要なメモリ・アクセスのよ
うな動作を停止させてしまう。この杖態に達すると全体
的な装置性能が低下し、最悪な場合、装置衝突を引き起
こす。
ロックアウト問題を解決することはメモリ・キャッシュ
を存する装置ではいっそう困難になる。
なぜなら、主プロセッサがキャッシュ−ヒツト列にはい
る可能性があるからである。このことはデータバスを獲
得し、必要となる情報転送を実施することを妨げてしま
う。
従って、本発明の主目的は、主データバスにおけるデー
タ転送のデニーティ・サイクルが高い期間でも、こうし
たシステムのＣＰＵに対しあらかじめ選択された時間を
データ転送のために保証することである。
更に本発明の目的は、システムのアービトレーシ１７作
用を再構築することな（こうした時間を提供することで
ある。
また本発明の別の目的は、バス時間を主プロセッサに割
り当てるときに主プロセッサのキャッシュ転送を考慮す
ることである。
００課題を解決するための手段 本発明ではＣＰＵがデータバスを所有する場合に優先制
御を生成し、ＣＰＵがデータバスから強制待避させられ
ることを回避する。この優先は中央アーピトレーシ１ン
Φコントローラに達スルバス要求信号を変更するロジッ
クにより導入される。
バス要求ラインを制御することにより、ＣＰＵがデータ
バスを所有する場合には、要求信号はメモリ・キャッシ
ュへのアクセスが成功した場合のみ中央アービトレーシ
ロン・コントローラに至Ｉ）、ＣＰＵはデータバス転送
を実行する機会を得ることができる。一方、ＣＰＵはメ
モリΦキャッシュの動作をデータバスを通じ主メモリを
アクセスすることと同等と認識する。更に、最初のバス
要求が達してから規定期間内のバス要求のキャンセルを
タイムタウトすることで、本発明の実施例ではダイナミ
ック主メモリのリフレッシュを保証することが可能とな
る。
Ｅ、実施例 本発明の実施例を図を参照しながら説明する。
第１図は本発明を実施したシステムであり、ＣＰＵ１０
０、例えばインテル社（７）８０３８８、キャッシュ１
０５、キャッシュ・コントローラ１１０を有し、これら
は制御バス１２５、データバス１３０、アドレス・バス
１３５を含む一連のＣＰＵ信号バス１４０により他の装
置と接続されてイル。ＣＰＵ信号バス１４０は一連のパ
フフ１１７０により、対応するシステムバス１４０°ト
分離されている。バッファ１７０はＣＰＵにシステムバ
スセット１４０′とは無関係に、バス１４０上のインス
トラフシロンとデータを処理させる。
バスセット１４０には主メモリ１４５が接続されており
、主メモリは直接リード・ライト可能なダイナミック記
憶装置である。またメモリ・コントローラ１５０、アー
ビトレーシヨンのコントローラ１５５、そしてバスセッ
ト１４０上の直接メモリ転送を制御するＤＭＡコントロ
ーラ１６０も接続されている。
本発明によるシステムでは接続ポイント１６５が用意さ
れ、例えばバスマスタのようなインターフェイスｌｆｆ
！ｊ１７５がデータバスのシステムバスセット１４０”
への接続を制御する。これらの接続は既によく知られて
いるように、通常回路基板をカード・エツジΦコネクタ
を備えたスロットに挿入して実現される（第１図にのみ
エツジの図を示す）。インターフェイス装置１７５はＩ
１０装置１８０などの様々な他の装置に接続される。１
８０などの装置としては、例えばディスク装置やテープ
・ユニットなどがある（図示せず）。バスマスタのよう
なインターフェイス装置１７５を含みデータバスを制御
するこうした装置構成は、ＩＢＭのマイクロ・チャネル
・アーキテクチャで説明されており、　ｒ　ＩＢＭ　Ｐ
ｅｒｓｏｎａｌ　Ｓｙｓｔｅｍ／２Ｈａｒｄｗａｒｅ　
Ｉｎｔｅｒｆａｃｅ　Ｔｅｃｈｎｉｃａｌ阿ａｎｕａｌ
　Ｊに詳細に述べられている。このようなシステムでは
、中央アービトレーシぴン・コントローラ１５５はデー
タバス１３０′の制御を受け持つ装置の優先順位を設定
し、ＤＭＡコントローラ１６０はよく知られるようにこ
のバス上で実際の転送を調整する。典型的なアービトレ
ーシロン優先順位割当を表１に示す。
表１ 基本割り当て メモリ・リフレッシュ エラー復帰 ＤＭＡポートＯ ＤＭＡ　　　ポ　−　ト　！ ＤＭＡポート２ ＤＭＡポート３ ＤＭＡ　　　ポ　−　ト　４ ＤＭＡ　　　ポ　−　ト　５ ＤＭＡポート６ ＤＭＡポート７ 予備 予備 予備 予備 Ｃ予備 Ｄ　　　　　予備 Ｅ　　　　　予備 Ｆ　　　　　システムボードプロセッ サ（ＣＰＵ） さて、第２図は従来例を示すもので、データバス１３０
″の所有権の制御信号を伝達する制御バス１２５’　　
（第１図参照）の一部を構成する信号線グループ２１０
を含んでいる。
チャネル２２０は＋ＡＲＢ／−ＧＲＡＮＴ信号を伝送し
、この信号はバス所有権を設定するアービトレーシ騨ン
が発生している期間（ＡＲＢ）と所有権が決定した期間
（ＧＲＡＮＴ）を区別する。
また、様々なマスタ１７５はそれぞれ所有権の割当にし
たがって機能できる。チャネル２４０は−ＰＲＥＥＭＰ
Ｔ信号を伝送し、これは一つ以上のマスタ装置、例えば
装置！　１７５　、！：　ＣＰ　Ｕ　１００　カデータ
バス１３０′をアクセスするために待機している場合に
発生する。チャネル２５０は−ＢＵＲ８Ｔ信号を伝送し
、これは装置１７５がデータバス１３０′を所有した時
装置１７５によりアサートされ、マルチあるいはバース
ト転送が可能な装置か否かを示す。
更に中央アービトレーション・コントローラ１５５に接
続されるものとして、アービトレーション・バス（ＡＲ
Ｂ　　ＢＵＳ）２８０があり、４ライン（Ｏ〜３）で構
成され、ライン上にはデータバス１３０°の所有権を獲
得するためにアービトレーション・レベルがアサートさ
れ、チャネル２２０にＧＲＡＮＴ信号がアサートされる
期間に所有者を明示する。
第３図に於いてＡＮＤゲート３１０は＋ＣＰＵＰＲＥ信
号を生成し、該信号は−Ｐ　ＲＥ　Ｅ　Ｍ　Ｐ　Ｔ。
＋ＨＯＬＤ、＋ＡＲＢ／ＧＲＡＮＴ１　ＡＲＢＢＵＳ（
１１１１＝ＦがＣＰＵ　ｌ　００に対応）の各信号を基
本にしており、ＣＰＵがデータ！くス１３０゛を所有し
たことを示すものである。この＋ＣＰＵＰＲＥ信号は遅
延タイマ３１５をトリガする。
遅延タイマはシステム規則に違反することのないよう、
またデータを失わぬように主メモリのリフレッシュ要求
範囲内に選択された規定時間だけ信号を生成する。カウ
ンタ３２０はキャシュ・コントローラ１１０によるキャ
ッシュ・ヒツトを計数し、規定計数後、望ましくは２カ
ウント後に＋２ＨＩＴ信号をセットする。２ヒツトが選
択される理由は、ヒツトが連続して発生する可能性が高
いことを示すのに十分であり、その時ＣＰＵがバス１３
０′を放棄できるからである。＋ＤＥＬＡＹ信号と＋２
ＨＩＴの反転信号はゲート３３０でＡＮＤされてブロッ
ク（Ｂ　Ｌ　Ｋ　）信号を生成し、ＢＬＫの反転信号は
ＡＮＤゲート３４０に−ＰＲＥＥＭＰＴの反転信号と共
に入力されて信号Ｇを生成する。信号Ｇは＋ＣＡＣＨＥ
ＨＩ　Ｔ／−Ｍ　Ｉ　ＳＳ信号と共にＡＮＤゲート３５
０に入力され、−Ｐ’倍信号生成する。−Ｐ′倍信号−
ＰＲＥ　ＥＭＰＴ信号を変更したもので、ＣＰＵ１００
がバス１３０°を所有しているときに発生する要求を、
２連続キヤツシユ・ヒツトが発生するかまたはそうした
所有権保持期間中に起こった最初の要求の後に遅延期間
が消滅するまでブロックする。
第４図では本実施例にしたがって第２図の構成が変更さ
れており、信号ライン２４０は上述した一ＰＲＥＥＭＰ
Ｔ要求信号を変更して生成した一Ｐ’信号を伝送する。
この要求信号−ＰＲＥＥＭＰＴの変更による効果は、第
５図に示す２つのタイミング図により理解される。最初
の図は２キャッシュ番ヒツト状態を示し、２番目の図は
遅延タイムアウト状態を示す。
Ｆ１発明の効果 本発明によれば、主プロセッサ（ＣＰＵ）に対し予め選
択された時間をデータ転送のために保証することができ
る。
【図面の簡単な説明】
第１図は本発明を実施するのに適した装置のブロック図
である。 第２図は従来技術による中央アービトレーション・コン
トローラとＤＭＡコントローラに供給される制御信号を
示すブロック図である。 第３図は本発明により変更を加えた要求信号生成のため
のロジックのブロック図である。 第４図は本発明の実施例に従って中央アービトレーショ
ン・コントローラとＤＭＡコントローラに供給される変
更されたバス要求信号の応用例を示すブロック図である
。 第５図は本発明に従ったアービトレーション・シーケン
スのタイミング図である。

Claims (4)

    【特許請求の範囲】
  1. （１）データバスと、 主プロセッサを含む複数のマスタと、 前記マスタからのバス要求信号に応答して前記データバ
    スの所有を調停し、現バス所有者を識別するバス信号を
    生成するアービトレーション制御論理と、 データを供給するときに第１の論理信号を生成するキャ
    ッシュ装置と、 前記バス信号を受け取って、前記主プロセッサが前記デ
    ータバスの所有者であることを示す期間を検知し、該期
    間中第２の論理信号を生成する手段と、 前記第１の論理信号を計数し、規定数に達した後、第３
    の論理信号を生成する手段と、 前記第２及び第３の論理信号並びに前記バス要求信号を
    受け取り、前記第２論理信号が活動状態にあり且つ前記
    第３論理信号が非活動状態にあるときに前記バス要求信
    号をブロックするゲート手段と、 を具備する、キャッシュを有するプロセッサの優先制御
    システム。
  2. （２）前記第２論理信号が活動状態の間にバス要求信号
    が生じたことを検知して、所定の遅延後に第４の論理信
    号を生成する手段を設け、前記ゲート手段は該第４の論
    理信号に応答して前記バス要求信号のブロックを取り消
    す、請求項１に記載のシステム。
  3. （３）前記規定数が２である、請求項１又は２に記載の
    システム。
  4. （４）周期的なリフレッシュを必要とする主メモリを含
    み、前記所定の遅延が該主メモリのリフレッシュ周期よ
    りも短くなるように選ばれている、請求項２に記載のシ
    ステム。
JP2286059A 1989-10-27 1990-10-25 キヤツシユを有するプロセツサのための優先制御システム Expired - Lifetime JPH0656602B2 (ja)

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Application Number Priority Date Filing Date Title
US428259 1989-10-27
US07/428,259 US5293493A (en) 1989-10-27 1989-10-27 Preemption control for central processor with cache

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JPH03150654A true JPH03150654A (ja) 1991-06-27
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JP (1) JPH0656602B2 (ja)
KR (1) KR930005725B1 (ja)
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