JPH03150654A - キヤツシユを有するプロセツサのための優先制御システム - Google Patents
キヤツシユを有するプロセツサのための優先制御システムInfo
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- JPH03150654A JPH03150654A JP2286059A JP28605990A JPH03150654A JP H03150654 A JPH03150654 A JP H03150654A JP 2286059 A JP2286059 A JP 2286059A JP 28605990 A JP28605990 A JP 28605990A JP H03150654 A JPH03150654 A JP H03150654A
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- 230000004044 response Effects 0.000 claims 2
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 230000006399 behavior Effects 0.000 description 2
- 108091008716 AR-B Proteins 0.000 description 1
- 230000009172 bursting Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/366—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a centralised polling arbiter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明はコンピユー、夕・システム一般、特に主プロセ
ッサを含む複数のマスタにより制御されるデータバスを
存し、またあらかじめ定められたアービトレーシ1ン規
則に従ってバス時間を割り当てるコンピュータ・システ
ムに関する。
ッサを含む複数のマスタにより制御されるデータバスを
存し、またあらかじめ定められたアービトレーシ1ン規
則に従ってバス時間を割り当てるコンピュータ・システ
ムに関する。
B、従来の技術
IBMのマイクロ・チャネル・アーキテクチャに従うよ
うなコンピュータ・システムでは、複数のマスタのそれ
ぞれがシステムの主データバス」二をデータ転送制御で
きることが知られている。このようなマスタの利用は、
主プロセッサユニット(CP U)をI10装置と主メ
モリ間のデータ転送やI10装置間のデ:り転送から解
放させる。
うなコンピュータ・システムでは、複数のマスタのそれ
ぞれがシステムの主データバス」二をデータ転送制御で
きることが知られている。このようなマスタの利用は、
主プロセッサユニット(CP U)をI10装置と主メ
モリ間のデータ転送やI10装置間のデ:り転送から解
放させる。
こうした負荷を免れることにより、CPUはデータ処理
や他の装置が実行するデータ転送のセットアツプに専念
できる。
や他の装置が実行するデータ転送のセットアツプに専念
できる。
このようなシステムでは、バス時間を割り当てるために
各装置に優先順位が定められている。CPUはデフォル
トか、あるいは残余優先順位が割り振られ、バス上での
作用が好ましく他の装置に割り当てられるよう認識する
。もしキューが発展した場合は、CPUを含む装置はバ
スの各アービトレーシ1ン・サイクルの獲得を競い、優
先順位の最も高いものが獲得する。バースト装置が連続
して高優先順位を主張する可能性があるため、公平(f
airness)制限がしばしばバースト装置に対して
利用され、キューに入る前に現存のキューが消滅するま
で待つよう強制する。
各装置に優先順位が定められている。CPUはデフォル
トか、あるいは残余優先順位が割り振られ、バス上での
作用が好ましく他の装置に割り当てられるよう認識する
。もしキューが発展した場合は、CPUを含む装置はバ
スの各アービトレーシ1ン・サイクルの獲得を競い、優
先順位の最も高いものが獲得する。バースト装置が連続
して高優先順位を主張する可能性があるため、公平(f
airness)制限がしばしばバースト装置に対して
利用され、キューに入る前に現存のキューが消滅するま
で待つよう強制する。
C1発明が解決しようとする課題
この作用はデータバス上で作業率が高くならない内は、
バス時間割当に対し効率的に機能する。
バス時間割当に対し効率的に機能する。
しかしそうでない場合には、CPUは優先順位規則に従
ってバス利用機会が稀であり、他の装置がバスを優先使
用した場合には、■バスサイクル後にバンプ・オフ(b
umped on) してしまう。この吠況はCPUを
ロックアウトし、データ転送に必要なセットアツプ準備
やタスクを実行するために必要なメモリ・アクセスのよ
うな動作を停止させてしまう。この杖態に達すると全体
的な装置性能が低下し、最悪な場合、装置衝突を引き起
こす。
ってバス利用機会が稀であり、他の装置がバスを優先使
用した場合には、■バスサイクル後にバンプ・オフ(b
umped on) してしまう。この吠況はCPUを
ロックアウトし、データ転送に必要なセットアツプ準備
やタスクを実行するために必要なメモリ・アクセスのよ
うな動作を停止させてしまう。この杖態に達すると全体
的な装置性能が低下し、最悪な場合、装置衝突を引き起
こす。
ロックアウト問題を解決することはメモリ・キャッシュ
を存する装置ではいっそう困難になる。
を存する装置ではいっそう困難になる。
なぜなら、主プロセッサがキャッシュ−ヒツト列にはい
る可能性があるからである。このことはデータバスを獲
得し、必要となる情報転送を実施することを妨げてしま
う。
る可能性があるからである。このことはデータバスを獲
得し、必要となる情報転送を実施することを妨げてしま
う。
従って、本発明の主目的は、主データバスにおけるデー
タ転送のデニーティ・サイクルが高い期間でも、こうし
たシステムのCPUに対しあらかじめ選択された時間を
データ転送のために保証することである。
タ転送のデニーティ・サイクルが高い期間でも、こうし
たシステムのCPUに対しあらかじめ選択された時間を
データ転送のために保証することである。
更に本発明の目的は、システムのアービトレーシ17作
用を再構築することな(こうした時間を提供することで
ある。
用を再構築することな(こうした時間を提供することで
ある。
また本発明の別の目的は、バス時間を主プロセッサに割
り当てるときに主プロセッサのキャッシュ転送を考慮す
ることである。
り当てるときに主プロセッサのキャッシュ転送を考慮す
ることである。
00課題を解決するための手段
本発明ではCPUがデータバスを所有する場合に優先制
御を生成し、CPUがデータバスから強制待避させられ
ることを回避する。この優先は中央アーピトレーシ1ン
Φコントローラに達スルバス要求信号を変更するロジッ
クにより導入される。
御を生成し、CPUがデータバスから強制待避させられ
ることを回避する。この優先は中央アーピトレーシ1ン
Φコントローラに達スルバス要求信号を変更するロジッ
クにより導入される。
バス要求ラインを制御することにより、CPUがデータ
バスを所有する場合には、要求信号はメモリ・キャッシ
ュへのアクセスが成功した場合のみ中央アービトレーシ
ロン・コントローラに至I)、CPUはデータバス転送
を実行する機会を得ることができる。一方、CPUはメ
モリΦキャッシュの動作をデータバスを通じ主メモリを
アクセスすることと同等と認識する。更に、最初のバス
要求が達してから規定期間内のバス要求のキャンセルを
タイムタウトすることで、本発明の実施例ではダイナミ
ック主メモリのリフレッシュを保証することが可能とな
る。
バスを所有する場合には、要求信号はメモリ・キャッシ
ュへのアクセスが成功した場合のみ中央アービトレーシ
ロン・コントローラに至I)、CPUはデータバス転送
を実行する機会を得ることができる。一方、CPUはメ
モリΦキャッシュの動作をデータバスを通じ主メモリを
アクセスすることと同等と認識する。更に、最初のバス
要求が達してから規定期間内のバス要求のキャンセルを
タイムタウトすることで、本発明の実施例ではダイナミ
ック主メモリのリフレッシュを保証することが可能とな
る。
E、実施例
本発明の実施例を図を参照しながら説明する。
第1図は本発明を実施したシステムであり、CPU10
0、例えばインテル社(7)80388、キャッシュ1
05、キャッシュ・コントローラ110を有し、これら
は制御バス125、データバス130、アドレス・バス
135を含む一連のCPU信号バス140により他の装
置と接続されてイル。CPU信号バス140は一連のパ
フフ1170により、対応するシステムバス140°ト
分離されている。バッファ170はCPUにシステムバ
スセット140′とは無関係に、バス140上のインス
トラフシロンとデータを処理させる。
0、例えばインテル社(7)80388、キャッシュ1
05、キャッシュ・コントローラ110を有し、これら
は制御バス125、データバス130、アドレス・バス
135を含む一連のCPU信号バス140により他の装
置と接続されてイル。CPU信号バス140は一連のパ
フフ1170により、対応するシステムバス140°ト
分離されている。バッファ170はCPUにシステムバ
スセット140′とは無関係に、バス140上のインス
トラフシロンとデータを処理させる。
バスセット140には主メモリ145が接続されており
、主メモリは直接リード・ライト可能なダイナミック記
憶装置である。またメモリ・コントローラ150、アー
ビトレーシヨンのコントローラ155、そしてバスセッ
ト140上の直接メモリ転送を制御するDMAコントロ
ーラ160も接続されている。
、主メモリは直接リード・ライト可能なダイナミック記
憶装置である。またメモリ・コントローラ150、アー
ビトレーシヨンのコントローラ155、そしてバスセッ
ト140上の直接メモリ転送を制御するDMAコントロ
ーラ160も接続されている。
本発明によるシステムでは接続ポイント165が用意さ
れ、例えばバスマスタのようなインターフェイスlff
!j175がデータバスのシステムバスセット140”
への接続を制御する。これらの接続は既によく知られて
いるように、通常回路基板をカード・エツジΦコネクタ
を備えたスロットに挿入して実現される(第1図にのみ
エツジの図を示す)。インターフェイス装置175はI
10装置180などの様々な他の装置に接続される。1
80などの装置としては、例えばディスク装置やテープ
・ユニットなどがある(図示せず)。バスマスタのよう
なインターフェイス装置175を含みデータバスを制御
するこうした装置構成は、IBMのマイクロ・チャネル
・アーキテクチャで説明されており、 r IBM P
ersonal System/2Hardware
Interface Technical阿anual
Jに詳細に述べられている。このようなシステムでは
、中央アービトレーシぴン・コントローラ155はデー
タバス130′の制御を受け持つ装置の優先順位を設定
し、DMAコントローラ160はよく知られるようにこ
のバス上で実際の転送を調整する。典型的なアービトレ
ーシロン優先順位割当を表1に示す。
れ、例えばバスマスタのようなインターフェイスlff
!j175がデータバスのシステムバスセット140”
への接続を制御する。これらの接続は既によく知られて
いるように、通常回路基板をカード・エツジΦコネクタ
を備えたスロットに挿入して実現される(第1図にのみ
エツジの図を示す)。インターフェイス装置175はI
10装置180などの様々な他の装置に接続される。1
80などの装置としては、例えばディスク装置やテープ
・ユニットなどがある(図示せず)。バスマスタのよう
なインターフェイス装置175を含みデータバスを制御
するこうした装置構成は、IBMのマイクロ・チャネル
・アーキテクチャで説明されており、 r IBM P
ersonal System/2Hardware
Interface Technical阿anual
Jに詳細に述べられている。このようなシステムでは
、中央アービトレーシぴン・コントローラ155はデー
タバス130′の制御を受け持つ装置の優先順位を設定
し、DMAコントローラ160はよく知られるようにこ
のバス上で実際の転送を調整する。典型的なアービトレ
ーシロン優先順位割当を表1に示す。
表1
基本割り当て
メモリ・リフレッシュ
エラー復帰
DMAポートO
DMA ポ − ト !
DMAポート2
DMAポート3
DMA ポ − ト 4
DMA ポ − ト 5
DMAポート6
DMAポート7
予備
予備
予備
予備
C予備
D 予備
E 予備
F システムボードプロセッ
サ(CPU)
さて、第2図は従来例を示すもので、データバス130
″の所有権の制御信号を伝達する制御バス125’
(第1図参照)の一部を構成する信号線グループ210
を含んでいる。
″の所有権の制御信号を伝達する制御バス125’
(第1図参照)の一部を構成する信号線グループ210
を含んでいる。
チャネル220は+ARB/−GRANT信号を伝送し
、この信号はバス所有権を設定するアービトレーシ騨ン
が発生している期間(ARB)と所有権が決定した期間
(GRANT)を区別する。
、この信号はバス所有権を設定するアービトレーシ騨ン
が発生している期間(ARB)と所有権が決定した期間
(GRANT)を区別する。
また、様々なマスタ175はそれぞれ所有権の割当にし
たがって機能できる。チャネル240は−PREEMP
T信号を伝送し、これは一つ以上のマスタ装置、例えば
装置! 175 、!: CP U 100 カデータ
バス130′をアクセスするために待機している場合に
発生する。チャネル250は−BUR8T信号を伝送し
、これは装置175がデータバス130′を所有した時
装置175によりアサートされ、マルチあるいはバース
ト転送が可能な装置か否かを示す。
たがって機能できる。チャネル240は−PREEMP
T信号を伝送し、これは一つ以上のマスタ装置、例えば
装置! 175 、!: CP U 100 カデータ
バス130′をアクセスするために待機している場合に
発生する。チャネル250は−BUR8T信号を伝送し
、これは装置175がデータバス130′を所有した時
装置175によりアサートされ、マルチあるいはバース
ト転送が可能な装置か否かを示す。
更に中央アービトレーション・コントローラ155に接
続されるものとして、アービトレーション・バス(AR
B BUS)280があり、4ライン(O〜3)で構
成され、ライン上にはデータバス130°の所有権を獲
得するためにアービトレーション・レベルがアサートさ
れ、チャネル220にGRANT信号がアサートされる
期間に所有者を明示する。
続されるものとして、アービトレーション・バス(AR
B BUS)280があり、4ライン(O〜3)で構
成され、ライン上にはデータバス130°の所有権を獲
得するためにアービトレーション・レベルがアサートさ
れ、チャネル220にGRANT信号がアサートされる
期間に所有者を明示する。
第3図に於いてANDゲート310は+CPUPRE信
号を生成し、該信号は−P RE E M P T。
号を生成し、該信号は−P RE E M P T。
+HOLD、+ARB/GRANT1 ARBBUS(
1111=FがCPU l 00に対応)の各信号を基
本にしており、CPUがデータ!くス130゛を所有し
たことを示すものである。この+CPUPRE信号は遅
延タイマ315をトリガする。
1111=FがCPU l 00に対応)の各信号を基
本にしており、CPUがデータ!くス130゛を所有し
たことを示すものである。この+CPUPRE信号は遅
延タイマ315をトリガする。
遅延タイマはシステム規則に違反することのないよう、
またデータを失わぬように主メモリのリフレッシュ要求
範囲内に選択された規定時間だけ信号を生成する。カウ
ンタ320はキャシュ・コントローラ110によるキャ
ッシュ・ヒツトを計数し、規定計数後、望ましくは2カ
ウント後に+2HIT信号をセットする。2ヒツトが選
択される理由は、ヒツトが連続して発生する可能性が高
いことを示すのに十分であり、その時CPUがバス13
0′を放棄できるからである。+DELAY信号と+2
HITの反転信号はゲート330でANDされてブロッ
ク(B L K )信号を生成し、BLKの反転信号は
ANDゲート340に−PREEMPTの反転信号と共
に入力されて信号Gを生成する。信号Gは+CACHE
HI T/−M I SS信号と共にANDゲート35
0に入力され、−P’倍信号生成する。−P′倍信号−
PRE EMPT信号を変更したもので、CPU100
がバス130°を所有しているときに発生する要求を、
2連続キヤツシユ・ヒツトが発生するかまたはそうした
所有権保持期間中に起こった最初の要求の後に遅延期間
が消滅するまでブロックする。
またデータを失わぬように主メモリのリフレッシュ要求
範囲内に選択された規定時間だけ信号を生成する。カウ
ンタ320はキャシュ・コントローラ110によるキャ
ッシュ・ヒツトを計数し、規定計数後、望ましくは2カ
ウント後に+2HIT信号をセットする。2ヒツトが選
択される理由は、ヒツトが連続して発生する可能性が高
いことを示すのに十分であり、その時CPUがバス13
0′を放棄できるからである。+DELAY信号と+2
HITの反転信号はゲート330でANDされてブロッ
ク(B L K )信号を生成し、BLKの反転信号は
ANDゲート340に−PREEMPTの反転信号と共
に入力されて信号Gを生成する。信号Gは+CACHE
HI T/−M I SS信号と共にANDゲート35
0に入力され、−P’倍信号生成する。−P′倍信号−
PRE EMPT信号を変更したもので、CPU100
がバス130°を所有しているときに発生する要求を、
2連続キヤツシユ・ヒツトが発生するかまたはそうした
所有権保持期間中に起こった最初の要求の後に遅延期間
が消滅するまでブロックする。
第4図では本実施例にしたがって第2図の構成が変更さ
れており、信号ライン240は上述した一PREEMP
T要求信号を変更して生成した一P’信号を伝送する。
れており、信号ライン240は上述した一PREEMP
T要求信号を変更して生成した一P’信号を伝送する。
この要求信号−PREEMPTの変更による効果は、第
5図に示す2つのタイミング図により理解される。最初
の図は2キャッシュ番ヒツト状態を示し、2番目の図は
遅延タイムアウト状態を示す。
5図に示す2つのタイミング図により理解される。最初
の図は2キャッシュ番ヒツト状態を示し、2番目の図は
遅延タイムアウト状態を示す。
F1発明の効果
本発明によれば、主プロセッサ(CPU)に対し予め選
択された時間をデータ転送のために保証することができ
る。
択された時間をデータ転送のために保証することができ
る。
第1図は本発明を実施するのに適した装置のブロック図
である。 第2図は従来技術による中央アービトレーション・コン
トローラとDMAコントローラに供給される制御信号を
示すブロック図である。 第3図は本発明により変更を加えた要求信号生成のため
のロジックのブロック図である。 第4図は本発明の実施例に従って中央アービトレーショ
ン・コントローラとDMAコントローラに供給される変
更されたバス要求信号の応用例を示すブロック図である
。 第5図は本発明に従ったアービトレーション・シーケン
スのタイミング図である。
である。 第2図は従来技術による中央アービトレーション・コン
トローラとDMAコントローラに供給される制御信号を
示すブロック図である。 第3図は本発明により変更を加えた要求信号生成のため
のロジックのブロック図である。 第4図は本発明の実施例に従って中央アービトレーショ
ン・コントローラとDMAコントローラに供給される変
更されたバス要求信号の応用例を示すブロック図である
。 第5図は本発明に従ったアービトレーション・シーケン
スのタイミング図である。
Claims (4)
- (1)データバスと、 主プロセッサを含む複数のマスタと、 前記マスタからのバス要求信号に応答して前記データバ
スの所有を調停し、現バス所有者を識別するバス信号を
生成するアービトレーション制御論理と、 データを供給するときに第1の論理信号を生成するキャ
ッシュ装置と、 前記バス信号を受け取って、前記主プロセッサが前記デ
ータバスの所有者であることを示す期間を検知し、該期
間中第2の論理信号を生成する手段と、 前記第1の論理信号を計数し、規定数に達した後、第3
の論理信号を生成する手段と、 前記第2及び第3の論理信号並びに前記バス要求信号を
受け取り、前記第2論理信号が活動状態にあり且つ前記
第3論理信号が非活動状態にあるときに前記バス要求信
号をブロックするゲート手段と、 を具備する、キャッシュを有するプロセッサの優先制御
システム。 - (2)前記第2論理信号が活動状態の間にバス要求信号
が生じたことを検知して、所定の遅延後に第4の論理信
号を生成する手段を設け、前記ゲート手段は該第4の論
理信号に応答して前記バス要求信号のブロックを取り消
す、請求項1に記載のシステム。 - (3)前記規定数が2である、請求項1又は2に記載の
システム。 - (4)周期的なリフレッシュを必要とする主メモリを含
み、前記所定の遅延が該主メモリのリフレッシュ周期よ
りも短くなるように選ばれている、請求項2に記載のシ
ステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US428259 | 1989-10-27 | ||
US07/428,259 US5293493A (en) | 1989-10-27 | 1989-10-27 | Preemption control for central processor with cache |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03150654A true JPH03150654A (ja) | 1991-06-27 |
JPH0656602B2 JPH0656602B2 (ja) | 1994-07-27 |
Family
ID=23698145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2286059A Expired - Lifetime JPH0656602B2 (ja) | 1989-10-27 | 1990-10-25 | キヤツシユを有するプロセツサのための優先制御システム |
Country Status (6)
Country | Link |
---|---|
US (1) | US5293493A (ja) |
EP (1) | EP0425181B1 (ja) |
JP (1) | JPH0656602B2 (ja) |
KR (1) | KR930005725B1 (ja) |
CN (1) | CN1031085C (ja) |
DE (1) | DE69026336T2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5596749A (en) * | 1992-09-21 | 1997-01-21 | Texas Instruments Incorporated | Arbitration request sequencer |
AU5987294A (en) * | 1993-02-17 | 1994-09-14 | 3Com Corporation | System for reading dynamically changing data |
US5528765A (en) * | 1993-03-15 | 1996-06-18 | R. C. Baker & Associates Ltd. | SCSI bus extension system for controlling individual arbitration on interlinked SCSI bus segments |
US6374319B1 (en) | 1999-06-22 | 2002-04-16 | Philips Electronics North America Corporation | Flag-controlled arbitration of requesting agents |
US7406554B1 (en) | 2000-07-20 | 2008-07-29 | Silicon Graphics, Inc. | Queue circuit and method for memory arbitration employing same |
US6816947B1 (en) * | 2000-07-20 | 2004-11-09 | Silicon Graphics, Inc. | System and method for memory arbitration |
US7543093B2 (en) * | 2004-08-30 | 2009-06-02 | Shanghai Magima Digital Information Co., Ltd. | Method and system for stream burst data transfer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58107934A (ja) * | 1981-12-21 | 1983-06-27 | Matsushita Electric Ind Co Ltd | バス制御方式 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4237534A (en) * | 1978-11-13 | 1980-12-02 | Motorola, Inc. | Bus arbiter |
FR2462745B1 (fr) * | 1979-07-30 | 1986-01-03 | Jeumont Schneider | Dispositif de partage temporel de l'acces a une memoire connectee a un bus unique entre un calculateur central et une pluralite de calculateurs peripheriques |
US4323965A (en) * | 1980-01-08 | 1982-04-06 | Honeywell Information Systems Inc. | Sequential chip select decode apparatus and method |
JPS57196335A (en) * | 1981-05-27 | 1982-12-02 | Mitsubishi Electric Corp | Shared storage device |
JPS6052468B2 (ja) * | 1982-03-04 | 1985-11-19 | 株式会社東芝 | Dmaバス負荷可変装置 |
US4570220A (en) * | 1983-11-25 | 1986-02-11 | Intel Corporation | High speed parallel bus and data transfer method |
JPS60151769A (ja) * | 1984-01-19 | 1985-08-09 | Fujitsu Ltd | バス制御方式 |
US4941086A (en) * | 1984-02-02 | 1990-07-10 | International Business Machines Corporation | Program controlled bus arbitration for a distributed array processing system |
US4833596A (en) * | 1985-02-28 | 1989-05-23 | International Business Machines Corporation | Logical arrangement for controlling use of different system displays by main processor and co-processor |
US4757441A (en) * | 1985-02-28 | 1988-07-12 | International Business Machines Corporation | Logical arrangement for controlling use of different system displays by main proessor and coprocessor |
US4689786A (en) * | 1985-03-21 | 1987-08-25 | Apple Computer, Inc. | Local area network with self assigned address method |
US4760515A (en) * | 1985-10-28 | 1988-07-26 | International Business Machines Corporation | Arbitration apparatus for determining priority of access to a shared bus on a rotating priority basis |
JPS62266640A (ja) * | 1986-05-15 | 1987-11-19 | Omron Tateisi Electronics Co | バスア−ビトレ−シヨン回路 |
US5051946A (en) * | 1986-07-03 | 1991-09-24 | Unisys Corporation | Integrated scannable rotational priority network apparatus |
US4980854A (en) * | 1987-05-01 | 1990-12-25 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
US4947368A (en) * | 1987-05-01 | 1990-08-07 | Digital Equipment Corporation | Lookahead bus arbitration system with override of conditional access grants by bus cycle extensions for multicycle data transfers |
US5129090A (en) * | 1988-05-26 | 1992-07-07 | Ibm Corporation | System bus preempt for 80386 when running in an 80386/82385 microcomputer system with arbitration |
US5032984A (en) * | 1988-09-19 | 1991-07-16 | Unisys Corporation | Data bank priority system |
US4982404A (en) * | 1988-10-12 | 1991-01-01 | American Standard Inc. | Method and apparatus for insuring operation of a multiple part system controller |
US5047921A (en) * | 1989-01-31 | 1991-09-10 | International Business Machines Corporation | Asynchronous microprocessor random access memory arbitration controller |
US4969120A (en) * | 1989-02-13 | 1990-11-06 | International Business Machines Corporation | Data processing system for time shared access to a time slotted bus |
US5119292A (en) * | 1989-07-21 | 1992-06-02 | Clearpoint Research Corporation | Bus device which abstains from round robin arbitration |
-
1989
- 1989-10-27 US US07/428,259 patent/US5293493A/en not_active Expired - Fee Related
-
1990
- 1990-10-15 CN CN90108431A patent/CN1031085C/zh not_active Expired - Fee Related
- 1990-10-15 KR KR1019900016328A patent/KR930005725B1/ko not_active IP Right Cessation
- 1990-10-17 DE DE69026336T patent/DE69026336T2/de not_active Expired - Fee Related
- 1990-10-17 EP EP90311379A patent/EP0425181B1/en not_active Expired - Lifetime
- 1990-10-25 JP JP2286059A patent/JPH0656602B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58107934A (ja) * | 1981-12-21 | 1983-06-27 | Matsushita Electric Ind Co Ltd | バス制御方式 |
Also Published As
Publication number | Publication date |
---|---|
EP0425181A3 (en) | 1991-10-23 |
KR910008593A (ko) | 1991-05-31 |
CN1050936A (zh) | 1991-04-24 |
DE69026336T2 (de) | 1996-10-10 |
DE69026336D1 (de) | 1996-05-09 |
US5293493A (en) | 1994-03-08 |
CN1031085C (zh) | 1996-02-21 |
KR930005725B1 (ko) | 1993-06-24 |
JPH0656602B2 (ja) | 1994-07-27 |
EP0425181B1 (en) | 1996-04-03 |
EP0425181A2 (en) | 1991-05-02 |
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