DE69026336T2

DE69026336T2 - Bevorrechtigungsschaltung für ein Rechnersystem

Info

Publication number: DE69026336T2
Application number: DE69026336T
Authority: DE
Inventors: Bruce Alan Smith; Loc Tien Tran
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-10-27
Filing date: 1990-10-17
Publication date: 1996-10-10
Anticipated expiration: 2010-10-18
Also published as: CN1050936A; EP0425181A2; KR910008593A; CN1031085C; EP0425181A3; KR930005725B1; EP0425181B1; JPH0656602B2; JPH03150654A; DE69026336D1; US5293493A

Description

Die vorliegende Erfindung betrifft eine Bevorrechtigungsschaltung für Rechnersysteme, die einen Datenbus umfassen, der durch mehrere Masters gesteuert werden kann, von denen einer ein Hauptprozessor ist, und die nach einem vorbestimmten Schiedsschema Buszeit zuweisen.
Rechnersysteme wie z.B. solche, die der Micro-Channel- Architektur der IBM Corporation entsprechen, haben bekanntlich mehrere Masters, die Datenübertragungen über den Hauptdatenbus des Systems verwalten können. Die Verwendung solcher Masters dient der Entlastung der Zentraleinheit (CPU) von der intensiven Beteiligung an Datenübertragungen zwischen I/O-Geräten (Eingabe/Ausgabe-Geräten) und dem Hauptspeicher sowie auch von I/O-Gerät zu I/O-Gerät. Durch diese Entlastung kann sich die CPU umfassender auf die Verarbeitung von Daten und auf die Einrichtung von Ubertragungen, die andere Geräte dann ausführen, konzentrieren.
In solchen Systemen werden für die Zuweisung von Buszeit auf dem Datenbus für bestimmte Geräte Prioritäten festgelegt. Der CPU wird die Standard- oder Restpriorität zugewiesen, weil die Hauptarbeit auf dem Bus möglichst anderen Geräten zugewiesen wird. Wenn sich eine Warteschlange bildet, konkurrieren die Geräte einschließlich der CPU in jedem Schiedszyklus um den Bus, und das Gerät mit der höchsten Priorität gewinnt. Da Geräte mit Stoßbetrieb ihre hohe Priorität ständig durchsetzen können, wird oft eine "Fairneß- Beschränkung" verwendet, die solche Geräte zwingt zu warten, bis die vorhandene Warteschlange verschwunden ist, bevor sie sich wieder in die Schlange einreihen können.
Dieser Prozeß funktioniert gut, um Buszeit effizient zuzuweisen, solange die Auslastung des Datenbusses nicht besonders hoch ist. Dann hat die CPU aufgrund des Prioritätsschemas nämlich nur selten Zugriff auf den Bus und wird nach einem Zyklus wieder herausgedrängt, wenn ein anderes Gerät ihr den Bus entzieht. Dadurch kann die CPU so sehr ausgesperrt werden, daß sie nicht mehr die für Datenübertragungen erforderliche vorbereitende Einrichtung oder sonstige Aktivitäten wie die zur Erfüllung ihrer Aufgaben nötigen Speicherzugriffe durchführen kann. Wenn dieser Zustand erreicht ist, sinkt die Geschwindigkeit des Gesamtsystems, und in Extremfällen stürzt das System ab. Besonders kompliziert ist die Lösung des Problems des Aussperrens bei Systemen mit Speicher-Cache, da der Hauptprozessor eine Folge von Cache-Hits eingeben kann, die den Zugriff auf den Datenbus für die notwendige Informationsübertragung erübrigen.
In Patent Abstracts of Japan, Bd. 7, Nr. 48 (p-178) [1193] vom 24.02.83, ist ein gemeinsam genutztes Speichergerät mit einer Prioritätsentscheidungsschaltung beschrieben. Mit Hilfe eines Zählers wird der Zeitraum bestimmt, während dessen der Zugriff auf das Gerät unterbunden ist, um die länger andauernde Unterbindung des Zugriffs anderer CPUS zu vermeiden, wenn eine CPU ausfällt, die für die Unterbindung des Zugriffs auf das Gerät zuständig ist.
Gemäß einem ersten Aspekt der Erfindung wird eine Bevorrechtigungsschaltung für ein Rechnersystem mit einem Datenbus und mehreren Masters bereitgestellt, von denen einer ein Hauptprozessor ist, wobei die Masters um den Datenbus mit Busanforderungssignalen konkurrieren, die über eine Signalbahn zu einer Schiedssteuerlogik übertragen werden, die anhand eines Bussignals den derzeitigen Businhaber identifiziert, wobei das Rechnersystem ferner ein Speichercachesystem umfaßt, das zur Zusammenarbeit mit dem Hauptprozessor mit diesem verbunden ist, um Daten aus einem Cachepuffer zu liefern, und das ein Mittel umfaßt, das für jeden Fall, in dem diese Daten geliefert werden, ein erstes Logiksignal liefert, wobei die Bevorrechtigungsschaltung folgende Elemente umfaßt:
ein Mittel zum Empfangen der Bussignale zur Erkennung von Intervallen, in denen der Hauptprozessor als Inhaber des Datenbusses identifiziert wird, und zur Erzeugung eines zweiten Logiksignals während eines jeden solchen Intervalls;
ein Mittel zum Empfangen und Zählen der ersten Logiksignale und zum Erzeugen eines dritten Logiksignals, wenn eine vorbestimmte Zahl erreicht ist;
eine Logik, die verbunden ist, um das zweite und dritte Logiksignal und die Busanforderungssignale zu empfangen, wobei die Logik die Busanforderungssignale blockiert, wenn das zweite Logiksignal aktiv ist und das dritte Logiksignal nicht aktiv ist.
Aufgrund der Erfindung kann der CPU eines solchen Rechnersystems selbst zu Zeiten mit hoher Auslastung des Hauptdatenbusses eine vorbestimmte Zeit für Datenübertragungen auf dem Bus zugesichert werden.
Diese Zeit wird ohne Umstrukturierung des Schiedsprozesses des Systems bereitgestellt. Cache-Übertragungen des Hauptprozessors werden daher bei der Zuweisung von Buszeit zum Hauptprozessor berücksichtigt.
Die vorliegende Erfindung verhindert, daß die CPU aus dem Datenbus gedrängt wird, indem sie eine gesteuerte Bevorrechtigung schafft, wenn die CPU den Datenbus innehat. Eine solche Bevorrechtigung wird vorzugsweise durch eine Logik erreicht, die die bei der zentralen Schiedssteuereinheit eingehenden Busanforderungssignale modifiziert. Indem die Busanforderungsleitung so gesteuert wird, wenn die CPU den Datenbus innehat, daß Anforderungssignale erst nach einem Muster erfolgreicher Zugriffe auf den Speicher-Cache zu der zentralen Schiedssteuerung durchkommen, hat die CPU die Gelegenheit, notwendige Datenbusübertragungen durchzuführen, während sie zugleich die Aktion des Speicher-Caches als Alternative zum Zugriff auf den Hauptspeicher über den Datenbus erkennt.
In einer bevorzugten Form der Erfindung erkennt die Logik, wenn ein Busanforderungssignal auftritt, während das zweite Logiksignal aktiv ist, und hebt die Blockierung des Busanforderungssignals auf, sobald seit der Erkennung eine vorbestimmte Zeitspanne verstrichen ist.
Indem für diese Aufhebung von Busanforderungen innerhalb eines vorbestimmten Zeitraums nach dem Eintreffen der ersten solchen Anforderung eine Wartezeit gesetzt wird, kann das bevorzugte Ausführungsbeispiel der Erfindung sicherstellen, daß die Auffrischungsanforderungen eines dynamischen Hauptspeichers erfüllt werden.
Vorzugsweise beträgt der vorbestimmte Zählerstand 2, und wenn das Rechnersystem einen Hauptspeicher hat, der eine periodische Auffrischung benötigt, wird der vorbestimmte Zeitraum kürzer gewählt als die Auffrischungsperiode des Hauptspeichers.
Die Erfindung stellt darüber hinaus ein Rechnersystem bereit, das eine solche Bevorrechtigungsschaltung umfaßt. Das Rechnersystem kann in Form eines Personal Computers ausgeführt sein, der auch andere Komponenten wie z.B. Bildschirm, Tastatur, Kommunikationsverbindungen usw. umfaßt.
Gemäß einem anderen Aspekt der Erfindung wird bereitgestellt ein Verfahren zur Steuerung von Busanforderungssignalen in einem Rechnersystem mit einem Datenbus, mehreren Masters, von denen einer ein Hauptprozessor ist, einer Schiedssteuerlogik zum Empfangen der Busanforderungssignale und zum Identifizieren des derzeitigen Businhabers anhand eines Bussignals, einem Speichercache, der zur Zusammenarbeit mit dem Hauptprozessor mit diesem verbunden ist, um Daten aus einem Cachepuffer zu liefern und für jeden Fall, in dem diese Daten geliefert werden, ein erstes Logiksignal zu liefern, wobei die Masters mit Hilfe der Busanforderungssignale um den Datenbus konkurrieren, wobei das Verfahren folgende Schritte umfaßt:
Erkennung von Intervallen, in denen der Hauptprozessor als Inhaber des Datenbusses identifiziert wird, und Erzeugung eines zweiten Logiksignals während eines jeden solchen Intervalls;
Empfangen und Zählen der ersten Logiksignale und Erzeugen eines dritten Logiksignals, wenn eine vorbestimmte Zahl erreicht ist;
Blockieren der zwei Anforderungssignale, wenn das zweite Logiksignal aktiv ist und das dritte Logiksignal nicht aktiv ist.
Vorzugsweise umfaßt das Verfahren das Erkennen eines Busanforderungssignals, wenn ein zweites Logkiksignal aktiv ist, und das Aufheben der Blockierung des Busanforderungssignals, wenn ein vorbestimmter Zeitraum seit der Erkennung des Busanforderungssignals verstrichen ist.
Ein umfassendes Verständnis der vorliegenden Erfindung ergibt sich aus der ausführlichen Beschreibung des unten vorgestellten Ausführungsbeispiels und den beiliegenden Zeichnungen, wobei gilt:
Fig. 1 ist ein Blockdiagramm eines Systems zur Implementierung der Erfindung.
Fig. 2 ist ein Blockdiagramm, das die Steuersignale, die an die zentrale Schiedssteuerung angelegt werden, und die DMA- Steuerung nach dem Stand der Technik darstellt.
Fig. 3 ist ein Blockdiagramm der Logik zur Erzeugung eines modifizierten Busanforderungssignals gemäß der Erfindung.
Fig. 4 ist ein Blockdiagramm, das das Anlegen des modifizierten Busanforderungssignals an die zentrale Schiedssteuerung und die DMA-steuerung gemäß dem Ausführungsbeispiel der Erfindung darstellt.
Fig. 5 ist ein Zeitablaufsdiagramm, das eine Schiedssequenz gemäß dem Ausführungsbeispiel der Erfindung darstellt.
In Fig. 1 umfaßt ein bevorzugtes System zur Implementierung der Erfindung eine CPU 100, wie z.B. einen Mikroprozessor 80386 der Intel Corporation, einen Cache 105 und eine Cache- Steuerung 110, die mit den anderen Systemelementen über eine Gruppe 140 von CPU-Signalbussen verbunden sind, darunter ein Steuerungsbus 125, ein Datenbus 130 und ein Adreßbus 135. Die CPU-Signalbusse 140 sind von einer entsprechenden Gruppe von CPU-Signalbussen 140' durch eine Gruppe von Puffern 170 isoliert. Durch die Puffer 170 kann die CPU Befehle und Daten über die Busse 140 unabhängig von der Systembusgruppe 140' verarbeiten, wenn die Befehle und Daten sich im Cache 105 befinden. Mit der Busgruppe 140' sind ein Hauptspeicher 145, bei dem es sich um einen direkt adressierbaren dynamischen Lese/Schreib-Speicher handelt, und eine Speichersteuerung 150 sowie eine Schiedssteuerung und eine DMA-Steuerung, mit deren Hilfe direkte Speicherübertragungen über die Busgruppe 140' gesteuert werden, verbunden.
Für Systeme gemäß der Erfindung wird vorzugsweise ein Verbindungspunkt 165 bereitgestellt, mit dessen Hilfe Busschnittstellengeräte 170 wie z.B. Bus-Master-Geräte, die einen Datenbus steuern können, mit der Systembusgruppe 140' verbunden werden können. Diese Verbindungen erfolgen in der Regel durch das Einstecken von Karten in Steckplätze, die - wie im Fach bekannt - mit Randkontakten versehen sind (nur in Fig. 1 vom Rand her gesehen dargestellt). Die Schnittstellengeräte 170 können mit den verschiedensten Geräten verbunden werden, wie z.B. mit I/O-Geräten (Eingabe/Ausgab-Geräten) 180. Solche Geräte 180 können z.B. Festplatten- oder Bandlaufwerke (nicht dargestellt) umfassen.
Eine solche Systemanordnung mit Schnittstellengeräten 170, die Bus-Master sein können und den Datenbus 115 steuern, ist für die Micro-Channel-Architektur der IBM Corporation ausführlich im "IBM Personal System/2 Hardware Interface Technical Manual" beschrieben. Bei einem solchen System legt eine Schiedssteuerung 155 die Priorität der Geräte fest, die die Kontrolle über den Datenbus 130' übernehmen, und eine DMA-Steuerung 160 koordiniert auf bekannte Weise die tatsächlichen Übertragungen über den Bus. Eine typische Zuweisung von Schiedsprioritätsebenen ist in der Tabelle 1 dargestellt. TABELLE 1 SCHIEDSEBENE PRIMÄRZUWEISUNG SPEICHERAUFFRISCHUNG FEHLERBEHEBUNG DMA-Anschluß RESERVE SYSTEMPLATINEN-PROZESSOR (CPU)
In Figur 2 umfaßt der Stand der Technik eine Gruppe von Leitungen 210, die einen Teil des Steuerbusses 125' bilden (siehe Fig. 1) und Signale übertragen, die bestimmen, wer den Datenbus 130' innehat.
Ein Kanal 220 führt ein Signal +ARB/-GRANT, das dazu dient, Zeiträume, in denen die Schiedsfunktion zur Festlegung der Businhaberschaft stattfindet (ARB), von denjenigen Zeiträumen zu trennen, in denen die Inhaberschaft feststeht (GRANT) und die verschiedenen Masters 170 im Hinblick auf diese Inhaberschaftszuweisung funktionieren können. Ein Kanal 240 dient zur Übertragung eines Signals -PREEMPT, das anzeigt, wenn eines oder mehrere Master-Geräte wie z.B. das Gerät 170 und einschließlich der CPU 100 darauf warten, auf den Datenbus 130' zuzugreifen. Ein Kanal 250 überträgt das Signal -BURST, das von einem Gerät 170 ausgegeben wird, wenn es den Datenbus 130' innehat, um anzuzeigen, ob es ein Gerät ist, daß zu Mehrfach- oder Stoßübertragungen in der Lage ist.
Ebenfalls mit der zentralen Schiedssteuerung verbunden ist ein Schiedsbus 260, der vorzugsweise aus vier Leitungen (0-3) besteht und auf dem Schiedsebenen übermittelt werden, um die Inhaberschaft des Datenbusses 130' zu erreichen und dann, während GRANT auf dem Kanal 200 übermittelt wird, den Inhaber zu identifizieren.
In Fig. 3 erzeugt ein UND-Gatter 310 ein Signal +CPUPRE, das auf den Signalen -PREEMPT, +HOLD, +ARB/GRANT und ARB BUS beruht (1111 = F gehört zu der CPU 100), um anzuzeigen, daß die CPU den Datenbus 130' innehat. Dieses Signal +CPUPRE löst einen Verzögerungstimer 315 aus, der so eingestellt ist, daß er ein Signal für eine vorbestimmte Zeit erzeugt, die so gewählt ist, daß sie innerhalb der Auffrischungsanforderungen des Hauptspeichers 145 liegt, um keine Systemregeln zu verletzen und Datenverluste zu verursachen. Ein Zähler 320 zählt Cache-Hits, die durch die Cache-Steuerung 110 angezeigt werden, und setzt nach einem vorbestimmten Zählerstand, vorzugsweise bei 2, ein Signal +2HIT. Es werden deshalb zwei Hits gewählt, weil es ausreicht anzuzeigen, daß eine Folge von Hits wahrscheinlich ist und die CPU den Bus 130' dann aufgeben kann. Das Signal +DELAY und die Umkehrung von +2HIT werden im Gatter 330 mit UND verknüpft, um ein Signal BLK zu erzeugen, dessen Umkehrung gemeinsam mit der Umkehrung von -PREEMPT an das UND-Gatter 340 angelegt wird, um das Signal G zu erzeugen. Das Signal G wird gemeinsam mit der Umkehrung des Signals +CACHEHIT/-MISS an das UND-Gatter 350 angelegt, um das Signal -P' zu erzeugen. Das Signal -P' ist eine Modifikation des Signals -PREEMPT zur Blockierung von Anforderungen, die auftreten, wenn die CPU 100 den Bus 130' innehat, bis entweder zwei Cache-Hits in Folge auftreten oder die Verzögerungszeit abläuft, nachdem die erste Anforderung während dieser Inhaberschaft eintrifft.
In Fig. 4 wurde die Konfiguration von Fig. 2 gemäß der bevorzugten Implementierung modifiziert, so daß die Leitung 240 das Signal -P' überträgt, bei dem es sich um die nach der obigen Beschreibung modifizierte Version des Anforderungssignals -PREEMPT handelt. Die Auswirkung dieser Modifikation des Anforderungssignals -PREEMPT zeigt sich in den zwei Zeitablaufsdiagrammen von Fig. 5, von denen das erste eine Situation mit zwei Cache-Hits und das zweite eine Situation mit Ablauf der Verzögerungszeit darstellt.
Es wurde eine Bevorrechtigungsschaltung für ein Rechnersystem mit einem Datenbus und mehreren Masters, von denen einer ein Hauptprozessor ist, beschrieben, wobei die Masters um den Datenbus mit Busanforderungssignalen konkurrieren, die über eine Signalbahn zu einer Schiedssteuerlogik übertragen werden, die anhand eines Bussignals den derzeitigen Businhaber identifiziert, wobei das Rechnersystem ferner ein Speichercachesystem umfaßt, das zur Zusammenarbeit mit dem Hauptprozessor mit diesem verbunden ist, um Daten aus einem Cachepuffer zu liefern, und das ein Mittel umfaßt, das für jeden Fall, in dem diese Daten geliefert werden, ein erstes Logiksignal liefert, wobei die Bevorrechtigungsschaltung für den Hauptprozessor folgende Elemente umfaßt:
ein Mittel zum Empfangen der Bussignale zur Erkennung von Intervallen, in denen der Hauptprozessor als Inhaber des Datenbusses identifiziert wird, und zur Erzeugung eines zweiten Logiksignals während eines jeden solchen Intervalls;
ein Mittel zum Empfangen und Zählen der ersten Logiksignale und zum Erzeugen eines dritten Logiksignals, wenn eine vorbestimmte Zahl erreicht ist;
ein Gatter, das verbunden ist, um das zweite und dritte Logiksignal und die Busanforderungssignale zu empfangen, wobei das Gatter die Busanforderungssignale blockiert, wenn das zweite Logiksignal aktiv ist und das dritte Logiksignal nicht aktiv ist.
Vorzugsweise erkennt ein Logikgerät ein Busanforderungssignal, das auftritt, während das zweite Logiksignal aktiv ist, und löst nach einer vorbestimmten Verzögerung ein viertes Logiksignal aus, das an das Gatter angelegt wird, um die Blockierung der Busanforderungssignale aufzuheben.

Claims

1. Eine Bevorrechtigungsschaltung für ein Rechnersystem mit einem Datenbus (140) und mehreren Masters, von denen einer ein Hauptprozessor (100) ist, wobei die Masters um den Datenbus (130, 130') mit Busanforderungssignalen konkurrieren, die über eine Signalbahn zu einer Schiedssteuerlogik (155) übertragen werden, die anhand eines Bussignals den derzeitigen Businhaber identifiziert, wobei das Rechnersystem ferner ein Speichercachesystem (105, 110) umfaßt, das zur Zusammenarbeit mit dem Hauptprozessor mit diesem verbunden ist, um Daten aus einem Cachepuffer (105) zu liefern, und das ein Mittel umfaßt, das für jeden Fall, in dem diese Daten geliefert werden, ein erstes Logiksignal liefert, wobei die Bevorrechtigungsschaltung folgende Elemente umfaßt:

ein Mittel (310) zum Empfangen der Bussignale zur Erkennung von Intervallen, in denen der Hauptprozessor (100) als Inhaber des Datenbusses (130, 130') identifiziert wird, und zur Erzeugung eines zweiten Logiksignals während eines jeden solchen Intervalls;

ein Mittel (320) zum Empfangen und Zählen der ersten Logiksignale und zum Erzeugen eines dritten Logiksignals, wenn eine vorbestimmte Zahl erreicht ist;

eine Logik (315, 330, 340, 350), die verbunden ist, um das zweite und dritte Logiksignal und die Busanforderungssignale zu empfangen, wobei die Logik (315, 330, 340, 350) die Busanforderungssignale blockiert, wenn das zweite Logiksignal aktiv ist und das dritte Logiksignal nicht aktiv ist.

2. Eine Bevorrechtigungsschaltung nach Anspruch 1, wobei die Logik (315, 330, 340, 350) erkennt, wenn ein Busanforderungssignal auftritt, während das zweite Logiksignal aktiv ist, und die Blockierung der Busanforderungssignale aufhebt, wenn nach der Erkennung ein vorbestimmtes Zeitintervall verstrichen ist.

3. Eine Bevorrechtigungsschaltung nach Anspruch 1 oder 2, bei der die vorbestimmte Zahl zwei ist.

4. Ein Rechnersystem, das eine Bevorrechtigungsschaltung nach einem der obigen Ansprüche umfaßt, mit einem Datenbus (140) und mehreren Masters, von denen einer ein Hauptprozessor (100) ist, wobei die Masters um den Datenbus (130, 130') mit Hilfe von Busanforderungssignalen konkurrieren, die über eine Signalbahn zu einer Schiedssteuerlogik (155) übertragen werden, die anhand eines Bussignals den derzeitigen Businhaber identifiziert, wobei das Rechnersystem ferner ein Speichercachesystem (105, 110) umfaßt, das zur Zusammenarbeit mit dem Hauptprozessor mit diesem verbunden ist, um Daten aus einem Cachepuffer (105) zu liefern, und das ein Mittel umfaßt, das für jeden Fall, in dem diese Daten geliefert werden, ein erstes Logiksignal liefert.

5. Ein Rechnersystem nach Anspruch 4 mit einem Hauptspeicher (145), der eine periodische Auffrischung benötigt, wobei das vorbestimmte Zeitintervall kürzer gewählt wird als die Auffrischungsperiode des Hauptspeichers (145).

6. Ein Verfahren zur Steuerung von Busanforderungssignalen in einem Rechnersystem mit einem Datenbus, mehreren Masters von denen einer ein Hauptprozessor ist, einer Schiedssteuerlogik zum Empfangen der Busanforderungssignale und zum Identifizieren des derzeitigen Businhabers anhand eines Bussignals, einem Speichercache, der zur Zusammenarbeit mit dem Hauptprozessor mit diesem verbunden ist, um Daten aus einem Cachepuffer zu liefern und für jeden Fall, in dem diese Daten geliefert werden, ein erstes Logiksignal zu liefern, wobei die Masters mit Hilfe der Busanforderungssignale um den Datenbus konkurrieren, wobei das Verfahren folgende Schritte umfaßt:

Erkennung von Intervallen, in denen der Hauptprozessor als Inhaber des Datenbusses identifiziert wird, und Erzeugung eines zweiten Logiksignals während eines jeden solchen Intervalls;

Empfangen und Zählen der ersten Logiksignale und Erzeugen eines dritten Logiksignals, wenn eine vorbestimmte Zahl erreicht ist;

Blockieren der zwei Anforderungssignale, wenn das zweite Logiksignal aktiv ist und das dritte Logiksignal nicht aktiv ist.

7. Ein Verfahren nach Anspruch 6, das folgende Schritte umfaßt:

Erkennung eines Busanforderungssignals, das auftritt, während das zweite Logiksignal aktiv ist, und Aufheben der Blockierung des Busanforderungssignals, wenn nach der Erkennung ein vorbestimmtes Zeitintervall verstrichen ist.

8. Ein Verfahren nach Anspruch 6 oder 7, bei dem die vorbestimmte Zahl zwei ist.

9. Ein Verfahren nach Anspruch 6 bis 8, bei dem das Rechnersystem über einen Hauptspeicher verfügt, der eine periodische Auffrischung benötigt, wobei das vorbestimmte Zeitintervall kürzer gewählt wird als die Auffrischungsperiode des Hauptspeichers.