KR930005725B1 - 중앙 처리기용 중단방식 제어 - Google Patents

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Abstract

내용 없음.

Description

중앙 처리기용 중단방식 제어
제1도는 본 발명을 실행하기 위한 현재의 양호한 시스템에 대한 블록 다이어그램.
제2도는 종래의 기술에 따른 중앙 종래 제어 및 DMA제어기에 제공된 제어신호를 보여주는 블록 다이어그램.
제3도는 본 발명에 따른 수정된 버스 리퀘스트 신호를 발생하는 현재의 양호한 논리에 대한 블록 다이어그램.
제4도는 본 발명의 실행에 따른 수정된 버스 리퀘스트 신호를 중앙 중재 제어와 DMA제어기에 제공하는 것을 보여주는 블록 다이어그램.
제5도는 본 발명의 실행에 따른 중재 시퀀스를 보여주는 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
100 : CPU 105 : 캐시
110 : 캐시 제어기 145 : 메인 메모리
150 : 메모리 제어기 155 : 중재 제어기
160 : DMA제어기
본 발명은 일반적으로 컴퓨터 시스템에 관한 것으로, 특히 메인 처리기를 구비하는 복수의 마스터에 의해 제어될 수 있고 선정된 중재 스킴에 따라 버스타임을 할당하는 데이타 버스를 구비하는 컴퓨터 시스템에 관한 것이다.
IBM코포레이션의 마이크로 채널 구조에 따른 컴퓨터 시스템에 시스템의 메인 데이타 버스를 거쳐 데이타 전송을 각각이 관리할 수 있는 복수의 마스터를 설치하는 것은 공지되어 있다. 그러한 마스터의 이용은 입력/출력(I/O) 디바이스와 메인 메모리 사이 및 또한 I/O디바이스에서 I/O디바이스로의 데이타 전송에 메인 처리장치(CPU)가 세세히 관련되는 것을 경감해주는 역활을 한다. 이들 짐들을 덮어주므로써 CPU는 데이타를 처리하고 다른 디바이스가 실행하는 전송을 세팅 업하는데 좀더 충실을 기할 수 있게 된다.
그러한 시스템에 있어서, 데이타 버스상의 각각의 디바이스가 버스 타임을 할당하기 위한 우선 순위가 설정되어 있다. CPU에는 버스상의 메인 워크가 다른 디바이스에 바람직하게 할당되어 있는 것을 인가하는 디폴트 또는 잔여 우선 순위가 할당된다. 만일 큐가 버스에 대한 CPU경쟁을 포함하는 디바이스를 발생(develope)한다면 각가의 중재 사이클 및 최소 우선 순위가 우선 정해진다. 버스트 디바이스들이 연속해서 그들의 높은 우선 순위를 주장할 수 있으므로 그들이 큐를 다시 진입시킬 수 있기 전에 현존하는 큐가 사라질때까지 그들을 강제로 대기시키는데 버스트 디바이스와 함께 "fairness"제한이 이용된다.
이러한 처리는 데이타 버스에 관한 듀티(duty)가 높게 되지 않는 한 효율적으로 버스 타임을 할당하는 역활을 한다. 이 경우에, CPU는 우선 순위 스킴이 허용되므으로 버스에 관한 그의 기회를 번번히 잡을 수 없고 그 후 다른 디바이스가 프리엠트(preempts 된다면 한 버스 사이클 후에 "범프 오프"(bumped off)를 얻는다. 이러한 상황은 CPU가 데이타 전송을 위해 필요한 예비의 셋업 또는 타스크를 실행하는데 필요로 하는 메모리 억세스와 같은 다른 활동을 실행할 수 없을 정도로 CPU를 "룩 아웃"시킬 수 있다. 이러한 조건이 달성되면 전체 시스템 성능은 떨어지고 극단적인 경우에는 시스템이 망가질 수도 있다. 록 아웃의 문제를 극복하는 것은 메인 처리기가 필요한 정보 전송을 성취하기 위해 데이타 버스를 포착할 필요를 피하게 해주는 일련의 캐시 히트(hit)를 진입시킬 수 있기 때문에 메모리 캐시를 갖고 있는 시스템에서는 좀더 복잡해진다.
따라서, 본 발명의 제1목적은 그러한 시스템 CPU에 메이 데이타 버스를 거친 데이타 전송을 위한 높은 듀티 사이클 주기동안 일지라도 데이타 전송을 위한 선정된 시간 양을 확보해 주는 것을 공고히 해주는 것이다.
본 발명의 또한 목적은 시스템의 중재 처리를 재구성할 필요없이 그러한 타임을 제공하는 것이다. 본 발명의 또다른 목적은 버스 타임을 메인 처리기에 할당할때 메인 처리기의 캐시 전송을 고려하는 것이다.
본 발명은 CPU가 데이타 버스를 얻을 때 제어된 우선권을 발생시켜 CPU가 데이타 버스로부터 벗어나는 것을 막아주는 것이다. 그러한 우선권은 중앙 중재 제어기에 도달하는 버스 리퀘스트 신호를 수정하는 논리에 의해 양호하게 제공된다. CPU가 데이타 버스를 잡을때, 리퀘스트 신호는 단지 메모리 캐시로의 성공적인 억세스패턴이 발생한후 중앙 중재 제어로 통과할 수 있는 버스 리퀘스트 라인을 그렇게 제어하므로써, 데이타 버스에 걸친 메인 메모리를 억세싱하는 대안으로서의 메모리 캐시의 액션을 인지하는 동안 필요한 데이타 버스에 걸친 메인 메모리를 억세싱하는 대안으로서의 메모리 캐시의 액션을 인지하는 동안 필요한 데이타 버스 전송을 실행할 기회가 CPU에 허용된다. 그러한 제1리퀘스트가 도달한 후 선정된 주기내에 버스 리퀘스트의 삭제를 부가적으로 타이밍 아웃하므로써, 본 발명의 양호한 실행은 동적 메인 메모리의 리프레쉬 필요 조건이 만족될 수 있게 해준다.
본 발명은 도면을 참조하고 양호한 실시예를 들어 이하 상세히 설명될 것이다. 이러한 도면과 실시예에 본 발명이 제한되는 것은 아니다.
본 발명의 양호한 실행은 도면을 참조로 상세히 설명될 것이다. 제1도를 보면, 본 발명을 실행하는 양호한 시스템은 인텔 코포레이션 80386마이크로프로세서와 같은 CPU(100), 캐시(105) 및 제어 버스(125), 데이나 버스(130) 및 어드레스 버스(135)를 구비하는 CPU신호 버스의 세트(140)를 거쳐 다른 시스템 소자에 접속되는 캐시 제어기(110)를 포함하고 있다. CPU신호 버스(140)는 한 세트의 버퍼(170)에 의해 시스템버스(140')의 대응 세트에서 분리된다. 버퍼(170)는 명령 및 데이타가 캐시(105)에 존재할때 시스템 버스 세트(140')에 관계없이 버스(140)를 거쳐 CPU가 명령 및 데이타를 처리할 수 있게 해준다.
메인 메모리(145)는 버스 세트(140)에 접속되며, 이 메모리(145)는 버스 세트(140)을 거쳐 직접 메모리 전송을 제어하는 중재 제어기 및 DMA제어기와 함께 판독/기록 동적 저장장치 및 메모리 제어기(150)에 직접 어드레스 가능하다.
본 발명에 따른 시스템에는 데이타 버스를 제어할 수 있는 버스 마스터 디바아스와 같은 버스 인터페이스 디바이스(170)가 시스템 버스 세트(140')에 접속될 수 있게 허용해 주는 접속점(165)이 설치된다. 이들 접속점은 통상 종래의 기술에 공지되어 있듯이 회로판을 카트 엣지 접속기(제 1도에만 도시되어 있다)와 짜맛추어져 있는 슬롯에 삽입하므로써 만들어진다.
인터페이스 디바이스(170)은 입/출력(I/O) 디바이스(180)와 같은 다른 여러 디바이스에 접속될 수 있다. 그러한 디바이스(180)는 예로 디스크 드라이브 또는 테이프 유닛(도시안됨)을 구비할 수 있다. 그러한 시스템 장치는 버스 마스터일 수 있고 데이타 버스(115)를 제어하는 인터페이스 디바이스(170)을 구비하며, 이는 "IBM퍼스널 시스템/2하드웨어 인터페이스 테그니컬 매뉴얼"에 상세히 기술되어 있는 IBM코포레이션의 마이크로 채널 아키텍춰에 대한 것이다. 그러한 시스템으로, 중앙 중재 제어기(155)는 데이터 버스(130')를 제어해 디바이스의 우선 순위를 설정하고, DMA제어기(160)는 공지되어 있듯이 그러한 버스에 걸친 실제 전송을 조정한다. 통상적인 중재 우선 순위 레벨 지정의 세트는 테이블 1에 예시되어 있다.
[테이블 1]
제2도를 보면, 종래의 기술을 데이타 버스(130')의 소유권을 제어하는 신호를 전달하는 제어 버스(125')의 일부 (제1도 참조)를 형성하는 한 그룹의 라인(210)을 구비하고 있다.
채널(220)은 버스 소유권을 설정하는 중재가 발생할때(ARB)의 주기와 소유권이 정해질때 (GRANT)의 주기를 분리하는 역할을 하는 +ARB/-GRANT신호를 운반하며, 여러 마스터(170)는 소유권 지정을 나타내는 기능을 할 수 있다. 채널(240)은 디바이스(170)과 같은 것으로 CPU(100)를 구비하는 하나 이상의 마스터 디바이스가 데이타 버스(130')를 억세스하기 위해 대기하고 있을 때를 가리키는 신호 -PREEMPT를 운반하는 역할을 한다. 채널(250)은 디바이스가 복수 또는 버스트 전송 능력이 있는 디바이스인지를 가리키기 위해 다바이스(170)가 데이타 버스(130')을 소유할때 디바이스(170)에 의해 어써트(assert)되는 -BURST신호를 운반한다.
또한 4개의 라인(0 내지 3)을 구성하는 중재 버스(260)에는 중앙 중재 제어(155)가 접속되고, 이들 라인으로는 데이터 버스(130')의 소유권을 얻기위해 중재 레벨이 어써트되고 그후 타인 GRANT 동안 소유자를 확인하기 위해 채널(220)상으로 어써트된다.
제3도를 보면, AND게이트(310)는 CPU가 데이타 버스(130')를 갖고 있는 것을 가리키기 위해 -PREEMPT, +HOLD, +ARB/GRANT 및 ARB BUS 신호(1111=F는 CPU 100에 대응함)을 근거로 신호 +CPUPRE를 발생시킨다. 이 신호 +CPUPRE는 시스템 룰을 침해하지 않고 데이타 손실을 발생하지 않도록 하기 위하여 메인 메모리(145)의 리프레쉬 필요 조건내에 있게 선택된 선정된 시간동안 신호를 발생시키게 세트되어 있는 지연 타이머(315)를 트리거시킨다. 카운터(320)는 캐시 제어기(110)가 지시한 캐시 히트를 카운트하고, 선정된 카운트 양호하게는 그후에는 신호 +2HIT를 세트시킨다. 그 히트는 그것만으로도 히트의 스트링이 있을 것 같고 CPU가 버스 (130')을 포기할 수 있음을 가리키기에 충분하기 때문에 정해진 것이다. 신호 +DELAY와 +2HIT의 역은 게이트(330)에서 합해져서 신호 BLK가 발생되고, 이 신호의 역은 -PREEMPT의 역과 함께 AND게이트(340)에 인가되어 신호 G가 발생된다. 신호 G는 +CACHEHIT/-MISS신호의 역과 함께 AND게이트(350)에 인가되어 신호 -P'가 발생된다. 신호 -P'는 두개의 연호 캐시 히트가 발생할때까지 CPU(100)가 버스(130')을 소유할때 또는 지연 주기가 그러한 소유동안 제 1리퀘스트가 도달한 후 소멸될때 발생하는 리퀘스트를 차단하기 위한 -PREEMPT의 수정이다.
제4도를 보면, 제2도의 구성이 라인(240)이 상술된 바와 같이 수정된 리퀘스트 신호 -PREEMPT의 역인 신호 -P'로 운반하도록 변형되었다. 이러한 리퀘스트 신호 -PREEMPT의 수정 효과는 제 5도의 두 타이밍도에서 볼 수 있는데, 제 1타이밍도는 두개의 캐시 히트 상황을 보여주며, 제2타이밍도는 지연 타이밍 상황을 보여주고 있다,
본 발명은 양호한 실시예를 들어 상세히 설명되었으므로, 본 발명에 숙련된 사람이면 본 발명을 여러 각도로 수정 및 변형시킬 수 있을 것이니, 이러한 것은 모두 본 발명의 영역에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 데이타 버스와 복수의 마스터를 갖고 있으며, 버스 신호를 현행 버스 소유자를 확인하는 중재 제어논리로 신호 통로를 거쳐 전송되는 버스 리퀘스트 신호를 이용해 상기 데이타 버스를 주장하는 메인 처리기를 구비하며 또한 캐시 버퍼로부터 데이타를 제공하고 그러한 데이타가 제공될 때의 각 순간마다 제1논리신호를 제공하기 위해 상기 메인 처리기와 협동하도록 접속되어 있는 메모리 캐시 시스템을 구비하는 컴퓨터 시스템에 있어서, 메인 처리기가 소유자로서 확인되는 인터벌을 검출하여 그러한 인터벌 동안 제 2논리 신호를 발생하기 위해 상기 버스 신호를 수신하도록 접속되어 있는 수단과, 상기 제1논리 신호를 수신하여 카운팅하고 선정된 카운트가 도달할때 제3논리 신호를 발생하는 수단과, 상기 제2및 제3논리신호를 수신하도록 접속되어 상기 제2논리 신호가 활성이고 상기 제 3논리 신호가 비활성일때 상기 버스 리퀘스트 신호를 차단하는 게이트를 구비하여 이루어지는 메인 처리기용 우선권 회로.
  2. 제1항에 있어서, 논리 디바이스는 상기 제2논리 신호가 활성인 동안 나타나는 버스 리퀘스트 신호를 검출하고 선정된 지연후에 제4논리 신호를 트리거하며, 제4논리 신호는 상기 버스 리퀘스트 신호의 차단을 취소시키기 위해 상기 게이트에 인가되는 메인 처리기용 우선권 회로.
  3. 제1 또는 2항에 있어서, 상기 선정된 카운트는 2인 메인 처리기용 우선권 회로.
  4. 제2항에 있어서, 상기 카운터 시스템은 주기적 리프레쉬를 필요로 하는 메인 메모리를 포함하며, 선정된 지연은 상기 메인 메모리의 리프레쉬 주기보다 짧게 선택되는 메인 처리기용 우선권 회로.
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