JPH06161952A - アクセス要求仲裁装置 - Google Patents

アクセス要求仲裁装置

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JPH06161952A
JPH06161952A JP3160063A JP16006391A JPH06161952A JP H06161952 A JPH06161952 A JP H06161952A JP 3160063 A JP3160063 A JP 3160063A JP 16006391 A JP16006391 A JP 16006391A JP H06161952 A JPH06161952 A JP H06161952A
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Abstract

(57)【要約】 【目的】本発明はバスアクセス要求仲裁装置において、
バスのアクセス又は支配を制御するようにしたものであ
る。 【構成】バスに対するアクセスの優先順位は仲裁装置に
到来するバス使用要求の到着時間関係に基づくばかりで
はなく、各要求の相対的な優先順位にも基づくようにす
る。かくして高い優先順位の要求はたとえ低い優先順位
の要求が始めに仲裁装置に到達したとしても、当該低い
優先順位の要求の前にバスに対するアクセスを得る仲裁
装置の構成は論理ゲートの配列によつて訂正することが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバスアクセス要求仲裁装
置に関し、特に複数のアクセス要求信号についてバスに
対する支配を制御するようにしたものである。
【０００２】
【従来の技術】コンピユータシステムは複数の異なる装
置がバスの支配をするために競合するようなバス構成を
内部にもつている。バスを支配しようとするこの種の装
置は信号処理装置、大型メモリ及び入出力コントローラ
を含んでいる。仲裁装置は一般にバスの系に組み込まれ
ており、装置が如何なる時点においてバスをアクセスす
ることができるかを決定するようになされている。採用
された仲裁方法によつては、バスを使用したいかなり多
数の要求があつたとき他の装置がそれ以前にバスに対す
る支配力を連続してもつていればバスの使用が遅れるお
それがある。このことは常に許容できることではなく、
本発明はこのような状況の発生を回避する方法を提案す
る。
【０００３】
【発明が解決しようとする課題】ミニプロセツサ又はマ
イクロプロセツサ環境においてはいくつかの異なる仲裁
装置が用いられている。これらの仲裁装置はほとんど優
先順位に基づいており、優先順位の割当てや適用方法に
おいて相違点がある。最も基本的な仲裁装置は「ＦＩＦ
Ｏ（first-in-first-out) 仲裁装置」とよばれており、
同様の構成が「ＩＢＭ技術公開報告」vol.31（２）、19
88年７月、47〜51頁に「ＦＩＦＯ仲裁装置」として説明
されている。
【０００４】この装置においては、バスを通じてメモリ
ポートインターフエースをアクセスする要求がその到着
順序で厳格に処理される。この装置は各アクセス要求の
相対的な重要性を考慮する評価をしていない点において
問題がある。かかる装置のどれかに緊急にメモリに対し
てアクセスを要求する必要があるときでも、他の低い優
先順位の装置が動作を終了するまで待機しなければなら
なくなる。
【０００５】上述の問題を解決するバス仲裁方法として
従来一般に採用されているものは、バスの使用を希望す
る全ての装置と通信する中央仲裁装置を使用することを
含んでいる。中央仲裁装置は、当該装置の重要性及び当
該装置がバスの使用を要求した後の経過時間を考慮して
どの装置が最も高いバス使用優先度をもつているかを決
定する。その後バスの使用を許可した装置に対して信号
を送出する。この処理システムは全体として中央仲裁装
置の機能を中止させることができない。
【０００６】従来の第３のシステムは「デイジーチエー
ニング」と呼ばれるもので、欧州特許出願第EP-A-01304
70号（ＩＢＭ）に詳細に開示されている。この方法の場
合、バスが使用可能であることを表す信号を装置から装
置に優先順位に応じて伝送する。従つてアクセスを要求
している装置のどれかが信号を捕捉すると、その結果と
してバスを使用できる。このシステムは低い優先順位の
装置がバスに対するアクセスを許可されるまでの間に膨
大な時間の間待機しなければならない問題を解決できな
い。
【０００７】「ＩＢＭ技術公開報告」vol.32（５Ａ）、
1989年10月、225 〜228 頁の「システム入出力バスにつ
いての２レベル内部バス仲裁方法」は、第４の従来装置
として、固定の優先技術を用いて仲裁を決定する装置が
教示されている。バスが他の装置によつて支配されてい
る間に受けた全ての要求は、共通の論理回路によつてラ
ツチされてバスが次に自由になつたとき優先順位に応じ
て処理される。この従来技術は他の高い優先順位の装置
が連続してバスの支配を許可されている間、低い優先順
位の装置がバスのアクセスをすることができない場合に
生ずる問題を解決できない。
【０００８】「ＩＢＭ技術公開報告」vol.30（８）、19
88年１月、367 〜369 頁の「バス仲裁用優先コントロー
ラ」には、厳格に輪番順に各装置に対してバスアクセス
を与えるようにした回転優先装置が述べられている。こ
の装置は長すぎる期間の間バスアクセス要求が遅延する
問題を解決しているが、他に先駆けてバスをアクセスす
る必要がある装置に対する配慮が欠けている。本発明は
以上の点を考慮してなされたもので、類似の優先順位を
もつている装置をグループ分けすることによつて従来技
術の問題を解決できるようにしたバスアクセス要求仲裁
装置を提案しようとするものである。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、バスアクセス要求を種々の装置か
ら通過させる要求入力ライン（４、６、８）を有する種
々の装置からのバスアクセス要求を仲裁するバスアクセ
ス要求仲裁装置において、バスアクセスに対する要求を
バスコントローラに通過させ、当該バスコントローラが
選択された装置にバスアクセスを許可するようになされ
た許可ラツチ回路（５０、５２、５４）と、以前に到達
したバスアクセス要求がペンデイングであるときバスア
クセスに対する要求をブロツクするようになされたブロ
ツクコマンドを発生するブロツクラツチ回路（１０、１
２、１４、１６、１８、２０）と、どのようなバスアク
セス要求があるかを表す許可動作アンドゲート回路（７
０）とを設けるようにする。
【００１０】
【作用】類似の優先順位を有する装置をグループ化し、
各優先順位レベルにおいてバスアクセス要求がその発生
順序で処理される。この仲裁装置は各要求についての異
なるタイミング関係を考慮して少くとも同じ程度の優先
順位レベルについては異常に遅延するバスアクセス要求
を確実になくすことができる。このリクエストを走査す
る装置は簡単な論理ゲート回路を用いており、中央仲裁
装置を使用する必要もない。
【００１１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１２】図１は仲裁装置の基本構成を示す。仲裁装
置は一連のブロツクラツチ回路１０、１２、１４、１
６、１８及び２０と、一連の許可ラツチ回路５０、５２
及び５４とを有し、各ラツチ回路はセツト−リセツトフ
リツプフロツプ回路で構成されている。許可ラツチ回路
５０、５２、５４をセツトするための入力はアンドゲー
ト回路６０、６２、６４から与えられる。ブロツクラツ
チ回路１０、１２、１４、１６、１８及び２０をセツト
させる入力はアンドゲート回路３０、３２、３４、３
６、３８及び４０から得られる。
【００１３】回路の動作を、３つの装置がそれぞれバス
をアクセスする希望をもつている場合を想定して詳細に
述べる。装置１、２又は３は異なる時点でライン４、６
又は８を介してアクセス要求を発生する。今以下の順
序、すなわちライン８にアクセス要求指令「ＲＥＱＵＥ
ＳＴ ３」が発生し、続いてライン４にアクセス要求指
令「ＲＥＱＵＥＳＴ １」が発生した後、ライン６にア
クセス要求指令「ＲＥＱＵＥＳＴ ２」が発生した場合
について考える。
【００１４】「ＲＥＱＵＥＳＴ ３」は許可ラツチ回路
５４によつて許可される。シーケンスの開始時にはアク
セス要求はどこにもないので、許可動作アンドゲート回
路７０から許可不要動作信号「ＮＯ ＧＲＡＮＴ ＡＣ
ＴＩＶＥ」が論理「Ｈ」レベルであり、ブロツクラツチ
回路１２から送出されるブロツク１からブロツク３への
ブロツク不要信号「ＮＯ ＢＬＯＣＫ ３ ＦＲＯＭ
１」が論理「Ｈ」レベルになると共に、ブロツクラツチ
回路１６から送出されるブロツク２からブロツク３への
ブロツク不要信号「ＮＯ ＢＬＯＣＫ ３ ＦＲＯＭ
２」が論理「Ｈ」レベルになる。このときアンドゲート
回路６４は許可ラツチ回路５４をセツトしてアクセス要
求「ＲＥＱＵＥＳＴ ３」を送出している装置３が直ち
にバスに対する支配が許されることになる。アンドゲー
ト３８及び４０はブロツクラツチ回路１８及び２０に対
してそれぞれブロツク不要信号「ＮＯ ＢＬＯＣＫ １
ＦＲＯＭ ３」及び「ＮＯ ＢＬＯＣＫ ２ ＦＲＯＭ
３」を論理「Ｈ」レベルにセツトさせ、これにより許
可ラツチ回路５０及び５２がバスをアクセスすることを
許さないようにする。
【００１５】アクセス要求「ＲＥＱＵＥＳＴ １」（こ
の実施例の場合第２番目のシーケンスをもつている）が
ライン４に与えられたとき、ブロツクラツチ回路１８か
らブロツク不要信号「ＮＯ ＢＬＯＣＫ １ ＦＲＯＭ
３」として送出されている論理「Ｌ」レベルの信号が
論理「Ｌ」レベルであることによりアンドゲート回路６
０が許可ラツチ回路５０をセツトすることができないこ
とを意味しているので、装置１はバスに対してアクセス
することを許されない。しかしながらアクセス要求信号
「ＲＥＱＵＥＳＴ １」がアンドゲート回路３０を通過
して論理「Ｌ」レベルのブロツク不要信号「ＮＯ ＢＬ
ＯＣＫ ２ ＦＲＯＭ ３」がブロツクラツチ回路１０
から送出させる状態になり、このときブロツクラツチ回
路１０は装置２によつて将来バスをアクセスすることを
ブロツクするような状態になる。アクセス要求信号「Ｒ
ＥＱＵＥＳＴ ２」（この実施例の場合最後のシーケン
スをもつている）は、それが受信されたとき２つの装置
の何れもがバスに対するアクセスをブロツクできなくな
り、かくしてバスアクセスについて最も低い優先度をも
つことになる。
【００１６】アクセス要求信号「ＲＥＱＵＥＳＴ ３」
が許可されるとその後、許可ラツチ回路５４からの反転
出力がブロツキングラツチ回路１８及び２０をリセツト
することにより当該ブロツキングラツチ回路１８及び２
０が再びブロツク不要信号「ＮＯ ＢＬＯＣＫ １ Ｆ
ＲＯＭ ３」及び「ＮＯ ＢＬＯＣＫ ２ ＦＲＯＭ
３」を「Ｈ」レベルに立ち上げる。このことはアンド回
路６０がアクセス要求信号「ＲＥＱＵＥＳＴ １」の許
可ラツチ回路５０への通過を許すと共に、現在のバスの
使用が終了したとき（アンドゲート７０から到来する不
許可動作信号「ＮＯ ＧＲＡＮＴ ＡＣＴＩＶＥ」が論
理「Ｈ」レベルになる）、装置１がバスのアクセスを許
可される状態になる。ここで注意すべきことは、アクセ
ス要求信号「ＲＥＱＵＥＳＴ ２」は未だブロツクラツ
チ回路１０からの論理「Ｌ」レベルのブロツク不要信号
「ＮＯ ＢＬＯＣＫ ２ ＦＲＯＭ １」によつてブロ
ツクされていることである。装置３によつてバスをアク
セスできる機会は、論理「Ｌ」レベルのブロツク不要信
号「ＮＯ ＢＬＯＣＫ ３ ＦＲＯＭ １」及び「ＮＯ
ＢＬＯＣＫ ３ ＦＲＯＭ ２」がブロツクラツチ回
路１２及び１６から送出されたときアクセス要求信号
「ＲＥＱＵＥＳＴ １」及び「ＲＥＱＵＥＳＴ２」が共
に許可されるまでブロツクされることになる。
【００１７】仲裁装置は各要求ライン４、６又は８に対
して異なる優先レベルにまで拡張され得る。今最も優先
順位が低いことを表す信号表示Ｌ１及び最も高い優先順
位を表す信号表示Ｌ３と定義したとき、アンドゲート回
路６０は図２に示すような回路と置き換えることができ
る。
【００１８】この回路の効果はアクセス要求信号「ＲＥ
ＱＵＥＳＴ ２」及び「ＲＥＱＵＥＳＴ ３」を比較し
てリクエスト要求信号「ＲＥＱＵＥＳＴ １」の相対的
優先順位を決定することで、必要があればそれ以前のア
クセス要求を無視することである。明らかに分るよう
に、装置２又は装置３の何れもがバスに対する支配を要
求していないときには、アクセス優先順位の要求は発生
しない。この場合アクセス要求信号「ＲＥＱＵＥＳＴ
１ Ｌ１」、「ＲＥＱＵＥＳＴ １ Ｌ２」又は「ＲＥ
ＱＵＥＳＴ １ Ｌ３」はそれぞれアンドゲート回路１
２０、１２２又は１２４及びこれに続いてオアゲート回
路１２６に直接通過することになる。アンドゲート回路
１２８は信号を図１の許可ラツチ回路５０に通過させる
ことにより、現在のバス使用が終了したとき（不許可動
作信号「ＮＯ ＧＲＡＮＴ ＡＣＴＩＶＥ」が論理
「Ｈ」レベルになることにより表示される）、装置１が
バスのアクセスを確実に許可させる。これに対してリク
エスト要求信号「ＲＥＱＵＥＳＴ２」及び又は「ＲＥＱ
ＵＥＳＴ ３」がペンデイング状態にあるとき（このと
きバスに対して直接にアクセスすることはリクエスト要
求信号「ＲＥＱＵＥＳＴ１」によつてブロツクしてい
る）、回路は相対的な優先順位を検査する必要がある。
リクエスト要求信号「ＲＥＱＵＥＳＴ １」が優先順位
Ｌ２をもつていれば、これによりアンドゲート回路１０
２及び１０４並びにオアゲート回路１１０及び１１２に
おいて比較がなされてリクエスト要求信号「ＲＥＱＵＥ
ＳＴ ２」及び又は「ＲＥＱＵＥＳＴ ３」が低い優先
順位をＬ１をもつているかどうかが分る。このような場
合には、リクエスト要求信号「ＲＥＱＵＥＳＴ １ Ｌ
２」はアンドゲート回路１２２及びこの場合オアゲート
回路１２６に通過されてアンドゲート回路１２８が許可
ラツチ回路５０をセツトすることにより、バスがフリー
になつたとき装置１に対してバスの支配を許可するよう
になされている。他のリクエスト要求信号「ＲＥＱＵＥ
ＳＴ」が未だ保持されているときにはこの段階において
バスに対するアクセスを受け取らない。リクエスト要求
信号「ＲＥＱＵＥＳＴ ２」又は「ＲＥＱＵＥＳＴ
３」がリクエスト要求信号「ＲＥＱＵＥＳＴ １」と同
じ優先順位をもつているときには、回路はバスのアクセ
スが許可される順位を変更しない。図２に示す回路をリ
セツトすると、このことはリクエスト要求信号「ＲＥＱ
ＵＥＳＴ １」が最も高い優先順位Ｌ３をもつていると
きアクセス要求信号「ＲＥＱＵＥＳＴ ２」及び又は
「ＲＥＱＵＥＳＴ ３」が同じ又は低い優先順位をもつ
ているか否かを決定し、かくしてバスに対するアクセス
順位を上述した方法と同じ方法で命令する。アクセスリ
クエスト信号「ＲＥＱＵＥＳＴ」が３つの優先順位レベ
ルの１つをもち得るような場合に対する回路のこの部分
の動作は、アンドゲート回路６０を置き換えた場合の説
明だけになつた。アンドゲート回路６２及び６４が同様
の回路と置き換え得ることは明らかであり、当該回路の
動作は同様である。
【００１９】仲裁装置を異なる優先レベルにまで拡張す
ることはアンドゲート３０、３２、３４、３６、３８及
び４０を図３に示す回路と同様の回路に置き換える。こ
の回路の機能は一例としてアンドゲート回路３０を取る
ことによつて説明できる。アクセス要求信号「ＲＥＱＵ
ＥＳＴ １」が低い優先順位Ｌ１をもつているとき上述
の回路はブロツク不要信号「ＮＯ ＢＬＯＣＫ １ Ｆ
ＲＯＭ ２」が「Ｈ」レベルにあるときだけ装置２をブ
ロツクすることになる。このことはアンドゲート回路１
７０及びオアゲート回路１８０を使用してブロツクラツ
チ回路１０をセツトすることになる。しかしながらアク
セス要求信号「ＲＥＱＵＥＳＴ １」が高い優先順位Ｌ
２をもつている場合にはアクセス要求信号「ＲＥＱＵＥ
ＳＴ ２」はこれが低い優先順位Ｌ１をもつているとき
ブロツクされるだけになる（又はブロツクされたままの
状態を維持することになる）。このことはアンドゲート
回路１７２においてアクセス要求信号「ＲＥＱＵＥＳＴ
２ Ｌ１」及び「ＲＥＱＵＥＳＴ １ Ｌ２」を比較
することによつて実現される。
【００２０】同様にしてオアゲート１６２及びアンドゲ
ート１７４は、アクセス要求信号「ＲＥＱＵＥＳＴ
１」が優先順位Ｌ３を有し、アクセス要求信号「ＲＥＱ
ＵＥＳＴ ２」が優先順位Ｌ２又はＬ１を有することに
よりアクセス要求信号「ＲＥＱＵＥＳＴ ２」がブロツ
クされ続ける状態になるかどうかを回路がチエツクでき
るようになされている。アクセス要求信号「ＲＥＱＵＥ
ＳＴ ２」がアクセス要求信号「ＲＥＱＵＥＳＴ １」
と同じ又は高い優先順位をもつているときには、ブロツ
クラツチ回路１０はアクセス要求信号「ＲＥＱＵＥＳＴ
２」をブロツクしないことにより装置２が装置１の以
前にバスをアクセスできなくなる。
【００２１】バスを支配するために２つの要求が厳密に
同じ時点に（又は同じタイムスロツトの間に）到達した
ときには、この問題を解決する手段を用意しなければな
らない。このことは図４に示す回路の各出力を２つのア
ンドゲート回路及び１つのオアゲート回路によつて構成
するように考えることによつて図５に示すような同様の
ユニツトに分類できる。この基本的な出力は図５におい
て２つのアンドゲート４１２（図４のアンドゲート２７
０、２７４、２８０、２８４、２８８、２９４、２９７
及び３０２に対応する）及び４１４（図４のアンドゲー
ト回路２７２、２７６、２８１、２８６、２９０、２９
６、３００及び３０４に対応する）並びにオアゲート回
路４１６（図４のオアゲート回路２１４、２１６、２２
２、２２４、２２６、２２８、２３０及び２３２に対応
する）として示されている。アクセス要求信号「ＲＥＱ
ＵＥＳＴ」はライン４０２を通じてアンドゲート回路４
１２及び４１４にともに与えられる。高い優先順位のア
クセス要求がなかつたり又は高い優先順位のアクセス要
求が既にブロツクされていた場合にはライン４０４は論
理「Ｈ」レベルになることによりアクセス要求信号「Ｒ
ＥＱＵＥＳＴ」がアンドゲート回路４１２によつてオア
ゲート回路４１６に通過することになる。このアクセス
要求信号「ＲＥＱＵＥＳＴ」に対するブロツクラツチ回
路は既に他のアクセス要求信号「ＲＥＱＵＥＳＴ」によ
つてセツトされている場合には、ライン４０６は論理
「Ｈ」レベルになり、アクセス要求信号がアンドゲート
回路４１４を通つてオアゲート回路４１６に通過され
る。全ての他のケースにおいて、アクセス要求信号「Ｒ
ＥＱＵＥＳＴ」は上述のケースの１つになつてライン４
０４又はライン４０６の何れかが論理「Ｈ」レベルにな
るまでライン４０２上にペンデイングのまま残される。
図５のアンドゲート回路４１２に対応する図４のアンド
ゲート回路（すなわち２７４、２８４、２８８、２９８
及び３０２）のいくつかが２つ以上の入力をもつている
ことは注意すべきである。この実施例の場合図５のライ
ン４０４は、デコーダ２０２、２０４、２０６から直接
来るラインを除いて図４のアンドゲートに対する全ての
入力ラインを表していると考えることができる。アクセ
ス要求信号「ＲＥＱＵＥＳＴ」は全ての入力ラインが論
理「Ｈ」レベルであるときだけ通過する。図４に示す他
の論理回路はブロツクラツチ回路１０、１２、１４、１
６、１８及び２０が既にセツトされているか否か及び高
い優先順位のアクセス要求信号がペンデイング中である
か否かを決定するために用いられる。
【００２２】なお上述の実施例においては３つのアクセ
ス要求及び３つの優先レベルがある場合の実施例を述べ
たが、これに限らずさらに多くのアクセス要求及び優先
順位レベルがある場合についても広く本発明を適用し得
る。
【００２３】
【発明の効果】上述のように本発明によれば、バスをア
クセスする優先順位を、バスを使用したいアクセス要求
の到着時間関係のみならず、各アクセス要求の相対的な
優先順位に基づいて決めるようにしたことにより、高い
優先順位のアクセス要求が到来したときこれを遅延させ
ることなく確実に処理することができるような仲裁装置
を実現し得る。
【図面の簡単な説明】
【図１】図１は要求時間に依存した仲裁装置の基本構成
を示す接続図である。
【図２】図２は３つの優先順位レベルを処理するように
なされた仲裁装置の許可ラツチ回路を示す接続図であ
る。
【図３】図３は３つの優先順位レベルを処理するように
なされた仲裁装置のブロツクラツチ回路を示す接続図で
ある。
【図４】図４は各アクセス要求の優先順位レベルを決定
するデコードユニツトを示す接続図である。
【符号の説明】
１０〜２０……ブロツクラツチ回路、３０〜４０、６０
〜６４、７０……アンドゲート回路、５０〜５４……許
可ラツチ回路、１０２〜１０８、１２０〜１２４、１２
８……アンドゲート回路、１１０〜１１６、１２６……
オアゲート回路、１５０、１５２、１７０〜１７４……
アンドゲート回路、１６０、１６２、１８０……オアゲ
ート回路、２１４〜２３２、２５０〜２６４……オアゲ
ート回路、１４０〜１４４、２７０〜３０４……アンド
ゲート回路、２０２〜２０６……デコーダ、４１２、４
１４……アンドゲート回路、４１６……オアゲート回
路。
【手続補正書】
【提出日】平成５年８月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１は要求時間に依存した仲裁装置の基本構成
を示す接続図である。
【図２】図２は３つの優先順位レベルを処理するように
なされた仲裁装置の許可ラツチ回路を示す接続図であ
る。
【図３】図３は３つの優先順位レベルを処理するように
なされた仲裁装置のブロツクラツチ回路を示す接続図で
ある。
【図４】図４は各アクセス要求の優先順位レベルを決定
するデコードユニツトを示す接続図である。
【図５】図５は仲裁ユニツトの詳細を示す接続図であ
る。
【符号の説明】 １０〜２０……ブロツクラツチ回路、３０〜４０、６０
〜６４、７０……アンドゲート回路、５０〜５４……許
可ラツチ回路、１０２〜１０８、１２０〜１２４、１２
８……アンドゲート回路、１１０〜１１６、１２６……
オアゲート回路、１５０、１５２、１７０〜１７４……
アンドゲート回路、１６０、１６２、１８０……オアゲ
ート回路、２１４〜２３２、２５０〜２６４……オアゲ
ート回路、１４０〜１４４、２７０〜３０４……アンド
ゲート回路、２０２〜２０６……デコーダ、４１２、４
１４……アンドゲート回路、４１６……オアゲート回
路。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】種々の装置からのバスアクセス要求を通過
    させる要求入力ラインを有し、上記種々の装置からのバ
    スアクセス要求を仲裁するバスアクセス要求仲裁装置に
    おいて、 バスアクセス要求をバスコントローラに通過させ、上記
    バスコントローラによつて上記選択された装置に対して
    バスアクセスを許可させる許可ラツチ回路と、 以前に到達した他のバスアクセス要求がペンデイングで
    あるときバスアクセスに対する要求をブロツクするブロ
    ツク要求を送出するブロツクラツチ回路と、 どのバスアクセス要求が存在するかを表す許可動作アン
    ドゲート回路とを具えることを特徴とするバスアクセス
    要求仲裁装置。
  2. 【請求項２】上記許可ラツチ回路はセツト−リセツトフ
    リツプフロツプ回路及び許可ラツチセツト手段によつて
    構成され、 上記許可ラツチ設定手段はアンドゲート回路によつて構
    成され、上記アンドゲート回路の１つの入力は上記許可
    動作アンドゲート回路の出力によつて与えられると共
    に、上記アンドゲート回路の他部は上記要求入力ライン
    の１つ及び当該各要求入力ラインに対応する上記ブロツ
    クラツチ回路の１つから要求されるブロツクコマンドに
    よつて与えられることを特徴とする特許請求の範囲第１
    項に記載のバスアクセス要求仲裁装置。
  3. 【請求項３】上記ブロツクラツチ回路はセツト−リセツ
    トフリツプフロツプ回路とブロツクラツチ設定手段とに
    よつて構成され、 上記ブロツクラツチ設定回路はアンドゲート回路によつ
    て構成され、上記アンドゲート回路の１つの入力は上記
    要求入力ラインの１つと、上記要求入力ラインの他部に
    対応するブロツクラツチからのブロツクコマンドによつ
    て与えられることを特徴とする特許請求の範囲第１項に
    記載のバスアクセス要求仲裁装置。
  4. 【請求項４】上記許可ラツチ回路を設定する手段はさら
    に上記要求入力ラインから与えられるバスアクセス要求
    の優先順位がブロツクコマンドを送出しているブロツク
    ラツチ回路に対応する要求入力ラインにあるバスアクセ
    ス要求の優先順位より高いとき、上記ブロツクコマンド
    を無視する手段を有することを特徴とする特許請求の範
    囲第２項に記載のバスアクセス要求仲裁装置。
  5. 【請求項５】上記ブロツクラツチ回路をセツトする手段
    はさらに、上記要求入力ラインによるバスアクセス要求
    の優先順位が、上記ブロツクコマンドを送出しているブ
    ロツクラツチ回路に対応する要求入力ラインにあるバス
    アクセス要求の優先順位よりも高いとき、上記ブロツク
    コマンドを無視する手段を有することを特徴とする特許
    請求の範囲第３項に記載のバスアクセス要求仲裁装置。
  6. 【請求項６】さらに、 同時に又は同じクロツクサイクルの間に同じ優先順位を
    有する複数のバスアクセス要求が到来したとき、１つの
    バスアクセス要求に対して特典を与えるバスアクセス要
    求特典付与手段を具えることを特徴とする特許請求の範
    囲第１項ないし第５項に記載のバスアクセス要求仲裁装
    置。
  7. 【請求項７】上記バスアクセス要求特典付与手段は、上
    記バスアクセス要求のうちのどれが上記ブロツクラツチ
    回路の１つからブロツクコマンドを送出させたかを決定
    し、その結果他のバスアクセス要求に特典を与えるよう
    にした手段を有することを特徴とする特許請求の範囲第
    ６項に記載のバスアクセス要求仲裁装置。
  8. 【請求項８】上記バスアクセス要求は３つ又はそれ以上
    の優先順位レベルを有することを特徴とする特許請求の
    範囲第１項ないし第７項に記載のバスアクセス要求仲裁
    装置。
  9. 【請求項９】上記要求入力ラインとして３つ又はそれ以
    上が存在することを特徴とする特許請求の範囲第１項な
    いし第８項に記載のバスアクセス要求仲裁装置。
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