JPH01134557A - アービタ回路 - Google Patents
アービタ回路Info
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- JPH01134557A JPH01134557A JP62292832A JP29283287A JPH01134557A JP H01134557 A JPH01134557 A JP H01134557A JP 62292832 A JP62292832 A JP 62292832A JP 29283287 A JP29283287 A JP 29283287A JP H01134557 A JPH01134557 A JP H01134557A
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- JP
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- 230000001934 delay Effects 0.000 claims 2
- 230000003111 delayed effect Effects 0.000 claims 2
- 230000004913 activation Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、非同期的に発生する複数の要求の競合を裁
定するアービタ回路に関するものである。
定するアービタ回路に関するものである。
互いに非同期的に動作する複数のデジタルサブシステム
（例えば、マルチプロセッサシステム）が一つの資源（
例えば、ディスク装置）を共有する場合、サブシステム
からの共有資源使用要求は時間的にランダムに発生する
ので、この競合を裁定する必要がある。例えば、あるサ
ブシステムから共有資源使用要求があった時、共有資源
が他のサブシステムによって既に使用中であれば、使用
終了までその要求を待機させておく処理が必要である。
（例えば、マルチプロセッサシステム）が一つの資源（
例えば、ディスク装置）を共有する場合、サブシステム
からの共有資源使用要求は時間的にランダムに発生する
ので、この競合を裁定する必要がある。例えば、あるサ
ブシステムから共有資源使用要求があった時、共有資源
が他のサブシステムによって既に使用中であれば、使用
終了までその要求を待機させておく処理が必要である。
このような競合裁定処理を行うのがアービタ回路である
。
。
第３図は、例えば、ｒｌｓｓｅｃ８５、ダイジェスト
オブ テクニカル ペーパーズ（Ｐｄ２）（ＩＳＳＣＣ
８５ＤＩＧＥＳＴ ＯＦ ＴＥＣ−ＨＮＴＣＡＬ
ＰＡＰＥＲ３（Ｐｄ２））Ｊに示された従来のアービ
タ回路である。信号ＲＥＱ−Ａ及びＲＥＱ−Ｂは、それ
ぞれサブシステムからめ要求信号であり、信号ＡＣＫ−
Ａ及びＡＣＫ−百はそれぞれ要求信号ＲＥＱ−Ａ及びＲ
ＥＱ−Ｂの要求を承認したことを表わす信号であるｅｌ
ａは要求信号ＲＥＱ−Ａと承認信号ＡＣＫ−Ｂを入力と
し、承認信号ＡＣＫ−Ａを出力とするＮＡＮＤゲート、
１ｂは要求信号ＲＥＱ−Ｂと承認信号ＡＣＫ−Ａを入力
とし、承認信号にて■：１を出力とするＮＡＮＤゲート
である。ＮＡＮＤゲートｌａ、ｌｂはＲＳフリップフロ
ップを構成している。
オブ テクニカル ペーパーズ（Ｐｄ２）（ＩＳＳＣＣ
８５ＤＩＧＥＳＴ ＯＦ ＴＥＣ−ＨＮＴＣＡＬ
ＰＡＰＥＲ３（Ｐｄ２））Ｊに示された従来のアービ
タ回路である。信号ＲＥＱ−Ａ及びＲＥＱ−Ｂは、それ
ぞれサブシステムからめ要求信号であり、信号ＡＣＫ−
Ａ及びＡＣＫ−百はそれぞれ要求信号ＲＥＱ−Ａ及びＲ
ＥＱ−Ｂの要求を承認したことを表わす信号であるｅｌ
ａは要求信号ＲＥＱ−Ａと承認信号ＡＣＫ−Ｂを入力と
し、承認信号ＡＣＫ−Ａを出力とするＮＡＮＤゲート、
１ｂは要求信号ＲＥＱ−Ｂと承認信号ＡＣＫ−Ａを入力
とし、承認信号にて■：１を出力とするＮＡＮＤゲート
である。ＮＡＮＤゲートｌａ、ｌｂはＲＳフリップフロ
ップを構成している。
第４図は第３図の回路の動作を説明するための各部のタ
イミング波形を示す図である。
イミング波形を示す図である。
次に第３図に示す回路の動作を第４図を参照して説明す
る。ＲＥＱ−Ａ及びＲＥＱ−Ｂには第４図に示す波形が
入力される。ＡＣＫ−Ａ及びＡＣＫ−Ｂはその時の出力
である。
る。ＲＥＱ−Ａ及びＲＥＱ−Ｂには第４図に示す波形が
入力される。ＡＣＫ−Ａ及びＡＣＫ−Ｂはその時の出力
である。
要求信号ＲＥＱ−Ａ、ＲＥＱ−Ｂからの要求がない時、
つまり両信号が“Ｌ”の時、ＮＡＮＤゲート１ａの一方
の入力ＲＥＱ−Ａは“Ｌｌであるから、出力ＡＣＫ−Ａ
は他方の入力の状態にかかわらず“Ｈ”となり、同様に
ＮＡＮＤゲート１ｂの出力ＡＣＫ−Ｂも“Ｈ”となる、
承認信号に℃に−Ａ、ＡＣＫ−Ｂはロウアクティブの信
号であるから、共に“Ｈ”であることは、承認がなされ
ていないことを意味する（時刻ｔ０）。
つまり両信号が“Ｌ”の時、ＮＡＮＤゲート１ａの一方
の入力ＲＥＱ−Ａは“Ｌｌであるから、出力ＡＣＫ−Ａ
は他方の入力の状態にかかわらず“Ｈ”となり、同様に
ＮＡＮＤゲート１ｂの出力ＡＣＫ−Ｂも“Ｈ”となる、
承認信号に℃に−Ａ、ＡＣＫ−Ｂはロウアクティブの信
号であるから、共に“Ｈ”であることは、承認がなされ
ていないことを意味する（時刻ｔ０）。
要求信号ＲＥＱ−Ｂが“Ｈ”となって要求を行ない、要
求信号ＲＥＱ−Ｂが“Ｌ”で要求を行なっていないとき
、ＮＡＮＤゲー）１ｂの出力ＡＣＫ−Ｂは“Ｈｌとなっ
て承認を行なわず、ＮＡＮＤゲート１ａの出力ＡＣＫ−
Ａは９Ｌ”となって要求を承認する（時刻１＋）。
求信号ＲＥＱ−Ｂが“Ｌ”で要求を行なっていないとき
、ＮＡＮＤゲー）１ｂの出力ＡＣＫ−Ｂは“Ｈｌとなっ
て承認を行なわず、ＮＡＮＤゲート１ａの出力ＡＣＫ−
Ａは９Ｌ”となって要求を承認する（時刻１＋）。
反対に要求信号ＲＥＱ−Ａが“Ｌ”となって要求を行な
わず、要求信号ＲＥＱ−Ｂが“Ｈ”となって要求を行な
っているとき、ＮＡＮＤゲート１ａの出力ＡＣＫ−Ａは
“Ｈｌとなって承認を行なわず、ＮＡＮＤゲート１ｂの
出力ＡＣＫ−Ｂは６Ｌ′″となって要求を承認する（時
刻ｔｔ）。
わず、要求信号ＲＥＱ−Ｂが“Ｈ”となって要求を行な
っているとき、ＮＡＮＤゲート１ａの出力ＡＣＫ−Ａは
“Ｈｌとなって承認を行なわず、ＮＡＮＤゲート１ｂの
出力ＡＣＫ−Ｂは６Ｌ′″となって要求を承認する（時
刻ｔｔ）。
要求信号ＲＥＱ−Ａが“Ｈｌ、ＲＥＱ−Ｂが“Ｌ”とな
り、それに応じて承認信号ＡＣＫ−Ａが“Ｌ″、ＡＣＫ
−Ｂが“Ｈ”となった（時刻ｔｚ）後に、要求信号ＲＥ
Ｑ−Ｂも要求を行なってＲＥＱ−Ａ、ＲＥＱ−Ｂが共に
“Ｈｌとなっても、ＮＡＮＤゲート１ａの出力ＡＣＫ−
Ａは”Ｌ”のままであり、ＮＡＮＤゲート１ｂの出力Ａ
ＣＫ−Ｂは“Ｈ”のままであり、要求信号ＲＥＱ−Ｈの
要求は承認されない（時刻ｔ４）、その後、要求信号Ｒ
ＥＱ−Ａの要求が終了してＲＥＱ−Ａが”Ｌ”、ＲＥＱ
−Ｂが“Ｈ′″となると、ＮＡＮＤゲートｌａの出力Ａ
ＣＫ−Ａは＠Ｈ′となって承認を終了し、ＮＡＮＤゲー
ト１ｂの出力ＡＣＫ−Ｂは“Ｌ”となり要求信号ＲＥＱ
−Ｂの要求が承認される（時刻ｔ、）。
り、それに応じて承認信号ＡＣＫ−Ａが“Ｌ″、ＡＣＫ
−Ｂが“Ｈ”となった（時刻ｔｚ）後に、要求信号ＲＥ
Ｑ−Ｂも要求を行なってＲＥＱ−Ａ、ＲＥＱ−Ｂが共に
“Ｈｌとなっても、ＮＡＮＤゲート１ａの出力ＡＣＫ−
Ａは”Ｌ”のままであり、ＮＡＮＤゲート１ｂの出力Ａ
ＣＫ−Ｂは“Ｈ”のままであり、要求信号ＲＥＱ−Ｈの
要求は承認されない（時刻ｔ４）、その後、要求信号Ｒ
ＥＱ−Ａの要求が終了してＲＥＱ−Ａが”Ｌ”、ＲＥＱ
−Ｂが“Ｈ′″となると、ＮＡＮＤゲートｌａの出力Ａ
ＣＫ−Ａは＠Ｈ′となって承認を終了し、ＮＡＮＤゲー
ト１ｂの出力ＡＣＫ−Ｂは“Ｌ”となり要求信号ＲＥＱ
−Ｂの要求が承認される（時刻ｔ、）。
〔発明が解決しようとする問題点〕
上記のような従来のアービタ回路において、要求信号Ｒ
ＥＱ−Ａ、ＲＥＱ−Ｂの要求が同時に起こって共に“Ｌ
”からｍ Ｈｓに変化したときのことを考える（第５図
、時刻ｔ６）。変化の前、っまりＲＥＱ−Ａ、ＲＥＱ−
Ｂが共に“Ｌ″であったときは、１丁て−Ａ、ＡＣＫ−
Ｂは共に“Ｈ”であった、従って、ＮＡＮＤゲート１ａ
の出力にＣＫ−Ａは、ＲＥＱ−Ａが′Ｈ”で、ＡＣＫ−
Ｂも“Ｈ”であることから、“Ｌ”になろうとする。
ＥＱ−Ａ、ＲＥＱ−Ｂの要求が同時に起こって共に“Ｌ
”からｍ Ｈｓに変化したときのことを考える（第５図
、時刻ｔ６）。変化の前、っまりＲＥＱ−Ａ、ＲＥＱ−
Ｂが共に“Ｌ″であったときは、１丁て−Ａ、ＡＣＫ−
Ｂは共に“Ｈ”であった、従って、ＮＡＮＤゲート１ａ
の出力にＣＫ−Ａは、ＲＥＱ−Ａが′Ｈ”で、ＡＣＫ−
Ｂも“Ｈ”であることから、“Ｌ”になろうとする。
同様にＮＡＮＤゲート１ｂの出力ＡＣＫ−Ｂも“Ｌ″に
なろうとする。一方、ＲＥＱ−Ａ、ＲＥＱ−Ｂが共にＨ
”の場合、ＲＳフリップフロップの性質よりＡＣＫ−Ａ
とＡＣＫ−Ｂは互いに反転した値をとろうとする。ゆえ
に、共に“Ｈ”から“Ｌ３へ変化しようとするＡＣＫ−
Ａ、ＡＣＫ−百は、同時に相手を“Ｌ”から“Ｈ”に変
えようとする。このことにより、承認信号ＡＣＫ−Ａ。
なろうとする。一方、ＲＥＱ−Ａ、ＲＥＱ−Ｂが共にＨ
”の場合、ＲＳフリップフロップの性質よりＡＣＫ−Ａ
とＡＣＫ−Ｂは互いに反転した値をとろうとする。ゆえ
に、共に“Ｈ”から“Ｌ３へ変化しようとするＡＣＫ−
Ａ、ＡＣＫ−百は、同時に相手を“Ｌ”から“Ｈ”に変
えようとする。このことにより、承認信号ＡＣＫ−Ａ。
ＡＣＫ−Ｂは共に“Ｈ”でも“Ｌ”でもない中間電位に
なってしまい、競合裁定の処理が行えなくなる可能性が
生じるという問題点があった。
なってしまい、競合裁定の処理が行えなくなる可能性が
生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、第１及び第２の要求信号が同時に活性化して
も競合裁定の処理を行うことがてできるアービタ回路を
得ることを目的とする。
たもので、第１及び第２の要求信号が同時に活性化して
も競合裁定の処理を行うことがてできるアービタ回路を
得ることを目的とする。
この発明に係るアービタ回路は、第２の要求信号の活性
化から所定時間だけ第１の要求信号の活性化が第１のＮ
ＡＮＤゲートに入力されるのを阻止するとともに、上記
所定時間の間に上記第２の要求信号の活性化を第２のＮ
ＡＮＤゲートに入力するようにしたものである。
化から所定時間だけ第１の要求信号の活性化が第１のＮ
ＡＮＤゲートに入力されるのを阻止するとともに、上記
所定時間の間に上記第２の要求信号の活性化を第２のＮ
ＡＮＤゲートに入力するようにしたものである。
この発明においては、第２の要求信号の活性化から所定
時間だけ第１の要求信号の活性化が第１のＮＡＮＤゲー
トに入力されず、その間に上記第２の要求信号の活性化
が第２のＮＡＮＤゲートに入力されるので、上記第１．
第２のＮＡＮＤゲートの入力状態が同時に活性化状態と
なるのを防止でき、第１．第２の要求信号が同時に活性
化しても競合裁定の処理を行うことができる。
時間だけ第１の要求信号の活性化が第１のＮＡＮＤゲー
トに入力されず、その間に上記第２の要求信号の活性化
が第２のＮＡＮＤゲートに入力されるので、上記第１．
第２のＮＡＮＤゲートの入力状態が同時に活性化状態と
なるのを防止でき、第１．第２の要求信号が同時に活性
化しても競合裁定の処理を行うことができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例によるアービタ回路を示し
、図において、第３図と同一符号は同じものを示し、１
ａ〜ＩＣはＮＡＮＤゲートであり、ＮＡＮＤゲートｔａ
、ｌｂはＲＳフリップフロップを構成している。２ａ〜
２Ｃはインバータであり、これはラッチ回路を構成して
いる。３ａ、３ｂは遅延回路、４ａ〜４ｅは接続端子、
５ａはｐチャネルトランジスタ、５ｂ、５ｃはｎチャネ
ルトランジスタである。第２図は本実施例の動作を説明
するための各部のタイミング波形を示す図である。図に
おいて、ｔ、、’ｔ、は遅延回路３ａ。
、図において、第３図と同一符号は同じものを示し、１
ａ〜ＩＣはＮＡＮＤゲートであり、ＮＡＮＤゲートｔａ
、ｌｂはＲＳフリップフロップを構成している。２ａ〜
２Ｃはインバータであり、これはラッチ回路を構成して
いる。３ａ、３ｂは遅延回路、４ａ〜４ｅは接続端子、
５ａはｐチャネルトランジスタ、５ｂ、５ｃはｎチャネ
ルトランジスタである。第２図は本実施例の動作を説明
するための各部のタイミング波形を示す図である。図に
おいて、ｔ、、’ｔ、は遅延回路３ａ。
３ｂの遅延時間である。
次に、本実施例の動作を第２図を参照して説明する。
要求信号ＲＥＱ−Ｂが“Ｌ”から“Ｈ″に変化すると、
接続端子４ｄの電位は、それからｔ、だけ遅れて“Ｌ”
から“Ｈ”に変化する。接続端子４Ｃの電位は、それか
らさらにｔｂだけ遅れて“Ｈ”から“Ｌ“に変化する。
接続端子４ｄの電位は、それからｔ、だけ遅れて“Ｌ”
から“Ｈ”に変化する。接続端子４Ｃの電位は、それか
らさらにｔｂだけ遅れて“Ｈ”から“Ｌ“に変化する。
従って、接続端子４ｂの電位は、要求信号ＲＥＱ−Ｂが
Ｌ”から“Ｈ”に変化した時刻から（ｔａ ＋ｔ、）の
時間だけ“Ｌ”になり、ｎチャネルトランジスタ５Ｃを
オフする。
Ｌ”から“Ｈ”に変化した時刻から（ｔａ ＋ｔ、）の
時間だけ“Ｌ”になり、ｎチャネルトランジスタ５Ｃを
オフする。
この間、要求信号ＲＥＱ−Ａが“Ｌ”であれば、ｐチャ
ネルトランジスタ５ａがオンすることにより接続端子４
ｅの電位は“Ｈ”になり、接続端子４ａの電位は“Ｌ”
となる、また、要求信号ＲＥＱ−ＡがＨ″であれば、ｐ
チャネルトランジスタ５ａはオフし、接続端子４ｅは、
インバータ２ａ、２ｂで構成されるラッチ回路により直
前の状態に保持される。従って、要求信号ＲＥＱ−Ｂが
“Ｌ″から“Ｈ”に変化した時刻から（１，＋１１）の
時間だけは、接続端子４ａの“Ｌ”から“Ｈ”への変化
は起こらないこととなる。
ネルトランジスタ５ａがオンすることにより接続端子４
ｅの電位は“Ｈ”になり、接続端子４ａの電位は“Ｌ”
となる、また、要求信号ＲＥＱ−ＡがＨ″であれば、ｐ
チャネルトランジスタ５ａはオフし、接続端子４ｅは、
インバータ２ａ、２ｂで構成されるラッチ回路により直
前の状態に保持される。従って、要求信号ＲＥＱ−Ｂが
“Ｌ″から“Ｈ”に変化した時刻から（１，＋１１）の
時間だけは、接続端子４ａの“Ｌ”から“Ｈ”への変化
は起こらないこととなる。
一方、接続端子４ｄの電位は、要求信号ＲＥＱ−Ｂが“
Ｌ”から“Ｈ”に変化してからｔ１時間後に“Ｌ”から
“Ｈ”に変化する。
Ｌ”から“Ｈ”に変化してからｔ１時間後に“Ｌ”から
“Ｈ”に変化する。
このように、本実施例では、要求信号ＲＥＱ−Ｂが“Ｌ
”から“Ｈ″に変化した時刻から（ｔｍ＋ｔｔ、）の時
間だけ、要求信号ＲＥＱ−Ａが“Ｌ”から“Ｈ”に変化
したのをＮＡＮＤゲート１ａに伝えないようにするとと
もに、要求償号ＲＥＱ−Ｂが“Ｌｌから“Ｈ″に変化し
たのをｔ１時間後にＮＡＮＤゲートｌｂに伝えるように
したので、接続端子４ａ、４ｄが同時にＬ”からＨ′に
変化するのを防止でき、承認信号ＡＣＫ−Ａ、λＣＫ−
Ｂが共にＨ”でもＬ″でもない中間電位となって競合裁
定の処理が行えなくなるのを防止することができる。
”から“Ｈ″に変化した時刻から（ｔｍ＋ｔｔ、）の時
間だけ、要求信号ＲＥＱ−Ａが“Ｌ”から“Ｈ”に変化
したのをＮＡＮＤゲート１ａに伝えないようにするとと
もに、要求償号ＲＥＱ−Ｂが“Ｌｌから“Ｈ″に変化し
たのをｔ１時間後にＮＡＮＤゲートｌｂに伝えるように
したので、接続端子４ａ、４ｄが同時にＬ”からＨ′に
変化するのを防止でき、承認信号ＡＣＫ−Ａ、λＣＫ−
Ｂが共にＨ”でもＬ″でもない中間電位となって競合裁
定の処理が行えなくなるのを防止することができる。
以上のように、この発明のアービタ回路によれば、第２
の要求信号の活性化から所定時間だけ第１の要求信号の
活性化が第１のＮＡＮＤゲートに入力されるのを阻止す
るとともに、上記所定時間の間に上記第２の要求信号の
活性化を第２のＮＡＮＤゲートに入力するようにしたの
で、上記第１゜第２のＮＡＮＤゲートの入力状態が同時
に活性化状態となるのを防止でき、第１．第２の要求信
号が同時に活性化しても競合裁定の処理を行うことがで
きる効果がある。
の要求信号の活性化から所定時間だけ第１の要求信号の
活性化が第１のＮＡＮＤゲートに入力されるのを阻止す
るとともに、上記所定時間の間に上記第２の要求信号の
活性化を第２のＮＡＮＤゲートに入力するようにしたの
で、上記第１゜第２のＮＡＮＤゲートの入力状態が同時
に活性化状態となるのを防止でき、第１．第２の要求信
号が同時に活性化しても競合裁定の処理を行うことがで
きる効果がある。
第１図はこの発明の一実施例によるアービタ回路を示す
回路図、第２図は該実施例回路の動作を説明するための
波形図、第３図は従来のアービタ回路を示す回路図、第
４図は該従来例のアービタ回路の動作を説明するための
波形図である。 図において、ｌａ〜ＩＣはＮＡＮＤゲート、２ａ〜２Ｃ
はインバータ、３ａ、３ｂは遅延回路、５ａはｐチ＋ネ
ルトランジスタ、５ｂ、５ｃはｎチャネルトランジスタ
である。 なお図中同一符号は同−又は相当部分を示す。
回路図、第２図は該実施例回路の動作を説明するための
波形図、第３図は従来のアービタ回路を示す回路図、第
４図は該従来例のアービタ回路の動作を説明するための
波形図である。 図において、ｌａ〜ＩＣはＮＡＮＤゲート、２ａ〜２Ｃ
はインバータ、３ａ、３ｂは遅延回路、５ａはｐチ＋ネ
ルトランジスタ、５ｂ、５ｃはｎチャネルトランジスタ
である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １）第１、第２の要求信号をそれぞれ一方入力とし、第
１、第２の承認信号をそれぞれ出力し、ＲＳフリップフ
ロップを構成する第１、第２の２入力ＮＡＮＤゲートを
備えてなるアービタ回路において、 上記第１の要求信号が活性化した場合は、該信号が上記
第１のＮＡＮＤゲートに入力されるのを阻止する第１の
制御回路と、 上記第２の要求信号の活性化から所定時間だけ上記第１
の制御回路による阻止を行わせ、かつ上記第２の要求信
号を上記所定時間より短い時間だけ遅延させて上記第２
のＮＡＮＤゲートに入力させる第２の制御回路と、 上記第１の制御回路による阻止の前の上記第１のＮＡＮ
Ｄゲートへの上記第１の要求信号の入力状態を保持する
ラッチ回路とを備えたことを特徴とするアービタ回路。 （２）上記第１の制御回路は、電源とアースとの間に直
列接続して設けられ、それぞれゲートに上記第１の要求
信号が入力されるｐチャネル及び第１のｎチャネルトラ
ンジスタからなるインバータ回路と、該第１のｎチャネ
ルトランジスタと上記アースとの間に挿入して設けられ
た第２のｎチャネルトランジスタとからなり、 上記第２の制御回路は、上記第２の要求信号を遅延させ
て上記第２のＮＡＮＤゲートに入力させる第１の遅延回
路と、該第１の遅延回路の出力を遅延させて出力する第
２の遅延回路と、上記第２の要求信号を一方入力とし、
上記第２の遅延回路の反転出力を他方入力とし、出力を
上記第２のｎチャネルトランジスタのゲートに入力させ
る第３のＮＡＮＤゲートとからなり、 上記ラッチ回路は、上記インバータ回路の出力と上記第
１のＮＡＮＤゲートの入力との間に、逆並列接続して設
けられた２つのインバータからなることを特徴とする特
許請求の範囲第１項記載のアービタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292832A JPH01134557A (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
| US07/286,922 US4924220A (en) | 1987-11-19 | 1988-11-18 | Arbiter circuit for processing concurrent requests for access to shared resources |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292832A JPH01134557A (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134557A true JPH01134557A (ja) | 1989-05-26 |
Family
ID=17786930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292832A Pending JPH01134557A (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4924220A (ja) |
| JP (1) | JPH01134557A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69023395T2 (de) * | 1989-06-14 | 1996-05-15 | Matsushita Electric Ind Co Ltd | Arbitrierungsschaltung. |
| US5263171A (en) * | 1990-03-27 | 1993-11-16 | Cybex Corporation | Device for interfacing two keyboards to one computer and for automatically connecting the active keyboard to the computer |
| EP0464237A1 (en) * | 1990-07-03 | 1992-01-08 | International Business Machines Corporation | Bus arbitration scheme |
| JP2716911B2 (ja) * | 1992-06-05 | 1998-02-18 | 三菱電機株式会社 | 優先順位選択回路 |
| US6188249B1 (en) * | 1998-06-30 | 2001-02-13 | Sun Microsystems, Inc. | Asymmetric arbiter with fast signal path |
| US6617900B1 (en) * | 2000-01-31 | 2003-09-09 | Hewlett-Packard Development Company, L.P. | Arbitrator with no metastable voltage levels on output |
| US6781418B1 (en) | 2001-09-21 | 2004-08-24 | Cypress Semiconductor Corp. | Arbiter/pulse discriminator circuits with improved metastable failure rate by delayed balance point adjustment |
| US8732368B1 (en) * | 2005-02-17 | 2014-05-20 | Hewlett-Packard Development Company, L.P. | Control system for resource selection between or among conjoined-cores |
Citations (1)
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| JPS63143654A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | ア−ビタ回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4249093A (en) * | 1978-09-06 | 1981-02-03 | Lockheed Electronics Co., Inc. | Multiple request arbitration circuit |
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- 1988-11-18 US US07/286,922 patent/US4924220A/en not_active Expired - Fee Related
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| US4924220A (en) | 1990-05-08 |
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