JPH0752431B2 - 入力信号調停器 - Google Patents
入力信号調停器Info
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- JPH0752431B2 JPH0752431B2 JP1068854A JP6885489A JPH0752431B2 JP H0752431 B2 JPH0752431 B2 JP H0752431B2 JP 1068854 A JP1068854 A JP 1068854A JP 6885489 A JP6885489 A JP 6885489A JP H0752431 B2 JPH0752431 B2 JP H0752431B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数個の互いに独立な入力信号が同一の情
報資源に向かってランダムに競合して送られる場合に、
各入力信号を次々に順番に上記情報資源に伝えるための
入力信号調停器に関するものである。
報資源に向かってランダムに競合して送られる場合に、
各入力信号を次々に順番に上記情報資源に伝えるための
入力信号調停器に関するものである。
第３図は、例えば特開昭56−153424号公報に示された従
来の入力信号調停器を示す回路図であり、図において、
１は６個のNAND素子31,32,41,42,43,51を備えた主要制
御回路、２は２個のNAND素子（図示せず）の相互帰還結
合（NANDラッチ）を用いて構成された競合判定回路、6
1,62は活性化レベルを他の入出力信号と同じ“1"とする
ためのインバータ（NOT素子）である。
来の入力信号調停器を示す回路図であり、図において、
１は６個のNAND素子31,32,41,42,43,51を備えた主要制
御回路、２は２個のNAND素子（図示せず）の相互帰還結
合（NANDラッチ）を用いて構成された競合判定回路、6
1,62は活性化レベルを他の入出力信号と同じ“1"とする
ためのインバータ（NOT素子）である。
主要制御回路１において、NAND素子31の出力線1301は、
NAND素子42,43,51の入力線に接続されている。NAND素子
32の出力線1302は、NAND素子41,42,51の入力線に接続さ
れている。NAND素子41の出力線1401は、NAND素子42,43,
32およびインバータ61の入力線に接続されている。NAND
素子42の出力線1402は、NAND素子41,43の入力線に接続
されている。NAND素子43の出力線1403は、NAND素子41,4
2,31およびインバータ62の入力線に接続されている。
NAND素子42,43,51の入力線に接続されている。NAND素子
32の出力線1302は、NAND素子41,42,51の入力線に接続さ
れている。NAND素子41の出力線1401は、NAND素子42,43,
32およびインバータ61の入力線に接続されている。NAND
素子42の出力線1402は、NAND素子41,43の入力線に接続
されている。NAND素子43の出力線1403は、NAND素子41,4
2,31およびインバータ62の入力線に接続されている。
NAND素子51の出力線1501は、要求出力信号Ｒを情報資源
Ｍ（図示せず）へ送出するための外部出力線である。イ
ンバータ61の出力線1601は、承認出力信号a1をプロセッ
サP1（図示せず）へ送出するための外部出力線である。
インバータ62の出力線1602は、承認出力信号a2をプロセ
ッサP2（図示せず）へ送出するための外部出力線であ
る。競合判定回路２への一つの入力線1101は、プロセッ
サP1から送出される入力信号r1を受けるための外部入力
線である。競合判定回路２へのもう一つの入力線1102
は、プロセッサP2から送出される入力信号r2を受けるた
めの外部入力線である。競合判定回路２の一つの出力線
1201は、入力信号r1に対応する判定信号を出力するため
のもので、NAND素子31の入力線に接続されている。競合
判定回路２のもう一つの出力線1202は、入力信号r2に対
応する判定信号を出力するためのもので、NAND素子32の
入力線に接続されている。NAND素子41および43への一つ
の入力線1103は、情報資源Ｍから送出される応答入力信
号Ａを受けるための外部入力線である。
Ｍ（図示せず）へ送出するための外部出力線である。イ
ンバータ61の出力線1601は、承認出力信号a1をプロセッ
サP1（図示せず）へ送出するための外部出力線である。
インバータ62の出力線1602は、承認出力信号a2をプロセ
ッサP2（図示せず）へ送出するための外部出力線であ
る。競合判定回路２への一つの入力線1101は、プロセッ
サP1から送出される入力信号r1を受けるための外部入力
線である。競合判定回路２へのもう一つの入力線1102
は、プロセッサP2から送出される入力信号r2を受けるた
めの外部入力線である。競合判定回路２の一つの出力線
1201は、入力信号r1に対応する判定信号を出力するため
のもので、NAND素子31の入力線に接続されている。競合
判定回路２のもう一つの出力線1202は、入力信号r2に対
応する判定信号を出力するためのもので、NAND素子32の
入力線に接続されている。NAND素子41および43への一つ
の入力線1103は、情報資源Ｍから送出される応答入力信
号Ａを受けるための外部入力線である。
次に動作について説明する。以下の説明の便宜上、各入
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにす
る。
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにす
る。
G2＝（1201,1202）,G3＝（1301,1302） G4＝（1401,1402,1403） 例えば、NAND素子31の出力値が“0"であり、かつNAND素
子32の出力値が“1"であることを、G3＝（0,1）と表わ
す。
子32の出力値が“1"であることを、G3＝（0,1）と表わ
す。
また、入力信号r1,r2、応答入力信号Ａ、承認出力信号a
1,a2および要求出力信号Ｒの活性化状態は“1"であり、
非活性化状態は“0"であるとする。
1,a2および要求出力信号Ｒの活性化状態は“1"であり、
非活性化状態は“0"であるとする。
先ず、どのプロセッサP1,P2からも情報資源Ｍを使用す
る要求がない初期状態では、 （r1,r2）＝（0,0）,A＝0,（a1,a2）＝（0,0） Ｒ＝0,G2＝（0,0）,G3＝（1,1）,G4＝（1,0,1） である。
る要求がない初期状態では、 （r1,r2）＝（0,0）,A＝0,（a1,a2）＝（0,0） Ｒ＝0,G2＝（0,0）,G3＝（1,1）,G4＝（1,0,1） である。
G4＝（1,0,1）はNAND素子41,42,43による三状態記憶回
路が第１の状態であることを表わしている。この状態で
第４図のように、ほとんど同時にプロセッサP1およびP2
から要求が発生し、（r1,r2）＝（1,1）になったとす
る。この場合、競合判定回路２はr1およびr2の０→１変
化の内どちらがより早く生じたかを検出し、早い方に対
応して判定する判定信号を“1"とする。両方の判定信号
を“1"とすることは決してない。このような機能を有す
る競合判定回路２は、２個のNAND素子の相互帰還結合
（NANDラッチ）を用いて容易に実現することができる。
そこで、今、r1の方がr2より早く０→１変化を生じたも
のとする。この時、G2＝（1,0）となる。その結果、G3
＝（0,1）となり、それによってG4＝（1,1,1）になると
共に、第４図のようにＲ＝１になる。すなわち、要求出
力信号Ｒが活性化する。これによってプロセッサP1,P2
の一方または両方から情報資源Ｍの使用要求が発生した
ことが情報資源Ｍへ伝えられる。
路が第１の状態であることを表わしている。この状態で
第４図のように、ほとんど同時にプロセッサP1およびP2
から要求が発生し、（r1,r2）＝（1,1）になったとす
る。この場合、競合判定回路２はr1およびr2の０→１変
化の内どちらがより早く生じたかを検出し、早い方に対
応して判定する判定信号を“1"とする。両方の判定信号
を“1"とすることは決してない。このような機能を有す
る競合判定回路２は、２個のNAND素子の相互帰還結合
（NANDラッチ）を用いて容易に実現することができる。
そこで、今、r1の方がr2より早く０→１変化を生じたも
のとする。この時、G2＝（1,0）となる。その結果、G3
＝（0,1）となり、それによってG4＝（1,1,1）になると
共に、第４図のようにＲ＝１になる。すなわち、要求出
力信号Ｒが活性化する。これによってプロセッサP1,P2
の一方または両方から情報資源Ｍの使用要求が発生した
ことが情報資源Ｍへ伝えられる。
その後、情報資源Ｍは、要求出力信号Ｒの活性化を認知
したことを知らせるために、第４図のように応答入力信
号Ａを活性化させる。すなわち、Ａ＝１となる。その結
果、すでにG3＝（0,1）であったので、G4＝（0,1,1）と
なり、従って、（a1,a2）＝（1,0）となる。すなわち、
第４図のように承認出力信号a1が活性化される。これに
よって、プロセッサP1に対してその要求が承認されたこ
とが伝えられる。G4＝（0,1,1）は、三状態記憶回路が
第２の状態にあることを表わしており、この第２の状態
は、プロセッサP1に対して承認出力信号a1を送出するた
めの状態である。
したことを知らせるために、第４図のように応答入力信
号Ａを活性化させる。すなわち、Ａ＝１となる。その結
果、すでにG3＝（0,1）であったので、G4＝（0,1,1）と
なり、従って、（a1,a2）＝（1,0）となる。すなわち、
第４図のように承認出力信号a1が活性化される。これに
よって、プロセッサP1に対してその要求が承認されたこ
とが伝えられる。G4＝（0,1,1）は、三状態記憶回路が
第２の状態にあることを表わしており、この第２の状態
は、プロセッサP1に対して承認出力信号a1を送出するた
めの状態である。
その後、プロセッサP1の仕事が終わり、情報資源Ｍを使
用する必要がなくなると、プロセッサP1は入力信号r1を
第４図のように非活性化させる。この時、プロセッサP2
は、以前から入力信号r2を活性化したまま待ち状態にあ
ったので、（r1,r2）＝（0,1）となる。その結果、G2＝
（0,1）となる。この時点ではまだG4＝（0,1,1）である
から、G3＝（1,1）となり、その結果Ｒ＝０となる。す
なわち、情報資源Ｍに対してプロセッサP1が要求を引っ
込めたことが伝えられる。
用する必要がなくなると、プロセッサP1は入力信号r1を
第４図のように非活性化させる。この時、プロセッサP2
は、以前から入力信号r2を活性化したまま待ち状態にあ
ったので、（r1,r2）＝（0,1）となる。その結果、G2＝
（0,1）となる。この時点ではまだG4＝（0,1,1）である
から、G3＝（1,1）となり、その結果Ｒ＝０となる。す
なわち、情報資源Ｍに対してプロセッサP1が要求を引っ
込めたことが伝えられる。
その後、情報資源Ｍは要求出力信号Ｒが非活性化された
ことを承認したということを伝えるため、第４図のよう
に応答入力信号Ａを非活性化する。すなわち、Ａ＝０に
すると、G4＝（1,0,1）となり、それによって（a1,a2）
＝（0,0）となる。つまり、三状態記憶回路は再び第１
の状態へ戻ったわけである。しかし、G4＝（1,0,1）に
なるやいなや、すでにG2＝（0,1）であったので、G3＝
（1,0）となる。その結果、G4＝（1,1,1）になると共
に、再びＲ＝１となる。
ことを承認したということを伝えるため、第４図のよう
に応答入力信号Ａを非活性化する。すなわち、Ａ＝０に
すると、G4＝（1,0,1）となり、それによって（a1,a2）
＝（0,0）となる。つまり、三状態記憶回路は再び第１
の状態へ戻ったわけである。しかし、G4＝（1,0,1）に
なるやいなや、すでにG2＝（0,1）であったので、G3＝
（1,0）となる。その結果、G4＝（1,1,1）になると共
に、再びＲ＝１となる。
すなわち、今度は要求出力信号Ｒが活性化されることに
よって、プロセッサP2が使用要求を出していることが情
報資源Ｍに伝えられる。
よって、プロセッサP2が使用要求を出していることが情
報資源Ｍに伝えられる。
その後の動作シーケンスは、プロセッサP1が使用要求を
承認されたのと全く同じである。すなわち、第４図にお
いて、再びＡ＝１となると、G4＝（1,1,0）となり、三
状態記憶回路は第３の状態に遷移し、承認出力信号a2を
活性化する。この第３の状態はプロセッサP2に対して承
認出力信号a2を送出するための状態である。
承認されたのと全く同じである。すなわち、第４図にお
いて、再びＡ＝１となると、G4＝（1,1,0）となり、三
状態記憶回路は第３の状態に遷移し、承認出力信号a2を
活性化する。この第３の状態はプロセッサP2に対して承
認出力信号a2を送出するための状態である。
従来の入力信号調停器は以上のように構成されているの
で、競合判定回路２が２個のNAND素子によるNANDラッチ
を用いて構成されており、このため、この競合判定回路
２に同時に（r1,r2）＝（1,1）の信号入力が与えられた
場合は、G2＝（1,1）となり、情報資源Ｍに対して要求
出力信号Ｒは送出されるが、G3＝（0,0）となり、いつ
までたってもプロセッサP1またはP2に対しての情報資源
専有の承認する承認出力信号a1またはa2が得られなくな
る等の問題点があった。
で、競合判定回路２が２個のNAND素子によるNANDラッチ
を用いて構成されており、このため、この競合判定回路
２に同時に（r1,r2）＝（1,1）の信号入力が与えられた
場合は、G2＝（1,1）となり、情報資源Ｍに対して要求
出力信号Ｒは送出されるが、G3＝（0,0）となり、いつ
までたってもプロセッサP1またはP2に対しての情報資源
専有の承認する承認出力信号a1またはa2が得られなくな
る等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、２つのプロセッサからの入力信号が、同時
であれば一方のプロセッサを待たせると共に、他方のプ
ロセッサの実行を優先させ、その実行が完了すると、瞬
時に上記一方のプロセッサの実行に入るようにした入力
信号調停器を得ることを目的とする。
れたもので、２つのプロセッサからの入力信号が、同時
であれば一方のプロセッサを待たせると共に、他方のプ
ロセッサの実行を優先させ、その実行が完了すると、瞬
時に上記一方のプロセッサの実行に入るようにした入力
信号調停器を得ることを目的とする。
この発明に係る入力信号調停器は、２つの入力信号が同
時に入力したときは、一方を優先的に扱うと共に、他方
に対してウエイト信号を出力し、その後、上記一方の入
力信号によるアクセスが完了したら、所定時間経過後に
上記ウエイト信号を解除するようにしたものである。
時に入力したときは、一方を優先的に扱うと共に、他方
に対してウエイト信号を出力し、その後、上記一方の入
力信号によるアクセスが完了したら、所定時間経過後に
上記ウエイト信号を解除するようにしたものである。
この発明における入力信号調停器は、同時入力の場合は
一方が優先されるが、上記ウエイト信号が出力されてい
る状態で、上記一方の入力信号によるアクセスが再び行
われたときは、上記他方の入力信号によるアクセスが優
先される。
一方が優先されるが、上記ウエイト信号が出力されてい
る状態で、上記一方の入力信号によるアクセスが再び行
われたときは、上記他方の入力信号によるアクセスが優
先される。
以下、この発明の一実施例を図について説明する。第１
図において、101,201はプロセッサP1,P2（図示せず）か
らの入力信号r1,r2の入力線であり、入力線101はNOT素
子11,NOR素子17,OR素子19の入力線に接続されている。N
OT素子11の出力線102はNAND素子12の入力線に接続され
ている。NAND素子16の出力線301はNAND素子12の入力線
に接続されている。NAND素子12の出力線103は、フリッ
プフロップ13のデータ線1Dに接続されている。フリップ
フロップ13の出力線1QはNAND素子16の入力線111とNOR素
子17,OR素子20の入力線に接続されている。入力線201は
フリップフロップ14のデータ線2D,NOR素子18,OR素子20
の入力線に接続されている。フリップフロップ14の出力
線▲▼はNAND素子16の入力線211に接続されてい
る。NAND素子16の出力線301はフリップフロップ15の入
力線3Dに接続されている。フリップフロップ15の出力線
3Qは、OR素子19の入力線,NOR素子18の入力線401に接続
されている。NOR素子17の出力線121は、NOT素子21,NAND
素子27の入力線に接続されている。NOR素子18の出力線5
01は、NOT素子25,NAND素子23の入力線に接続されてい
る。OR素子20の出力線701は、フリップフロップ22のリ
セット端子▲▼に接続されている。OR素子19の出
力線702は、フリップフロップ26のリセット端子▲
▼に接続されている。
図において、101,201はプロセッサP1,P2（図示せず）か
らの入力信号r1,r2の入力線であり、入力線101はNOT素
子11,NOR素子17,OR素子19の入力線に接続されている。N
OT素子11の出力線102はNAND素子12の入力線に接続され
ている。NAND素子16の出力線301はNAND素子12の入力線
に接続されている。NAND素子12の出力線103は、フリッ
プフロップ13のデータ線1Dに接続されている。フリップ
フロップ13の出力線1QはNAND素子16の入力線111とNOR素
子17,OR素子20の入力線に接続されている。入力線201は
フリップフロップ14のデータ線2D,NOR素子18,OR素子20
の入力線に接続されている。フリップフロップ14の出力
線▲▼はNAND素子16の入力線211に接続されてい
る。NAND素子16の出力線301はフリップフロップ15の入
力線3Dに接続されている。フリップフロップ15の出力線
3Qは、OR素子19の入力線,NOR素子18の入力線401に接続
されている。NOR素子17の出力線121は、NOT素子21,NAND
素子27の入力線に接続されている。NOR素子18の出力線5
01は、NOT素子25,NAND素子23の入力線に接続されてい
る。OR素子20の出力線701は、フリップフロップ22のリ
セット端子▲▼に接続されている。OR素子19の出
力線702は、フリップフロップ26のリセット端子▲
▼に接続されている。
NOT素子21の出力線から出力される承認出力信号a1は、
“0"で活性化されて、情報資源Ｍ（図示せず）へのアク
セス可能を表わしている。フリップフロップ22の出力線
1Qから出力されるウエイト信号W2は、“1"で活性化され
て、プロセッサP2に送られると同時に、NAND素子23の入
力線にも加えられている。NAND素子23の出力線はフリッ
プフロップで構成されタイマとして用いられるカウンタ
24の入力線1Dに接続されている。このカウンタ24の出力
線4Qはフリップフロップ22のセット端子▲▼に接
続されている。NOT素子25の出力線から出力される承認
出力信号a2は“0"で活性化されて、情報資源Ｍへのアク
セス可能を表わしている。フリップフロップ26の出力線
2Qから出力されるウエイト信号W1は“1"で活性化され
て、プロセッサP1に送られると同時に、NAND素子27の入
力線にも加えられている。NAND素子27の出力線は、フリ
ップフロップで構成されタイマとして用いられるカウン
タ28の入力線1Dに接続されている。このカウンタ28の出
力線4Qは、フリップフロップ26のセット端子▲▼
に接続されている。またクロック信号CLKは、フリップ
フロップ13,14,15のトリガ端子Ｔに加えられると共にカ
ウンタ24,28のクロック端子CKに加えられている。この
クロック信号CLKは、図示せずも、クロック発振器から
出力されている。
“0"で活性化されて、情報資源Ｍ（図示せず）へのアク
セス可能を表わしている。フリップフロップ22の出力線
1Qから出力されるウエイト信号W2は、“1"で活性化され
て、プロセッサP2に送られると同時に、NAND素子23の入
力線にも加えられている。NAND素子23の出力線はフリッ
プフロップで構成されタイマとして用いられるカウンタ
24の入力線1Dに接続されている。このカウンタ24の出力
線4Qはフリップフロップ22のセット端子▲▼に接
続されている。NOT素子25の出力線から出力される承認
出力信号a2は“0"で活性化されて、情報資源Ｍへのアク
セス可能を表わしている。フリップフロップ26の出力線
2Qから出力されるウエイト信号W1は“1"で活性化され
て、プロセッサP1に送られると同時に、NAND素子27の入
力線にも加えられている。NAND素子27の出力線は、フリ
ップフロップで構成されタイマとして用いられるカウン
タ28の入力線1Dに接続されている。このカウンタ28の出
力線4Qは、フリップフロップ26のセット端子▲▼
に接続されている。またクロック信号CLKは、フリップ
フロップ13,14,15のトリガ端子Ｔに加えられると共にカ
ウンタ24,28のクロック端子CKに加えられている。この
クロック信号CLKは、図示せずも、クロック発振器から
出力されている。
なお、入力信号r1は第１の入力信号であり、入力信号r2
は第２の入力信号である。さらに承認出力信号a1は第１
の承認出力信号であり、承認出力信号a2は第２の承認出
力信号である。また、各素子11〜18,21,25により、第１
の信号調停手段が構成され、各素子11〜17,20,21,22に
より、第２の信号調停手段が構成されている。
は第２の入力信号である。さらに承認出力信号a1は第１
の承認出力信号であり、承認出力信号a2は第２の承認出
力信号である。また、各素子11〜18,21,25により、第１
の信号調停手段が構成され、各素子11〜17,20,21,22に
より、第２の信号調停手段が構成されている。
次に動作について説明する。以下の説明の便宜上、各入
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにす
る。
出力線の信号値をいくつかの組に分け、その組で定めら
れる２値ベクトルを次のような記号で表わすことにす
る。
G1＝（102,301）,G2＝（111,211）， G3＝（101,111）,G4＝（201,401）， G5＝（111,201）,G6＝（101,401） G1〜G6の意味を示すと、次のような機能となる。
G1＝（1,1）の時、プロセッサP1が情報資源Ｍをアクセ
スした。
スした。
G2＝（1,1）の時、プロセッサP2が情報資源Ｍをアクセ
スした。
スした。
G3＝（0,0）の時、プロセッサP1が情報資源Ｍをアクセ
ス可能。
ス可能。
G4＝（0,0）の時、プロセッサP2が情報資源Ｍをアクセ
ス可能。
ス可能。
G5＝（0,0）の時、プロセッサP1が情報資源Ｍをアクセ
ス中に、プロセッサP2がアクセスを開始したため、プロ
セッサP1の実行完了までプロセッサP2に待つようにウエ
イト信号W2を発生した。
ス中に、プロセッサP2がアクセスを開始したため、プロ
セッサP1の実行完了までプロセッサP2に待つようにウエ
イト信号W2を発生した。
G6＝（0,0）の時、プロセッサP2が情報資源Ｍをアクセ
ス中に、プロセッサP1がアクセスを開始したため、プロ
セッサP2の実行完了まで待つようにウエイト信号W1を発
生した。
ス中に、プロセッサP1がアクセスを開始したため、プロ
セッサP2の実行完了まで待つようにウエイト信号W1を発
生した。
また、もし同時に入力信号r1,r2が“0"となった時は、
この信号調停器はプロセッサP1側を優先とするように構
成されている。その動作を第２図を参照して説明する。
入力なしの時、r1,r2は“1"で非活性化状態にあるもの
とする。この状態では、 G1＝（0,1）,G2＝（1,0）,G3＝（0,0） G4＝（0,0）,G5＝（1,1）,G6＝（1,1） となり、すべての機能が停止している。
この信号調停器はプロセッサP1側を優先とするように構
成されている。その動作を第２図を参照して説明する。
入力なしの時、r1,r2は“1"で非活性化状態にあるもの
とする。この状態では、 G1＝（0,1）,G2＝（1,0）,G3＝（0,0） G4＝（0,0）,G5＝（1,1）,G6＝（1,1） となり、すべての機能が停止している。
次に、第２図のt1時点で入力信号r1,r2が同時に“1"→
“0"になると、G1〜G6は、 G1＝（1,1）,G2＝（1,1）,G3＝（0,1） G4＝（0,1）,G5＝（1,0）,G6＝（0,1） となる。次に、第２図のクロック信号CLKの最初の立上
りq1で入力線103,201,301のデータが、フリップフロッ
プ13,14,15の出力線1Q,▲▼,3Qに転送される。する
とG1〜G6は、 G1＝（1,1）,G2＝（0,1）,G3＝（0,0） G4＝（0,1）,G5＝（0,0）,G6＝（0,1） となる。これはプロセッサP1が、G3＝（0,0）により承
認出力信号a1が“0"となってアクセス可能となり、また
G5＝（0,0）によりプロセッサP2に対してウエイト信号W
2を発生したことを意味する。次に、t2時点でプロセッ
サP1が実行を完了して、入力信号r1が“1"になると、G1
〜G6は、 G1＝（0,1）,G2＝（0,1）,G3＝（1,0） G4＝（0,1）,G5＝（0,0）,G6＝（1,0） となる。そしてクロック信号CLKの最初の立上りq2で入
力線103,201,301のデータがフリップフロップ13,14,15
の出力線1Q,▲▼,3Qに転送される。すると、G1〜G6
は、 G1＝（0,1→１）,G2＝（1,1）,G3＝（1,1） G4＝（0,1）,G5＝（1,0）,G6＝（1,1） となる。そして、次のクロック信号CLKの立上りq3によ
り、G1〜G6は、 G1＝（0,0）,G2＝（1,1）,G3＝（1,1） G4＝（0,0）,G5＝（1,0）,G6＝（1,0） となる。この結果、承認出力信号a2が“0"になると共
に、NAND素子23の入力条件（1,1）が揃い、その出力が
“0"となって、カウンタ24がクロック信号CLKのカウン
トを開始する。そして所定時間T1後に、このカウンタ24
の出力線4Qが“0"となって、フリップフロップ22をセッ
トし、プロセッサP2のウエイト信号W2を解除する。それ
と共に、プロセッサP2は、情報資源Ｍに対してアクセス
を開始し、t3時点で実行が完了する。その時、G4〜G6は
初期状態に戻る。
“0"になると、G1〜G6は、 G1＝（1,1）,G2＝（1,1）,G3＝（0,1） G4＝（0,1）,G5＝（1,0）,G6＝（0,1） となる。次に、第２図のクロック信号CLKの最初の立上
りq1で入力線103,201,301のデータが、フリップフロッ
プ13,14,15の出力線1Q,▲▼,3Qに転送される。する
とG1〜G6は、 G1＝（1,1）,G2＝（0,1）,G3＝（0,0） G4＝（0,1）,G5＝（0,0）,G6＝（0,1） となる。これはプロセッサP1が、G3＝（0,0）により承
認出力信号a1が“0"となってアクセス可能となり、また
G5＝（0,0）によりプロセッサP2に対してウエイト信号W
2を発生したことを意味する。次に、t2時点でプロセッ
サP1が実行を完了して、入力信号r1が“1"になると、G1
〜G6は、 G1＝（0,1）,G2＝（0,1）,G3＝（1,0） G4＝（0,1）,G5＝（0,0）,G6＝（1,0） となる。そしてクロック信号CLKの最初の立上りq2で入
力線103,201,301のデータがフリップフロップ13,14,15
の出力線1Q,▲▼,3Qに転送される。すると、G1〜G6
は、 G1＝（0,1→１）,G2＝（1,1）,G3＝（1,1） G4＝（0,1）,G5＝（1,0）,G6＝（1,1） となる。そして、次のクロック信号CLKの立上りq3によ
り、G1〜G6は、 G1＝（0,0）,G2＝（1,1）,G3＝（1,1） G4＝（0,0）,G5＝（1,0）,G6＝（1,0） となる。この結果、承認出力信号a2が“0"になると共
に、NAND素子23の入力条件（1,1）が揃い、その出力が
“0"となって、カウンタ24がクロック信号CLKのカウン
トを開始する。そして所定時間T1後に、このカウンタ24
の出力線4Qが“0"となって、フリップフロップ22をセッ
トし、プロセッサP2のウエイト信号W2を解除する。それ
と共に、プロセッサP2は、情報資源Ｍに対してアクセス
を開始し、t3時点で実行が完了する。その時、G4〜G6は
初期状態に戻る。
また、プロセッサP2がアクセス中にプロセッサP1からの
入力信号r1が“0"になった場合は、ウエイト信号W1が出
力される。そして、プロセッサP2のアクセスが完了し
て、入力信号r2が“1"になれば、NAND素子27の出力によ
り、カウンタ28が動作され、上記所定時間T1後に、ウエ
イト信号W1が解除されて、プロセッサP1がアクセスす
る。
入力信号r1が“0"になった場合は、ウエイト信号W1が出
力される。そして、プロセッサP2のアクセスが完了し
て、入力信号r2が“1"になれば、NAND素子27の出力によ
り、カウンタ28が動作され、上記所定時間T1後に、ウエ
イト信号W1が解除されて、プロセッサP1がアクセスす
る。
従って、カウンタ24,28は、両方のプロセッサP1,P2が同
時に情報資源Ｍに対してアクセスを行うのを防止するた
めの時間遅延タイマとして設けられている。
時に情報資源Ｍに対してアクセスを行うのを防止するた
めの時間遅延タイマとして設けられている。
また、この信号調停器は信号の衝突のない場合は不必要
にウエイト信号W1,W2を出力しないようにして、速やか
にアクセスを行うことができるようにしている。
にウエイト信号W1,W2を出力しないようにして、速やか
にアクセスを行うことができるようにしている。
なお、上記実施例では、クロック信号CLKは、クロック
発振器の出力信号であったが、その他の要求信号であっ
てもよい。
発振器の出力信号であったが、その他の要求信号であっ
てもよい。
また、フリップフロップ13,14,15に関しても、Ｊ−Ｋフ
リップフロップ等、他のフリップフロップを用いて回路
構成してもよい。また、カウンタ24,28は、いかなる構
成の時限用のタイマであっても良い。さらに、上記実施
例ではICによるロジック回路を構成させたが、リレーシ
ーケンスでロジック回路を構成することも可能である。
リップフロップ等、他のフリップフロップを用いて回路
構成してもよい。また、カウンタ24,28は、いかなる構
成の時限用のタイマであっても良い。さらに、上記実施
例ではICによるロジック回路を構成させたが、リレーシ
ーケンスでロジック回路を構成することも可能である。
以上のように、この発明によれば、２つの入力信号の同
時入力に対しては、一方が優先されると共に、他方に対
してウエイト信号が出力され、その後、一方の入力信号
のアクセスが完了したら、所定時間経過後にウエイト信
号を解除するように構成したので、同時入力に対しては
一方に承認出力信号が出力され、またウエイト信号の解
除後は他方の入力信号がただちに処理される効果があ
る。さらにタイマによって所定時間経過後にウエイト信
号を解除するので、各ゲートの遅延に基づく承認出力信
号の重複承認を防止することができる効果がある。
時入力に対しては、一方が優先されると共に、他方に対
してウエイト信号が出力され、その後、一方の入力信号
のアクセスが完了したら、所定時間経過後にウエイト信
号を解除するように構成したので、同時入力に対しては
一方に承認出力信号が出力され、またウエイト信号の解
除後は他方の入力信号がただちに処理される効果があ
る。さらにタイマによって所定時間経過後にウエイト信
号を解除するので、各ゲートの遅延に基づく承認出力信
号の重複承認を防止することができる効果がある。
第１図はこの発明の一実施例による信号調停器を示す回
路図、第２図は同信号調停器の動作を示すタイミングチ
ャート、第３図は従来の入力信号調停器を示す回路図、
第４図は同信号調停器の動作を示すタイミングチャート
である。 11,21,25はNOT素子、12,16はNAND素子、13,14,15,22は
フリップフロップ、17,18はNOR素子、20はOR素子、24は
カウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。
路図、第２図は同信号調停器の動作を示すタイミングチ
ャート、第３図は従来の入力信号調停器を示す回路図、
第４図は同信号調停器の動作を示すタイミングチャート
である。 11,21,25はNOT素子、12,16はNAND素子、13,14,15,22は
フリップフロップ、17,18はNOR素子、20はOR素子、24は
カウンタ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】第１の入力信号と第２の入力信号とが互い
に異なる時間に入力されたとき、上記第１の入力信号に
応じて第１の承認出力信号を出力し、上記第２の入力信
号に応じて第２の承認出力信号を出力する第１の信号調
停手段と、上記第１および第２の入力信号が同時に入力
したとき、上記第１の入力信号に応じて第１の承認出力
信号を出力すると共に、上記第２の入力信号に対してウ
エイト信号を出力する第２の信号調停手段と、上記ウエ
イト信号が出力されている状態で、上記第１の入力信号
が入力解除となったとき動作が開始され、所定時間後に
上記ウエイト信号の出力を解除するタイマとを備えた入
力信号調停器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068854A JPH0752431B2 (ja) | 1989-03-20 | 1989-03-20 | 入力信号調停器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068854A JPH0752431B2 (ja) | 1989-03-20 | 1989-03-20 | 入力信号調停器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02247760A JPH02247760A (ja) | 1990-10-03 |
| JPH0752431B2 true JPH0752431B2 (ja) | 1995-06-05 |
Family
ID=13385675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068854A Expired - Fee Related JPH0752431B2 (ja) | 1989-03-20 | 1989-03-20 | 入力信号調停器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752431B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625931B1 (ko) * | 2004-07-29 | 2006-09-20 | 매그나칩 반도체 유한회사 | 비동기적 입력신호의 선입선처리장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836381B2 (ja) * | 1980-08-25 | 1983-08-09 | オムロン株式会社 | 共用メモリ制御装置 |
-
1989
- 1989-03-20 JP JP1068854A patent/JPH0752431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02247760A (ja) | 1990-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |