JPS61500512A - 改良されたアクセス調停スキ−ム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 改良されたアクセス調停スキーム 技術分野 本発明は処理システム、より詳細には処理システム内の共用資源へのアクセスの 調停に関する。

発明の背景 処理システムにおいては、複数の装置、例えばプロセッサ及び情報入／出力装置 は、しばしば、共用資源、例えば通信バスあるいはシステム　メモリを共用する 。通常、装置の１つのみが共用資源を使用し、従って、使用装置間での共用資源 の使用を調整すること、及びこの共用資源の使用に対する複数の要求を調停する ことが必要でちる。

資源へのアクセスを調停するための通常の技術としてディジー　チェーン調停ス キームがある。このスキームにおいては、使用装置が共用資源へのアクセスを望 むたびに、使用装置は７−ビトレータにアクセス要求を発行する。アービトレー タは使用装置からアクセス要求を受信し、アービトレータが資源が装置によって 自由に使用できることを発見するたびに、使用装置に対してアクセス許可信号を 発行する。使用装置は直列に、例えば、チェーン状に、許可信号回線によって接 続され、許可信号は使用装置を通じてディジー　チェーンされる。許可信号が未 決状態のアクセス要求を持たない装置によって受信されると、その装置は、単に 、この許可信号を許可信号回線を通じてそのチェーン内の次の装置にパスする。

許可信号が未決状態のアクセス要求を持つ装置によって受信されると、その装置 はアクセス許可信号を保持、ちるいはブロックする。つまシ、これをそのチェー ン内の次の装置にこれを伝送しない。アクセス許可信号を保持した装置は、次に 、資源にアクセスし、その資源へのアクセス要求を取シ消す。

上記に説明のディジー　チェーン調停スキームは単純で効果的ではあるが、幾つ かの短所を持つ。例えば、本スキームはアクセスの優先をチェーン内の先頭の装 置から順に与え、従って、チェーン内の前部の装置がアクセスを頻繁に行なう結 果、チェ°−ン内の後部の１つおるいは複数の装置がロックアウトされ、共用資 源にアクセスすることを阻止される場合がある。従って、ある装置は結果として 共用資源に永久にアクセスできないこととなる。

さらに、装置が共用資源へのアクセスに対する要求をその装置がそのチェーン内 のさらに後方の装置に向けられたアクセス許可信号を受信するのとほぼ同時的に 発行するような状況において問題が発生する。この状況は許可信号回線上にグリ ッチを発生させ、つまり、信号値の発振を起させ、対象の装置並びにチェーン内 の次の装置の両方が許可信号を受信し、結果として、両方の装置が同時的に資源 へのアクセスを試みるような事態を起こさせる。先行技術におけるこの問題を解 決するための例としては、アクセス要求の発行を個々の使用装置の所のアクセス 許可信号の受信と同期させ、それらが同時的に発生しないようにする方法、ある いは個々の装置の所でアクセス許可回線を複数回サンプリングすることによって 、許可信号が実際に受信されたことを確認するような方法があるが、これら方法 は調停スキームに非常に多くの追加の回路及び時間遅延を導入することとなり、 従ってシステムのコスト及び性能に悪影響を与える。

発明の要約 本発明は先行技術のこれら及びその他の短所を解決することを目的とする。

本発明によると、複数のユーザによる共用資源へのアクセスを調停するディジー 　スキームにおいて、ユーザは他のユーザがアービトレータによって未決の資源 へのアクセスに対する要求を持つときは、アービトレータに資源へのアクセス要 求を行なうことを阻止される。さらに、アービトレータによって未決の資源への アクセスに対する要求を持つユーザは、好ましくは、資源へのアクセスの許可を 検出するとただちに資源へのアクセスを許される。許可の受信の同期化おるいは 許可の複数サンプリングは必要でない。

好ましくは、他のユーザが資源へのアクセスに対する未決の要求を持つか否かの 監視は、未決の要求が存在しなくなるまで継続され、続いて、次の時間において ７−ビトレータに対して資源へのアクセスに対する要求が発行され、これによっ て、全ての装置に未決の要求が存在しないことを判定する時間が与えられる。こ れに加えて、アービトレータに対する資源へのアクセス要求の発行とアービトレ ータによる資源へのアクセスの許可の発行との間に遅延が導入される。さらに、 資源へのアクセス要求を７−ビトレータに対して発行しており、またアービトレ ータから資源へのアクセス許可を受信したユーザは、それが資源へのアクセス許 可を継続して検出するあいだ資源へのアクセス要求を継続して発行する。

好ましくは、本発明によるスキームは任意の装置が共用資源にアクセスすること からロックアウトされることを防止する。本発明は全ての装置が共用資源へのア クセスの機会を持ち、また、全ての装置がそのチェーン内の任意の他の装置と実 質的に同一頻度の機会を持つことを確保する。しかも、本発明によるスキームは これをそのチェーン内の装置の相対的な位置から決定される資源へのアクセスに 関する統計学上の優先順位に変更を与えることなく達成する。本発明によるスキ ームはまた上記に説明のグリッチ問題を個々の使用装置の所の許可信号の伝送に 遅延を導入することなく、また、これを達成するために個々の使用装置の所に追 加の回路を加えることなく解決する。従って、本スキームはこれを使用する処理 システムの速度及び効率を向上させ、しかもこれを少ない回路にて達成し、従っ て先行技術によるスキームと比較して低コストにてこれを実現する。

本発明のこれら及びその他の長所及び特徴は図面を参照しての本発明の一例とし ての実施態様の以下の説明によって一層明らかになるものでちる。

図面の簡単な説明 第１図は本発明を具体化する一例としての処理システムのブロック図を示し： 第２図は第１図の入力及び出力インタフェースの部分の回路図を示しｔそして 第３図は第１図のシステムのＩ１０装置間の調停におけるアクセス調停動作の論 理流れ図を示す。

詳細な説明 第１図には数字１０によって参照されるデータ処理システムが示される。システ ム１０はアービトレータ１４の制御下においてＩ１０バス１１によって相互接続 される複数の入／出力（Ｉｌｏ）装置１−４、中央処理装置（ＣＰＵ）１２．及 びシステム　メモリ１３から構成される。

メモリ１３は情報、例えば、システム１０の他の装置によって使用されるｆ−夕 を格納する。メモリ１３は従来の受動装置であ）、メモリ１３の実際の記憶領域 である記憶装置２３、及び記憶装置２３を管理し、記憶装置２３の読出し及び書 込み機能を遂行し、また記憶装置１３とシステム］１０の他の部分の間の通信を 遂行する制御装置２２から構成される。

ＣＰＵＩ　２は任意の従来の適当なプロセッサである。

これはシステム１０の知能の中心であり、計算及び論理機能を遂行し、システム １０の他の部分の助けをかりてシステムタスクを遂行する。

ＣＰＵＩ　２はメモリ　バス１５を通じてのメモリ１３への専用の接続を持つ。

バス１５はメモリとプロセッサ間の通信に適するアドレス、データ、及び制御回 線を持つ従来のバスである。

ＣＰＵ１２は複数のＩ１０装置１−４と同様［１１０バス１１に結合される。説 明の目的上、第１図には４つのＩ１０装置が示されるが、この数はシステム１０ が使用されるアプリケーションの要件によって左右される。

個々のＩ１０装置１−４はそれぞれＩ１０デバイス２９−３２を含む。このＩ１ ０デバイス２９−３２は任意の必要な周辺装置、例えば、通信リンク、データ入 力及びディスプレイ端子、プリンタ、あるいはディスク及びテープ記憶装置であ る。

Ｉ１０デバイス２９−３２はそれぞれＩ１０インタフェース２５−２９によって Ｉ１０バス１１との通信のためにＩ１０バスにインタフェースされる。Ｉ１０イ ンタフェース２５−２８は実質的に従来の機能、例えば、Ｉ１０デバイス２９− ３２とＩ１０バス１１の間の信号レベル及びプロトコール変換、並びにＩ１０デ バイス２９−３２がＩ１０バス１１を通じてシステム１０の他の部分と通信でき るようにするだめの他の機能を持つ。

このタイプのＩ１０インタフェースは当技術にとって周知のものである。

Ｉ１０デバイス２９−３２はそれぞれＭＹＲＥＱＯ信号回線４０−４３、それぞ れＭＹＧＲＡＭＴＯ信号回線４８−５１、及びそれぞれ他の適当な接続４４−４ ７、例えば、データ及び制御回線を含む通信バスあるいはリンクによってそれら の対応するＩ１０インタフェース２５−２８に結合される。Ｉ１０バス１１を通 じて通信したいＩ１０デバイスは、関連するＩ１０インタフェースに通じるＭＹ ＲＥＱＯ回線を低値にする。これに応答して、Ｉ１０インタフェースが、関連す るＩ１０デバイスがＩ１０バス１１を通じて通信したいことを判定すると、これ はＩ１０デバイスに°通じるＭＹＧＲＡＭＴＯ回線を低値にし、これによってこ のＩ１０デバイスが■１０バス１１にアクセスできるようにする。

Ｉ１０装置１−４のＩ１０インタフェース２５−２８はＩ１０バス１１の各種の 信号回線に結合される。■１０バス１１はひとまとめにして参照番号２１にて示 される各種のアドレス、データ、命令及び他の信号回線（ＡＤＲ３−ＤＡＴＡ− ＣＭＮＤ）、並びに並列にこれら回線２１に接続されたＩ１０インタフェース２ ５−２８を含む。Ｉ１０バス１１の使用あるいは空き状態を示すため、Ｉ１０バ ス１１はバス　ビジー（ＰＢＵＳＹＯ）信号回線２０を含む。°Ｉ１０インタフ ェース２５−２８はまた並列に回線２０に接続する。ＣＰＵ１２はアービトレー タ１４にこれがＩ１０バス１１を使用したいかメモリ１３を使用したいかを示す ために他の信号回線、例えば、アドレス及びデータ　ストローブ回線（図示なし ）を使用する。

Ｉ１０バス１１へのアクセスを制御するため、Ｉ１０バス１１はアクセス要求（ ＰＢＲＱＯ）信号回線１７及びアクセス許可（ＰＢＡＣＫＯ）信号回線１８を含 む。

Ｉ１０装置１−４はアクセス要求回線１γの使用を共有し、Ｉ１０インタフェー ス２５−２８は並列にてアクセス要求回線１７に結合される。Ｉ１０装置１−４ は同様にアクセス許可回線１８の使用を共有する。Ｉ１０装置１−４のＩ１０イ ンタフェース２５−２８は許可回線１８の部分１８ｍ−１８ｅによって直列チェ ーンに結合される。個々のＩ１０インタフェースの所で、許可回線１８の入り部 分はＰＢＡＣＫＩＯとして示され、許可回線１８の山部分はＰＢＡＣＫＯＯとし て示される。回線１８の部分１８ｂ−１８ｄはそれぞれＩ１０インタフェース２ ５−２８の間に延長する。Ｉ１０装置４は直列チェーンの最後の装置であるため 、Ｉ１０インタフェース２８から延長する許可回線１８の部分１８ｅは他のＩ１ ０インタフェースには接続されない。

工１０バス１１の信号回線、並びに、ここに説明のシステム１０の他の信号回線 は、これらが論理低、あるいはゼロの状態のとき起動されるものとみなされる。

Ｉ１０装置１−４とＣＰＵ１２の間のＩ１０バス１１及びメモリ１３へのアクセ スの制御はアービトレータ１４によって処理される。アービトレータ１４はＩ１ ０バス１１のアクセス要求回線１７及びアクセス許可回線１８によってＩ１０装 置１−４のＩ１０インタフェース２５−２８に結合される。アクセス許可回線１ ８の部分１８ｍはアービトレータ１４をＩ１０装置チェーンの最初ＤＩ１０装置 １にチェーンする。ＣＰＵ１２はＣＰＵアクセス要求（ＣＰＵＲＱＯ）信号回線 １６及びＣＰＵアクセス応答（ＣＰＵＡＣＫＯ）信号回線１９を通じる７−ビト レータ１４の専用接続を持つ。

アービトレータ１４Ｆ′ｉ当技術において周知の従来の装置である。７−ビトレ ータ１４はＩ１０装置１−４及びＣＰＵＩ　２からＩ１０バス１１及び／あるい はメモリ１３へのアクセスに対する要求を受信する。要求回線１７及び１６はそ れぞれＩ１０装置１−４及びＣＰＵ１２からの要求信号を７−ビトレータ１４に 運ぶ。アクセス要求に応答して、アービトレータ１４はバス　ビジー回線２０を 監視し、これがＩ１０バス１１及び／あるいはメモリ１３が装置によってアクセ ス可能なときは、許可回線１８及び１９の適当な１つを通じてアクセスの許可を 発行する。許可回線１８及び１９ｔ：を許可信号をそれぞれＩ１０装置１−４及 びＣＰＵ１２に運ぶ。

ＣＰＵはメモリ１３あるいはＩ１０装置１−４のいずれにもアクセスできる。Ｃ ＰＵ１２Ｆｉこれがメモリ　バス１５を通じてメモリ１３にアクセスしたいとき 、あるいはＩ１０バス１１を通じて任意のＩ１０装置１−４にアクセスしたい場 合、要求回線１６上にアクセス要求信号を発行する。この例では、Ｉ１０装置１ −４はメモリ１３のみにアクセスすることが可能で、これらは互いにアクセスす ること、あるいはＣＰＵ１２にアクセスすることはできない。Ｉ１０装置１−４ はＩ１０バス１１を通じてメモリ１３にアクセスしたい場合、要求回線１γ上に アクセス要求信号を発行する。従って、アービトレータ１４はメモリ１３及びＩ １０バス１１の両方へのアクセスを調停しているとみなすことができる。メモリ １３及びＩ１０バス１１は両方とも共有資源でちる。

従属Ｉ１０装置によるＭＹＲＥＱＯ回線に対する要求があった場合、Ｉ１０イン タフェースは要求回線１７が他のＩ１０インタフェースによる要求を受けていな いことをこれが検出したときにのみアクセス要求回線１７に対して要求を行なう ことが許される。別の言葉でのべると、Ｉ１０装置は要求回線１７がアイドルの とき、つまり他のＩ１０装置がアービトレータ１４による決定を待つアクセス要 求をもたないときにのみアービトレータ１４へのアクセス要求信号を発行するこ とが許される。

Ｉ１０装置は別のＩ１０装置がこれに対して既に要求信号を発行しているときは 要求回線１γ上に７りπス要求信号を発行することは許されない。この条件はＩ １０装置の未決アクセス要求が優先順位の高い、つまり要求ディジー　チェーン 内の７−ビトレータ１４に近い位置のＩ１０装置による後のアクセス要求によっ て獲得されることを防ぎ、結果的にロックアウト問題を排除する。この条件はま たこれがＩ１０インタフェースがＩ１０インタフェースがアクセス要求回線ＩＴ に対して要求を行なっているプロセスで同時に他のＩ１０装置に向けられた許可 信号を受信する可能性を排除できるためグリッチ問題を排除する。

Ｉ１０装置は要求回線１７がアイドルのときにアービトレータ１４にアクセス要 求信号を発行することが許されるのみであるが、複数のＩ１０装置がほぼ同時に 要求回線１７に対して要求することは可能である。この場合、同時に複数のアク セス要求が回線１７上に未決状態におかれることとなるが、これは問題とならな い。同時に未決のアクセス要求を持つＩ１０装置は従来のディジーチェーン調停 スキームにみられるごとく、許可信号回線のディジー　チェーン内のそれらの順 番によって決定されるそれらの優先順位に従ってＩ１０バスに順番にアクセスす ることができる。アクセス許可信号を得たＩ１０装置は、単、に、そのアクセス 要求を指定された時間に要求回線１Ｔから除去する。アービトレータ１４は次に 他のＩ１０装置の残りの未決要求を全ての未決要求が満足され、要求回線１７が 再びアイドルになるまで処理する。

要求回線１７がアイドルになった後、全てのＩ１０装置１−４に要求回線１７に 対する実質的に等しい要求の機会を与えるために、Ｉ１０装置１−４はこの期間 中に要求回線１７の状態のサンプリングを行ない、ある時間間隔の後の第２の時 間間隔においてのみ回線１γに対する要求を開始する。この例でのＩ１０装置１ −４は非同期的に動作するため、この時間間隔は個々のＩ１０装置に対して同時 に開始及び終了することはない。しかし、この時間間隔は、好ましくは、個々の Ｉ１０装置内で同一の期間を持ち、また、この時間間隔の期間は、好ましくは、 少なくとも要求回線１７の終端−終端開信号伝送遅延に等しい長さを持つ。個々 のＩ１０装置内のこの時間間隔はそのＩ１０装置のクロックによって測定される 。

このスキームの実現を第２図と関連して以下に詳細に示す。

要求回線１７のＩ１０インタフェースによる要求の結果として発生し、これに応 答してアービトレータ１４によって発行される入り許可信号のＩ１０インタフェ ースによって実質的に同時に検出されるグリッチの発生の可能性をさらに減少さ せるため、アービトレータ１４による許可信号の生成は幾らかの期間をおいた後 にアービトレータ１４の所に出現するように遅延される。これは第１図のシステ ムによって、要求回線１７をフリップフロップ２４を介して７−ビトレータ１４ の入力に結合することによって達成される。第１図に示されるごとく、従来の７ −ビトレータ１４は既にその入力の所にフリップフロップ２３を持つが、このフ リップフロップの例としては、アクセス要求回線１７の状態のサンプリング及び ラッチングを行なうためのＤ−タイプのフリップフロップを挙げることができる 。フリップフロップ２４も同様に従来のＤ−タイプのフリップフロップである。

フリップフロップ２４のＤ信号入力はアクセス要求回線１７に接続される。フリ ップフロップ２４のＱ信号出力はフリップフロップ２３のＤ信号入力に接続され る。両方のフリップフロップ２３及び２４のクロック入力はクロック（ＣＬＫＩ 信号の共通源に接続される。こうしてフリップフロップ２４は回線１７上のアク セス要求信号の受信と７−ビトレータ１４の入力の所のアクセス要求信号の受信 との間に１クロック期間の遅延を置く。これによってフリップフロップ２４は要 求回線１Ｔに対する要求と許可回線１８に対する要求の間に少なくとも１クロッ ク期間の遅延を確保する。

最後に、許可回線１８上の許可信号のＩ１０インタフェースによって受信された 後に、許可回線１７のＩ１０インタフェースによって行なわれる要求の取シ消し が早過ることに起因するグリッチの発生の可能性を完全に排除するため、Ｉ１０ インタフェースは要求回線１７に対する要求の取り消しをこれが許可回線１８の 入り部分の要求の取り消しを検出するまで遅延する。このスキームの実現につい ても同様に第２図との関連で詳述する。

ここで、第２′図の説明にもどるが、第２図には、１つの代表としてのＩ１０イ ンタフェースのアクセス要求トアクセス許可を処理するのに関与するインタフェ ース回路が示される。説明の目的上、第２図はＩ１０装置１の１１０インタフエ ース２５のアクセス要求及びアクセス許可処理回路を示す、他の！１０装置０ｒ １０インタフェースのそれぞれの回路もこれと同様である。

第２図に示されるごとく、Ｉ１０装置２９からくるＭＹＲＥＱＯ回線４０はＮＡ ＮＤゲート１００の反転入力に接続する。ＮＡＮＤゲート１００の第２の非反転 入力はアクセス要求回線１７に接続する。従って、ＮＡＮＤゲート１００の出力 は、ＭＹＲＥＱＯ回線４０に対して要求があシ、アクセス要求回線１７に対して 要求がないときにのみに要求を受ける、つまり、論理レベル０となる。

ＮＡＮＤゲート１００の出力は従来のＤ−タイプ　フリップフロップ１０１のＤ 信号入力に接続される。フリップフロップ１０１のＱ出力は第２のＤ−タイプ　 フリップフロップ１０２のＤ信号入力に接続される。フリップフロップ１０２の Ｑ出力は、一方、ライントライバ１０５を通じてアクセス要求回線１７に接続さ れる。両方のフリップフロップ１０１及び１０２のクロック入力はＣＬＫ回線１ １０に接続するが、一方、該回線１１０はクロック信号源、例えばＩ１０装置１ のクロック（図示なし）に接続される。Ｉ１０装置のクロック信号源は、アービ トレータ１４のクロックと同一の周波数で動作する必要はない。フリップフロッ プ１０１及び１０２のこの並列接続は要求回線１７のサンプリングとＩ１０イン タフェース２５による要求回線１７に対する要求の間に必要とされる１クロツク 　パルスの遅延を提供する。

フリップフロップ１０１及び１０２はこの必要な遅延を以下の方法にて提供する 。ＭＹＲＥＱＯ回線４０が要求を受けているものと仮定すると、ＮＡＮＤゲート １００の出力はアクセス要求回線ＩＴの反転状態を表わす。フリップフロップ１ ０１及び１０２に入力されたクロック信号はフリップ７０ツブ１０１が要求回線 １７の状態をサンプリングすることを開始させる。要求回線力は高値となり、フ リップフロップ１０２に要求回線１７が次のクロック期間に要求を受けることが できないことを示す。要求回線１７がアイドルになると、フリップフロップ１０ １のＱ出力は低値となり、フリップフロップ１０２に次のクロック　パルスにお いて要求回線１７に対して要求を行なうように告げる。

フリップフロップ１０１及び１０２に入力される次のクロック信号が到達すると 、これはフリップフロップ１０１のへ要求′指令に応答して、フリップフロップ １０２に要求回線１７の現在の状態と無関係に要求回線１７に要求を行なうよう にさせる。

フリップフロップ１０２のＱ出力はまたＯＲゲート１０３０入力にも接続される 。ＯＲゲート１０３の他の入力はＡＮＤゲート１０４の出力に接続されるが、こ の入力はＭＹＲＥＱＯ回線４ｏ及びアクセス許可回線１８ｍに接続する。ＯＲゲ ート１σ３の出力はフリップフロップ１０１のリセット（Ｒ）入力に接続される 。フリップフロップ１０２のＱ出力が低値をとるためにはＭＹＲＥＱＯ回線４ｏ が要求を受ける、っ−１シ低値となることが必要であるため、通常の動作中、Ａ ＮＤゲート１０４の出力はフリップフロップ１０２のＱ出力が低値となる時に低 値とカリ、従って、ＯＲゲート１０３の出力は同様に低値となる。こうして、フ リップフロップ１０２による要求回線１７に対する要求は、フリップフロップ１ ０１をリセットさせる。リセットされると、フリップフロップ１０１はそのＱ出 力の所の低値信号をラッチし、そのＤ入力の所の信号レベルに応答するのをやめ る。フリップフロップ１０１はＡＮＤゲート１０４の再び開始させるまでリセッ ト状態にとどまる。

フリップフロップ１０１のＱ出力ｈｔたインバータ１０６を通じてＯＲゲート１ ０１の入力にも接続される。

ＯＲゲート１０７の他の入力はアービトレータ１４から入いるアクセス許可回線 の部分１８ａに接続され、ＯＲゲート１０７の出力はＩ１０装置２に出るアクセ ス許可回線１８の部分１８ｂに接続される。フリップフロップ１０１が要求回線 １７がＩ１０装置１によって要求されるべきでないことを示している間は、イン バータ１０６からのＯＲゲート１０７への入力は低値となり、従って、ＯＲ’７ ’−ト１０７はアービトレータ１４から入いる許可信号をＩ１０装置２にパスす る。しかし、フリップ７０ツブ１０１が要求回線１７がＩ１０装置１によって要 求されるべきでないことを示すときは、インバータ１０６からのＯＲゲート１０ ７は高値をとシ、ＯＲゲート１０７は回線１８ｂ上に入いる許可信号をブロック する。

ＯＲゲート１０７は出許可回線１８ｂ上に高値信号を出力し、回線１８ａ上の出 現を低値信号がＩ１０装置２にパスするのを阻止する。

許可回線１８の入り部分１８ａはまたＯＲゲート１０８の入力に接続される。Ｏ Ｒゲート１０８の第２の入力はフリップフロップ１０２のＱ出力に接続される。

ＯＲゲート１０８の出力はＭＹＲＥＱＯ回線４８に接続される。フリップフロッ プ１０２が要求回線１Ｔに対して要求を行なっていないときは、ＯＲゲート１０ Ｂは許可信号がＭＹＲＥＱＯ回線４８にパスするのを防止する。

しかし、フリップフロップ１０２が要求回線１７に対する要求を行なっていると きは、ＯＲゲート１０日は許可回線１８の部分１８ａ上てくる許可信号をＭＹＲ ＥＱＯ回線４８にパスする。ＭＹＲＥＱＯ回線４８はこの許可信号をＩ１０装置 ２９にパスし、Ｉ１０装ｆｉ２９にこれがＩ１０バス１１に自由にアクセスでき ることを伝える。

上記の説明及び第２図から、ＯＲゲート１０７はＯＲゲート１０８が１閉路され ているとき、許可信号の通過を許し、逆にＯＲゲートが開路されているときはこ れを許さないことがわかる。

こうして、許可回線１８の部分１８ａ上に入いる許可信号は許可回線１８の出部 分１８ａか、ＭＹＲＥＱＯ回線４８のいずれかにチャネルされる。この例では、 ＯＲゲート１０８の状態の変化（開路された状態から許可信号を通過するための 閉路された状態への変化、またはこの逆の変化）はＯＲゲート１０７の状態の変 化から１クロック期間だけ遅延されるが、許可信号はこれらが状態の変化を行な っている最中にはゲート１０７及びゲート１０８の所に到達しない。

Ｉ１０装置２９がＭＹＲＥＱＯ回線４８上に許可信号を受信すると、これはこれ に応答して、ＰＢＵＳＹＯ回線２０に対して信号を送り、それがＩ１０バス１１ にアクセスしていることを示すとともに、ＭＹＲＥＱＯ回線４０に対する要求を 取り消す。ＭＹＲＥＱＯ回線４０に対する要求が取り消されると、ＡＮＤゲート １０４の入力の１つが高値の論理レベルとなるが、ＡＮＤゲート１０４の出力は 許可回線１８の部分１ａａ上に許可信号が存在する期間低値にとどまる。許可信 号が終端したときにのみ、ＡＮＤゲート１０４の出力は高値となり、ＯＲゲート １０３の出力を高値にし、こうして、フリップフロップ１０１が再び起動し、Ｄ 信号入力のサンプリングが開始され、またフリップフロップ１０２に要求回線１ ７に対する要求を取り消すよう指令する。こうして、Ｉ１０インタフェース２５ は許可信号の期間だけ要求回線１７に対する要求を継続し、これによって、ＯＲ ゲート１０７及び１０８が許可信号の期間中にそれらの状態を変化することを防 止する。

複数のＩ１０装置１−４の調停を行なうための第１図のシステムのアクセス調停 動作を説明する目的で、第３図の説明にうつる。第３図はＩ１０装置１−４によ るＩ１０バス１１、さらにはメモリ１３へのアクセスの調停において、Ｉ１０イ ンタフェース２５−２８及びアービトレータ１４によって取られるステップの進 行をフリップフロップ２４との関連で説明する。

ブロック３００の所で、従属Ｉ１０装置のＩ１０バス１１及びメモリ１３のアク セスに対する要求によって起動され、ＭＹＲＥＱＯ回線に対する要求によってこ れを通知されると、Ｉ１０インタフェースは、ブロック３０１において、資源ア クセス要求（ＰＢＲＱＯ）回線１７をサンプリングすることによって、回線１γ に対する要求があるか否かを判定する。回線１７に対する要求がある場合は、ブ ロック３０２において、Ｉ１０インタフェースは１クロック期間だけ待ち、次に 、プロ゛ツク３０１において、回線１７を再びチェックする。Ｉ１０インタフェ ースは、ブロック３０１及び３０２において、回線１７がアイドルであることを 検出するまで回線１７を定期的にサンプリングする。回線ＩＴがアイドルでちる ことを発見すると、Ｉ１０インタフェースは、ブロック３０３において、次のク ロック期間まで待ち、次に、ブロック３０４において、回線１７に対して要求を 行なう。Ｉ１０インタフェースは次に資源アクセス許可回線１８の入り部分（Ｐ ＢＡＣＫＩＯ）を監視し、ブロック３０５において、これに対する要求を待つ。

ブロック３０４において、１つあるいは複数のＩ１０インタフェースによる要求 回線１７に対する要求が行なわれると、これは、ブロック３０６において、フリ ップフロップ２４を起動し、そして、フリップフロップ２４は、ブロック３０７ においてアクセス要求信号を１クロック期間だけ遅延した後に、これをアービト レータ１４に送る。

アービトレータ１４は、ブロック３０Ｂにおいて、要求回線１７及びバス　ビジ ー（ＰＢＵＳＹＯ）回線２０を監視することによって、資源要求アクセス信号が 未決状態にあるか否かの判定、及びＩ１０パス１１あるいはメモリ１３の状態が とジーにあるか否かを判定する。バス　ビジー回線２０がアイドルであるときに 要求回線１７に対する要求を検出すると、アービトレータ１４は、ブロック３０ ９において、資源アクセス許可（ＰＢＡＣＫＯ）回線１８の部分１８ｍに対して 指令を行なう。７−ビトレータ１４は、次に、ブロック３１０において、正しい Ｉ１０装置がアクセス許可を受け、その結果、ｐＢＵｓＹＯ回線２０に対する要 求を行なうのを待つ。アービトレータ１４は、バス　ビジー回線２０に対する要 求を検出すると、ブロック３１１において。

許可回線１８に対する要求を取り消す。アービトレータ１４は、次に、ブロック ３１２において、バス　ビジー回線２０を監視し、そのＩ１０バス１１に対する アクセスが完了し、Ｉ１０装置によるこれに対する要求が取シ消されるのを待つ 。アービトレータ１４はｌ＜ス　ビジー回線２０に対する要求が取り消されたこ とを検出すると、ブロック３０８にもどり、アクセス要求回線１７及び／（ス　 ビジー回線２０の監視に入る。

ブロック３０９において生成された許可信号は許可回線１８上をＩ１０インタフ ェースに向って伝送される。

Ｉ１０インタフェースは、ブロック３１３において、許可回線１Ｂの入り部分（ ＰＢＡＣＫＩＯ）に対して要求があることを検出すると、ブロック３１４におい て、２つのコースの動作の１つを選択する。Ｉ１０インタフェースが要求回線１ Ｔに対して要求を行なっていないときは、これは許可回線１Ｂの入り部分が許可 回線１８の出部分（ＰＢＡＣＫＯＯ）に要求を伝送することを許し、従って、結 果として、ブロック３１５において、ＰＢＡＣＫＯＯ回線に対する要求を行なう こととなる。

■１０装置は、次に、ブロック３１９において、その以前のアイドル状態に戻る 。逆に、Ｉ１０インタフェースが、ブロック３１４において、要求回線１７に対 する要求を行なっているときは、これは許可回線１８の入り部分が要求をＭＹＧ １ＲＡＮＮＴＯ回線に直ちに伝送することを許し、従って、結果として、ブロッ ク３１６において、直ちにＭＹＧＲＮＴＯ回線に対する要求を行なうこととなる 。従属！１０装置はＭＹＧＲＮＴＯ回線に対する要求に応答して直ちにＭＹＲＥ ＱＯ回線に対する要求を取シ消すこともできるか、Ｉ１０インタフェースは、ブ ロック３１７において、許可回線１８の入り部分を監視し、これが許可回線１８ の許可信号を継続して検出している間は、回線１γ上に要求信号を継続して発行 する。

Ｉ１０インタフェースは、ブロック３１８において、これが許可信号の終端を検 出したときにのみ、つまり、これが許可回線１８の入り部分が要求を取り消した ことを検出したときにのみ要求回線１７に対する要求を取シ消す。Ｉ１０装置は 、次に、ブロック３１９において、アクセス調停に関する限りにお゛いては、ア イドル状態に戻る。Ｉ１０装置は、アイドル状態にある間、従属Ｉ１０装置ヲＩ 　１０バス１１及びメモリ１３にインタフェースするための各種の動作を遂行す る。

当業者にとって、上記の一例としての実施態様に各種の変更及び修正を加えるこ とができることは明白である。

例えば、共用資源はバスあるいはメモリ以外の装置、例えば、プロセッサあるい はＩ１０装置であり得る。使用装置はＩ１０装置以外の装置、例えば、他のプロ セッサであシ得る。資源アクセス要求及び許可信号は割込み及び割込み応答でち り得る。複数のアクセス要求回線を使用することもできる。例えば、個々の使用 装置はそれ自体の使用のために専用化された要求回線を持つこともできる。各種 の信号回線は、要求を受けた場合、低値でなく高値をとるように設計することも できる。あるいは、Ｉ１０インタフェース回路を個別の要素でなく、論理ゲート 　アレイあるいはマイクロプロセッサによって実現することもできる。これら変 更及び修正は本発明の精神及び範囲から逸脱することなく、また、本発明の長所 を減少することな〈実施できる。従って、これら変更及び修正も以下の請求の範 囲に網羅されるものとする。

ＦＩ６．３ 閑際調査報告

Claims (8)

【特許請求の範囲】
1. １．複数の資源ユーザ： 複数のユーザによる該資源へのアクセスを制御するためのアービトレータ： 該複数のユーザを該アービトレータに結合することによつて、該複数のユーザか らの資源へのアクセスに対する要求を該アービトレータに伝送するための第１の 手段；該アービトレータと該複数のユーザを連鎖状に結合して、該アービトレー タからの資源へのアクセスに対する許可を該ユーザに伝送するための第２の手段 ；及び個々のユーザと関連し、また該第１の伝送手段に結合された、該関連する ユーザが他のユーザがアービトレータによつて未決とされている資源へのアクセ スに対する要求を持つ間は該第１の伝送手段に資源へのアクセスに対する要求を 行なうごとを阻止するための手段から成ることを特徴とするシステム。
2. ２．請求の範囲第１項に記載のシステムにおいて、さらに、 個々のユーザと関連し、該第２の伝送手段に結合された、該ユーザが該アービト レータによる未決の資源へのアクセスを持つとき、該第２の伝送手段に対する資 源へのアクセスについての許可を検出した場合に直ちに該ユーザが該資源にアク セスすることを許可するための手段が含まれることを特徴とするシステム。
3. ３．請求の範囲第２項に記載のシステムにおいて、該アービトレータと協同して 該第１の伝送手段に対する資源へのアクセスに対する要求の発行と該第２の伝送 手段上の該アービトレータによる該資源へのアクセスに対する許可の発行の間に 遅延を挿入するための手段が含まれることを特徴とするシステム。
4. ４．請求の範囲第１項に記載のシステムにおいて、該阻止手段が： 第１の期間に該第１の伝送手段を監視して他のユーザが該第１の伝送手段に対し て発行された資源へのアクセスに対する要求を持つか否かを判定するための手段 ；及び 該監視手段に応答して、該第１の期間から遅延した第２の期間において、該監視 手段が他のユーザが該第１の伝送手段に対して資源へのアクセスに対する要求を 発行しておらず、また該ユーザが該資源へのアクセスを要求していることを判定 すると、資源へのアクセスに対する要求を発行するための手段を含むことを特徴 とするシステム。
5. ５．請求の範囲第４項に記載のシステムにおいて、個々のユーザと関連し、また 該第２の伝送手段に結合されており、該信号発行手段が該第１の伝送手段に資源 へのアクセスに対する要求を発行している間に該第２の伝送手段に対する資源へ のアクセスに対する許可を検出すると該ユーザが該資源にアクセスすることを直 ちに許すための手段；及び 個々のユーザと関連し、ユーザの資源へのアクセスを許すために該手段によつて 検出された資源へのアクセスの許可が継続して検出されているあいだ該信号発行 手段に資源へのアクセスに対する要求を継続して発行するように命令するための 手段を含むことを特徴とするシステム。
6. ６．請求の範囲第５項に記載のシステムにおいて、該第１の伝送手段及び該アー ビトレータと協同して、該第１の伝送手段から伝送された資源へのアクセスに対 する要求の該アービトレータによる受信を遅延するための手段がさらに含まれる ことを特徴とするシステム。
7. ７．共用資源、資源アクセス要求信号回線によつて並列に結合され、また資源ア クセス許可信号回線によつて直列連鎖状に結合された複数の資源ユーザ、及び該 要求及び許可回線に結合されたアービトレータを含む処理システムにおける該複 数のユーザによる該資源へのアクセスを調停する方法において、該方法が： （Ａ）ユーザによる該資源へのアクセスに対する要求を該ユーザと該要求回線の あいだのインタフエースの所で検出するステツプ： （Ｂ）ステツプ（Ａ）に応答して、該インタフエースの所で第１の期間において 他のユーザからの要求信号が該要求回線上に存在するか否かを判定するステツプ ：（Ｃ）該インタフエースの所で、該要求回線上に要求信号が存在しないことが 判定されるとこれに応答して該第１の期間に続く第２の期間において該要求回線 に要求信号を応答するステツプ； （Ｄ）該アーヒトレータの所で該要求回線上の要求信号を検出するステツプ； （Ｅ）該アービトレータの所で該資源へのアクセスがユーザに許可されているか 否かを検出するステツプ；（Ｆ）該アービトレータの所で資源へのアクセスが許 可されているかが判定されると要求信号の検出に応答して該許可回線に対して許 可信号を生成するステツプ；（Ｇ）関連するユーザと該要求及び許可回線の間の インタフエースの所で該許可回線上の許可信号を検出するステツプ； （Ｈ）ステツプ（Ｇ）に応答して要求信号が該要求及び許可回線インタフエース の所に生成されている場合、該資源へのアクセスに対する許可を該要求及び許可 回線インタフエースの所の該関連するユーザに対して直ちに発行するステツプ； 及び （Ｉ）ステツプ（Ｇ）に応答して該要求及び許可回線インタフエースの所に要求 信号が生成されていないときは、該検出された許可信号を該許可回線連鎖での次 のユーザへの許可回線にパスするステツプから成ることを特徴とする方法。
8. ８．請求の範囲第７項に記載の方法において、該ステツプ（Ｄ）の前に、 該アービトレータの所での該要求回線上に存在する要求信号の検出を遅延するた めのステツプが入り、また該ステツプ（Ｈ）の後に、 アクセスの許可の発行に応答して、該許可信号が終端するまで該要求及び許可回 線インタフエースの所に継続して要求信号を発行するステツプが入ることを特徴 とする方法。