JP4097847B2 - バス・ブリッジのアービトレーション方法 - Google Patents
バス・ブリッジのアービトレーション方法 Download PDFInfo
- Publication number
- JP4097847B2 JP4097847B2 JP19094499A JP19094499A JP4097847B2 JP 4097847 B2 JP4097847 B2 JP 4097847B2 JP 19094499 A JP19094499 A JP 19094499A JP 19094499 A JP19094499 A JP 19094499A JP 4097847 B2 JP4097847 B2 JP 4097847B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- ieee
- card
- arbiter
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は、バスブリッジにおけるアビトレーション方法に関し、パーソナルコンピュータなどの ＰＣＩ−ＰＣＩ ブリッジ（Ｂｒｉｄｇｅ），ＰＣＩ−カードバス（Ｃａｒｄ Ｂｕｓ） Ｂｒｉｄｇｅ，ＰＣＩ−ＩＥＥＥ １３９４（ＯＨＣＩ−Ｌｉｎｋ） Ｂｒｉｄｇｅなどのバス・ブリッジにおけるアビトレーション方法に関する。
【０００２】
【従来の技術】
コンピュータの性能は年々加速し、それに合わせて記憶装置などの周辺機器も高速、高度化している。そして、これら周辺機器やコンピュータに使用されるインターフェースとして、ＩＥＥＥ １３９４インターフェースがある。このＩＥＥＥ １３９４は、コンシューマとコンピュータにまたがる次世代のマルチメディア用の高速シリアルバスとしてＩＥＥＥで規格化されたインターフェースである。
【０００３】
このＩＥＥＥ １３９４では、１００Ｍｂｐｓから４００Ｍｂｐｓのデータ転送速度が規定されている。そして、ＩＥＥＥ １３９４では、アイソクロナス転送が可能であり、このアイソクロナス転送を利用することでリアルタイム性の保証が得られる。即ち、ＩＥＥＥ １３９４のアイソクロナス転送では１２５μｓごとに必ず優先権が割り当てられるため、リアルタイム性を保証した転送が行える。
【０００４】
上記したＩＥＥＥ １３９４は、Ｉ／Ｏではなくバスであり、システムに用いる場合には、システム内のローカルバスである１次側バスと２次側バスとのバスとのインタフェースを行うバス・ブリッジが使用される。
【０００５】
【発明が解決しようとする課題】
システムにおいては、バス・ブリッジの数に制限がある場合があり、１つのバス・ブリッジにバスにＩＤを付加して２以上のバスを接続することが行われている。
【０００６】
ところで、システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスにおいて、１つのバス・ブリッジで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ
１３９４に準拠したシリアルバスに関連する動作にすることが考えられる。
【０００７】
このようなバス・ブリッジにおいて、ＩＥＥＥ １３９４側が１次側バスに対してアクセスを始めると、比較的まとまった時間データ転送を行う必要があり、その間１次側へのアクセス権を占有してしまう。そのうえ、アービトレーションを行う際、ＩＥＥＥ １３９４側に優先権を与えたりしていると、他の２次側バスにアクセス権が亘らない畏れがある。
【０００８】
そこで、この発明は、アクセス権（Ａｃｋｎｏｗｌｅｄｇｅ 以下、ＡＣＫという。）を出す時には少なくとも、他の２次側バスにも平等にアクセス権を与えるようにすることで、アクセス権が亘らないという状況を回避することを目的とする。
【０００９】
【課題を解決するための手段】
この発明は、システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスであり、かつ１デバイスで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ１３９４に準拠したシリアルバスであるバス・ブリッジのアービトレーション方法であって、上記２次側のバスの一つがＩＥＥＥ １３９４に準拠したシリアルバスであり、他の２次側バスがカードバスであり、異なる種類間において各種類におけるバスマスターの数に比例する比率でアービトレーションを行う第１のアービターと、カードバス間のアービトレションを行う第２のアービターと、を備え、１次側バスに対してアクセスする時に、２次側バスから２種類以上かつ３つのバスマスターからのアクセス要求が出されている場合、まず、前記第１のアービターで異なる種類間において各種類におけるバスマスターの数に対応して決められた比率でアービトレーションを行い、同じ種類の２次側バスにアクセス権を出す条件の場合に、再度前記第２のアービターで同じ種類のアービトレーションを行い、全てのバスマスターに対して平等の割合でアクセス権を与えることを特徴とする。
【００１１】
上記のように、アービトレーションを２段階に分け、１段目の優先度をフレキシブルに可変できるようにすることで、アクセス権を平等の割合で各バスに与えることができる。
【００１２】
この発明は、ＩＥＥＥ １３９４に準拠したシリアルバス側に一旦アクセス権を与えると他の２次側バスからアクセス要求が来ていてもＩＥＥＥ １３９４に準拠したシリアルバス側のアクセス権を奪わないように構成するとよい。
【００１３】
上記のように構成することで、他の２次側バスにも平等にアクセス権を与えたとしても、一旦ＩＥＥＥ１３９４側がアクセス権を取得したら、他方からアクセス要求（Ｒｅｑｕｅｓｔ 以下、ＲＥＱという。）が来ていてもむやみにアクセス権を取り上げずＩＥＥＥ １３９４側の処理が終わるまで待機させ、ＩＥＥＥ
１３９４側の誤動作を防ぐことができる。
【００１４】
また、この発明は、２次側バスがカードバスでかつカードスロットが２スロット以上ある場合、全てのスロットとＩＥＥＥ １３９４に準拠したシリアルバスの全てからアクセス要求が来ている場合、まずＩＥＥＥ １３９４に準拠したシリアルバスとカードバスで第１のアービターでアービトレーションを行い、カードバス側にアクセス権を出す条件の場合に再度カードバスの各スロットの第２のアービターでアービトレーションを行うように構成することができる。
【００１５】
また、アクセス権を与える優先度が変更可能に構成するとよい。
【００１６】
上記のように構成することで、他の２次側バスが、カードバスで２スロット以上ある場合、通常アービトレーション回路が複雑になるが、アービトレーションを２段階に分けることにより、アービトレーション回路を簡略化することができる。
【００１７】
また、２段階にすることにより各スロットとＩＥＥＥ １３９４では、アクセス権が平等に与えられなくなってしまうため、１段目の優先度をフレキシブルに可変できるようにすることで、優先度を平等にすることができ、またシステムの状況に応じてより効率的なアービトレーションを行うことができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図１は、この実施の形態のバス・ブリッジ部分を示すブロック図であり、ここでは、ホスト１側のバスマスター１０以外に３種類のバスマスター２ａ、２ｂ、３が接続されており、そのうちの１つが対象となるバス・ブリッジ３となる。そして、１次側のバスをＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス、２次側のバス・ブリッジ３の一方がＩＥＥＥ１３９４で、もう一方は２スロットのカードバス（Ｃａｒｄ Ｂｕｓ）２３Ａ、２３Ｂとしている。この場合バス・ブリッジ３の機能としては、ＰＣＩ−ＣａｒｄＢｕｓ Ｂｒｉｄｇｅの機能と、ＰＣＩ−１３９４（ＯＨＣＩ−Ｌｉｎｋ）Ｂｒｉｄｇｅの２つの機能をサポートしている。
【００２１】
このバス・ブリッジ３は、ＩＥＥＥ １３９４（ＰＨＹ）２２と２つのカードバススロット２３Ａ、２３Ｂを備える。このため、バス・ブリッジ３には、スロットＡ、スロットＢ用のカードバスブロック３３、３４とＩＥＥＥ １３９４用のブロック３５を備える。カードバスブロック３３，３４はカードバスプロトコルに従ったインタフェースを行い、ＩＥＥＥ １３９４ブロック３５は、ＩＥＥＥ １３９４のプロトコルに従ったバスコントロールとＰＨＹのインタフェースとを行う。
【００２２】
カードバスブロック２３Ａ、２３Ｂ及びＩＥＥＥ １３９４ブロック３５はアービター３６により、アクセス要求が競合したときアビトレーションされる。
【００２３】
また、バス・ブリッジ３内はバススレーブ３１及びバスマスター３２が備えられ、バススレーブ３１から１次側バス２１のデータ、アドレス等が２次側バスに与えられ、バスマスター３２を介して２次側バスから１次側バスへアドレス、データ等が与えられる。バスマスター３２を介して１次側バス２１に与えられたデータ等はホスト１がバススレーブ１１を介して取り込む。
【００２４】
カードバスブロック３３、３４は、カードバス２３Ａ及び／または２３Ｂからアクセス要求（ＣＲＥＱＱ＃）が与えられると内部のスレーブで取り込み、アービター３６にアクセス要求（ＲＥＱ）を与える。アービター３６は後述するように、アビトレーションを行い、許可するバスブロックにアクセス権（Ａｃｋ）（Ｃａｒｄ Ａｃｋ）を出力する。カードバスブロック３３、３４は、アービター３６からのＡｃｋ（Ｃａｒｄ Ａｃｋ）に基づき、カードバス２３Ａまたは２３Ｂに許可信号ＣＧＮＴ＃をブロック内のマスタから与える。
【００２５】
カードバス２３Ａまたは２３Ｂは許可信号ＣＧＮＴ＃に基づき、アドレス、データ等をバスブロック３３または３４に与え、バスブロック３３または３４はアドレス、データ等をバスマスター３２から１次側バス２１に与える。
【００２６】
また、ＩＥＥＥ １３９４ブロック３５は、１３９４（ＰＨＹ）２２からアクセス要求（ＲＥＱ１３９４）が与えられると、ＲＥＱ１３９４をアービター３６に与える。アービター３６は後述するように、アビトレーションを行い、アクセス権を与える場合にはＡｃｋ１３９４を出力する。ＩＥＥＥ １３９４ブロック３５は、アービター３６からのＡｃｋ１３９４に基づき、１３９４（ＰＨＹ）２２にアクセス権ＲＥＱ１３９４を与える。
【００２７】
１３９４（ＰＨＹ）２２はＲＥＱ１３９４に基づき、ＩＥＥＥ １３９４ブロック３５を介してアドレス、データをバスマスター３２から１次側バス２１に与える。
【００２８】
上記したように、この実施の形態においては、カードバス２３Ａ、２３Ｂは２スロット（Ｓｌｏｔ）タイプとするため、２次側バスから１次側バスへアクセス要求（ＲＥＱ）を出すエージェントは３つあることになる。一般的にアービトレーションとは１つのバスに競合するバスマスターが複数ある場合にどのマスターにアクセス権をあたえるかの調停を意味するが、この実施の形態の場合には、２次側バスは個別に別れており２次側バスが競合しているわけではない。この実施の形態におけるアービター３６はこの３つもしくは２つが同時にアクセス要求（ＲＥＱ）を出した時、どれが１次側バス２１のバスマスターになるかを調停するものである。
【００２９】
ここで、バスの占有時間の長いＩＥＥＥ １３９４に優先権を与えると、カードバス（Ｃａｒｄ Ｂｕｓ）２３Ａ、２３Ｂ側にアクセス権（ＡＣＫ）を返せないもしくは ＡＣＫが返される確率が極端に低くなり、データ転送に支障をきたす畏れがある。
【００３０】
そこで、同時に２つ以上アクセス要求（ＲＥＱ）が来ているときは、ＩＥＥＥ１３９４ブロック３５に優先権を与えず他のブロックと平等に同じ割合でＡＣＫを与えるようにする。このため、アービター３６は、内部にカウンタ等を有し、ＲＥＱを出しているものに対して、順番にアクセス権を与えるように構成している。この結果、各２次側バスに平等に同じ割合でアクセス権（Ａｃｋ）が与えられる。そして、順番にアクセス権を与えるので、アービター３６は特殊な回路は必要としない。
【００３１】
ところで、ＩＥＥＥ １３９４（ＲＨＹ）２２に一旦アクセス権（ＡＣＫ）を与えるとカードバス（Ｃａｒｄ Ｂｕｓ）２３Ａ及び／または２３Ｂ側からアクセス要求（ＲＥＱ）が来ていても、ＩＥＥＥ １３９４の動作の特徴からＩＥＥＥ １３９４側の動作が終了するまでは止められない。
【００３２】
そこで、アービター３６はＩＥＥＥ １３９４がビジー（Ｂｕｓｙ）の場合、アクセス権（ＡＣＫ）をとりあげないようにする。この場合、アービター３６に１３９４のＢｕｓｙ信号を入力しモニタしても良いが、図２に示すように、Ｂｕｓｙ信号をＲＥＱに反映させ、即ち、１３９４Ｂｕｓｙ信号がたち下がると、ＲＥＱ１３９４をたち下げ、ＲＥＱ１３９４のたち下がりによりＡｃｋ１３９４をたち下げるようにする。このように、ＲＥＱが取り下げられるまでＡＣＫを出し続けるようにすることで、アービター３６への入力を増やすことなくＩＥＥＥ １３９４がＢｕｓｙの場合、ＡＣＫをとりあげないようにすることができる。
【００３３】
ここで、カードバス（Ｃａｒｄ Ｂｕｓ）はＩＥＥＥ １３９４とは別に孤立したバスなので、ＡＣＫを返すこともできる。しかし１次側のバス２１の使用権がないので、データ転送ができないため、リトライさせる必要がある。
【００３４】
上記した実施の形態では、Ｃａｒｄ Ｂｕｓで説明しているが、Ｃａｒｄ Ｂｕｓの場合カード側から、ＲＥＱ，ＡＣＫに相当するＣＲＥＱ＃，ＣＧＮＴ＃が入力されるので、これをそのままアービター３６に入力することもできる。ただし、ここまでの例とは、極性が異なる（Ｌｏｗ Ａｃｔｉｖｅ）ので注意が必要である。
【００３５】
ところで、アクセス要求（ＲＥＱ）を出すエージェントが上記の例のように３つ以上ある場合、回路構成が複雑になってしまう。
【００３６】
そこで、図３のようにアービター３６を第１のアービター３６ａと第２のアービター３６ｂの２段階に分けて行うようにする。第１のアービター３６ａではＩＥＥＥ １３９４とカードバス（Ｃａｒｄ Ｂｕｓ）のアービトレーションを行い、Ｃａｒｄ＿ＡＣＫが返されたときだけ、第２のアービター３２ｂがスロットＡとスロットＢのアービトレーションを行うようにする。
【００３７】
このようにすることで、第１のアービター３６ａと第２のアービター３６ｂはどちらも２つから１つを選択するアービターとなりほとんど同じ回路で構成することが可能である。このとき、Ｃａｒｄ＿ＲＥＱは単純にＲＥＱ＿ＡとＲＥＱ＿ＢのＯＲで生成することができる。
【００３８】
上記のような構成にすると、３つのエージェントに対し、平等にアクセス権を与えることができなくなる。上記の例では、スロットＡ：スロットＢ：ＩＥＥＥ
１３９４＝１：１：２の割合になる。
【００３９】
システムによってはこのままで良いこともあると考えられるが、平等にすることが理想的なシステムにおいては、第１のアービター３６ａの比率をカードバス：ＩＥＥＥ １３９４＝２：１とすることができる機能を持たせることでほぼ平等にすることができる。ブリッジとしては、内部レジスタにこの比率の切替えビット（ｂｉｔ）をもつだけで良い。また、アービトレーション回路も特殊な回路は必要なく、例えばカードバス側に２回アクセス権を与えた後にＩＥＥＥ １３９４に１回与えるというという動作にするだけで良い。
【００４０】
上記したバス・ブリッジ３においては、２次側のアービトレーション中に、１次側バス２１からのアクセスが発生した場合、２次側からのアクセスを受け付けてしまうと、１次側バスで衝突が起こり誤動作する畏れがある。
【００４１】
この場合１次側のアクセスをリトライ（その時点ではアクセスを受け付けずに強制終了し、あとで同じアクセスを再発行させる）させたりせず、最優先させるように構成する。これは、１次側のバスマスターがどのような処理をするか不明なので２次側からのアクセスを優先することはできないからである。アービター３６の動作としては、２次側バスに対してＡＣＫを返さないのが理想であるが、１次側バス２１のアクセスのタイミングによってはすでにＡＣＫを出してしまっている場合がある。この時は、リトライさせて対応する。もしくは、デバイスの内部で１次側のデータ処理のパスと２次側のパスが共通ではなく、別々のパスを通るようにしておくことで、２次側のアクセスも受け付けることが可能となる。しかし、１次側のバスはアイドル状態ではないのでバス・ブリッジ３内のバスマスター３２で待機させることになる。ＩＥＥＥ １３９４の場合、２次側でリトライすることはできないため後者となるが、１次側からのアクセスは内部レジスタのアクセスとなるためパスを分けるなどの考慮の必要はない。
【００４２】
この発明は、ＩＥＥＥ １３９４に準拠したシリアルバスと同様なシリアルバスとしてＵＳＢにも適用できる。
【００４３】
【発明の効果】
以上説明したように、この発明は、システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスであり、かつ１デバイスで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ １３９４に準拠したシリアルバスであるバス・ブリッジにおいて、アクセス権（ＡＣＫ）を出す時には少なくとも、他の２次側バスにも平等にアクセス権を与えるようにすることで、アクセス権が亘らないという状況を回避することが可能となる。
【００４４】
また、この発明は、他の２次側バスにも平等にアクセス権を与えたとしても、一旦ＩＥＥＥ １３９４側がアクセス権を取得したら、他方からアクセス要求（ＲＥＱ）が来ていてもむやみにアクセス権を取り上げずＩＥＥＥ １３９４側の処理が終わるまで待機させる。このように構成することで、ＩＥＥＥ １３９４側の誤動作を防ぐことができる。
【００４５】
また、他の２次側バスが、カードバスで２スロット以上ある場合、通常アービトレーション回路が複雑になるが、アービトレーションを請求項のように２段階に分ける事により、共通の回路を使用することができ、アービトレーション回路を簡略化することができる。
【００４６】
上記のように、２段階にすることにより各スロットとＩＥＥＥ １３９４では、アクセス権が平等に与えられなくなってしまうため、１段目の優先度をフレキシブルに可変できるようにすることで、優先度を平等にすることができ、またシステムの状況に応じてより効率的なアービトレーションを行うことができる。
【００４７】
また、システムにおいては、１次側から２次側へのアクセスも存在しており、上記の２次側のアービトレーション実行中は当然１次側のバスはアイドル状態で、１次側から２次側へのアクセスが発生する可能性は充分あり、そのアクセスが発生するとそれと、２次側から１次側へのアクセスが衝突し、誤動作を起こす可能性があるが、１次側から２次側へのアクセスを最優先とすることで、誤動作を回避することができる。
【図面の簡単な説明】
【図１】この発明に係るバスブリッジ部分を示すブロック図である。
【図２】この発明のＩＥＥＥ １３９４の動作タイミングを示す図である。
【図３】この発明のアービターの一例を示すブロック図である。
【符号の説明】
１ ホスト
３ バス・ブリッジ
２２ １３９４ＰＨＹ
２３Ａ ２３Ｂ カードバス
３６ アービター
【産業上の利用分野】
この発明は、バスブリッジにおけるアビトレーション方法に関し、パーソナルコンピュータなどの ＰＣＩ−ＰＣＩ ブリッジ（Ｂｒｉｄｇｅ），ＰＣＩ−カードバス（Ｃａｒｄ Ｂｕｓ） Ｂｒｉｄｇｅ，ＰＣＩ−ＩＥＥＥ １３９４（ＯＨＣＩ−Ｌｉｎｋ） Ｂｒｉｄｇｅなどのバス・ブリッジにおけるアビトレーション方法に関する。
【０００２】
【従来の技術】
コンピュータの性能は年々加速し、それに合わせて記憶装置などの周辺機器も高速、高度化している。そして、これら周辺機器やコンピュータに使用されるインターフェースとして、ＩＥＥＥ １３９４インターフェースがある。このＩＥＥＥ １３９４は、コンシューマとコンピュータにまたがる次世代のマルチメディア用の高速シリアルバスとしてＩＥＥＥで規格化されたインターフェースである。
【０００３】
このＩＥＥＥ １３９４では、１００Ｍｂｐｓから４００Ｍｂｐｓのデータ転送速度が規定されている。そして、ＩＥＥＥ １３９４では、アイソクロナス転送が可能であり、このアイソクロナス転送を利用することでリアルタイム性の保証が得られる。即ち、ＩＥＥＥ １３９４のアイソクロナス転送では１２５μｓごとに必ず優先権が割り当てられるため、リアルタイム性を保証した転送が行える。
【０００４】
上記したＩＥＥＥ １３９４は、Ｉ／Ｏではなくバスであり、システムに用いる場合には、システム内のローカルバスである１次側バスと２次側バスとのバスとのインタフェースを行うバス・ブリッジが使用される。
【０００５】
【発明が解決しようとする課題】
システムにおいては、バス・ブリッジの数に制限がある場合があり、１つのバス・ブリッジにバスにＩＤを付加して２以上のバスを接続することが行われている。
【０００６】
ところで、システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスにおいて、１つのバス・ブリッジで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ
１３９４に準拠したシリアルバスに関連する動作にすることが考えられる。
【０００７】
このようなバス・ブリッジにおいて、ＩＥＥＥ １３９４側が１次側バスに対してアクセスを始めると、比較的まとまった時間データ転送を行う必要があり、その間１次側へのアクセス権を占有してしまう。そのうえ、アービトレーションを行う際、ＩＥＥＥ １３９４側に優先権を与えたりしていると、他の２次側バスにアクセス権が亘らない畏れがある。
【０００８】
そこで、この発明は、アクセス権（Ａｃｋｎｏｗｌｅｄｇｅ 以下、ＡＣＫという。）を出す時には少なくとも、他の２次側バスにも平等にアクセス権を与えるようにすることで、アクセス権が亘らないという状況を回避することを目的とする。
【０００９】
【課題を解決するための手段】
この発明は、システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスであり、かつ１デバイスで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ１３９４に準拠したシリアルバスであるバス・ブリッジのアービトレーション方法であって、上記２次側のバスの一つがＩＥＥＥ １３９４に準拠したシリアルバスであり、他の２次側バスがカードバスであり、異なる種類間において各種類におけるバスマスターの数に比例する比率でアービトレーションを行う第１のアービターと、カードバス間のアービトレションを行う第２のアービターと、を備え、１次側バスに対してアクセスする時に、２次側バスから２種類以上かつ３つのバスマスターからのアクセス要求が出されている場合、まず、前記第１のアービターで異なる種類間において各種類におけるバスマスターの数に対応して決められた比率でアービトレーションを行い、同じ種類の２次側バスにアクセス権を出す条件の場合に、再度前記第２のアービターで同じ種類のアービトレーションを行い、全てのバスマスターに対して平等の割合でアクセス権を与えることを特徴とする。
【００１１】
上記のように、アービトレーションを２段階に分け、１段目の優先度をフレキシブルに可変できるようにすることで、アクセス権を平等の割合で各バスに与えることができる。
【００１２】
この発明は、ＩＥＥＥ １３９４に準拠したシリアルバス側に一旦アクセス権を与えると他の２次側バスからアクセス要求が来ていてもＩＥＥＥ １３９４に準拠したシリアルバス側のアクセス権を奪わないように構成するとよい。
【００１３】
上記のように構成することで、他の２次側バスにも平等にアクセス権を与えたとしても、一旦ＩＥＥＥ１３９４側がアクセス権を取得したら、他方からアクセス要求（Ｒｅｑｕｅｓｔ 以下、ＲＥＱという。）が来ていてもむやみにアクセス権を取り上げずＩＥＥＥ １３９４側の処理が終わるまで待機させ、ＩＥＥＥ
１３９４側の誤動作を防ぐことができる。
【００１４】
また、この発明は、２次側バスがカードバスでかつカードスロットが２スロット以上ある場合、全てのスロットとＩＥＥＥ １３９４に準拠したシリアルバスの全てからアクセス要求が来ている場合、まずＩＥＥＥ １３９４に準拠したシリアルバスとカードバスで第１のアービターでアービトレーションを行い、カードバス側にアクセス権を出す条件の場合に再度カードバスの各スロットの第２のアービターでアービトレーションを行うように構成することができる。
【００１５】
また、アクセス権を与える優先度が変更可能に構成するとよい。
【００１６】
上記のように構成することで、他の２次側バスが、カードバスで２スロット以上ある場合、通常アービトレーション回路が複雑になるが、アービトレーションを２段階に分けることにより、アービトレーション回路を簡略化することができる。
【００１７】
また、２段階にすることにより各スロットとＩＥＥＥ １３９４では、アクセス権が平等に与えられなくなってしまうため、１段目の優先度をフレキシブルに可変できるようにすることで、優先度を平等にすることができ、またシステムの状況に応じてより効率的なアービトレーションを行うことができる。
【００２０】
【発明の実施の形態】
以下、この発明の実施の形態につき図面を参照して説明する。図１は、この実施の形態のバス・ブリッジ部分を示すブロック図であり、ここでは、ホスト１側のバスマスター１０以外に３種類のバスマスター２ａ、２ｂ、３が接続されており、そのうちの１つが対象となるバス・ブリッジ３となる。そして、１次側のバスをＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス、２次側のバス・ブリッジ３の一方がＩＥＥＥ１３９４で、もう一方は２スロットのカードバス（Ｃａｒｄ Ｂｕｓ）２３Ａ、２３Ｂとしている。この場合バス・ブリッジ３の機能としては、ＰＣＩ−ＣａｒｄＢｕｓ Ｂｒｉｄｇｅの機能と、ＰＣＩ−１３９４（ＯＨＣＩ−Ｌｉｎｋ）Ｂｒｉｄｇｅの２つの機能をサポートしている。
【００２１】
このバス・ブリッジ３は、ＩＥＥＥ １３９４（ＰＨＹ）２２と２つのカードバススロット２３Ａ、２３Ｂを備える。このため、バス・ブリッジ３には、スロットＡ、スロットＢ用のカードバスブロック３３、３４とＩＥＥＥ １３９４用のブロック３５を備える。カードバスブロック３３，３４はカードバスプロトコルに従ったインタフェースを行い、ＩＥＥＥ １３９４ブロック３５は、ＩＥＥＥ １３９４のプロトコルに従ったバスコントロールとＰＨＹのインタフェースとを行う。
【００２２】
カードバスブロック２３Ａ、２３Ｂ及びＩＥＥＥ １３９４ブロック３５はアービター３６により、アクセス要求が競合したときアビトレーションされる。
【００２３】
また、バス・ブリッジ３内はバススレーブ３１及びバスマスター３２が備えられ、バススレーブ３１から１次側バス２１のデータ、アドレス等が２次側バスに与えられ、バスマスター３２を介して２次側バスから１次側バスへアドレス、データ等が与えられる。バスマスター３２を介して１次側バス２１に与えられたデータ等はホスト１がバススレーブ１１を介して取り込む。
【００２４】
カードバスブロック３３、３４は、カードバス２３Ａ及び／または２３Ｂからアクセス要求（ＣＲＥＱＱ＃）が与えられると内部のスレーブで取り込み、アービター３６にアクセス要求（ＲＥＱ）を与える。アービター３６は後述するように、アビトレーションを行い、許可するバスブロックにアクセス権（Ａｃｋ）（Ｃａｒｄ Ａｃｋ）を出力する。カードバスブロック３３、３４は、アービター３６からのＡｃｋ（Ｃａｒｄ Ａｃｋ）に基づき、カードバス２３Ａまたは２３Ｂに許可信号ＣＧＮＴ＃をブロック内のマスタから与える。
【００２５】
カードバス２３Ａまたは２３Ｂは許可信号ＣＧＮＴ＃に基づき、アドレス、データ等をバスブロック３３または３４に与え、バスブロック３３または３４はアドレス、データ等をバスマスター３２から１次側バス２１に与える。
【００２６】
また、ＩＥＥＥ １３９４ブロック３５は、１３９４（ＰＨＹ）２２からアクセス要求（ＲＥＱ１３９４）が与えられると、ＲＥＱ１３９４をアービター３６に与える。アービター３６は後述するように、アビトレーションを行い、アクセス権を与える場合にはＡｃｋ１３９４を出力する。ＩＥＥＥ １３９４ブロック３５は、アービター３６からのＡｃｋ１３９４に基づき、１３９４（ＰＨＹ）２２にアクセス権ＲＥＱ１３９４を与える。
【００２７】
１３９４（ＰＨＹ）２２はＲＥＱ１３９４に基づき、ＩＥＥＥ １３９４ブロック３５を介してアドレス、データをバスマスター３２から１次側バス２１に与える。
【００２８】
上記したように、この実施の形態においては、カードバス２３Ａ、２３Ｂは２スロット（Ｓｌｏｔ）タイプとするため、２次側バスから１次側バスへアクセス要求（ＲＥＱ）を出すエージェントは３つあることになる。一般的にアービトレーションとは１つのバスに競合するバスマスターが複数ある場合にどのマスターにアクセス権をあたえるかの調停を意味するが、この実施の形態の場合には、２次側バスは個別に別れており２次側バスが競合しているわけではない。この実施の形態におけるアービター３６はこの３つもしくは２つが同時にアクセス要求（ＲＥＱ）を出した時、どれが１次側バス２１のバスマスターになるかを調停するものである。
【００２９】
ここで、バスの占有時間の長いＩＥＥＥ １３９４に優先権を与えると、カードバス（Ｃａｒｄ Ｂｕｓ）２３Ａ、２３Ｂ側にアクセス権（ＡＣＫ）を返せないもしくは ＡＣＫが返される確率が極端に低くなり、データ転送に支障をきたす畏れがある。
【００３０】
そこで、同時に２つ以上アクセス要求（ＲＥＱ）が来ているときは、ＩＥＥＥ１３９４ブロック３５に優先権を与えず他のブロックと平等に同じ割合でＡＣＫを与えるようにする。このため、アービター３６は、内部にカウンタ等を有し、ＲＥＱを出しているものに対して、順番にアクセス権を与えるように構成している。この結果、各２次側バスに平等に同じ割合でアクセス権（Ａｃｋ）が与えられる。そして、順番にアクセス権を与えるので、アービター３６は特殊な回路は必要としない。
【００３１】
ところで、ＩＥＥＥ １３９４（ＲＨＹ）２２に一旦アクセス権（ＡＣＫ）を与えるとカードバス（Ｃａｒｄ Ｂｕｓ）２３Ａ及び／または２３Ｂ側からアクセス要求（ＲＥＱ）が来ていても、ＩＥＥＥ １３９４の動作の特徴からＩＥＥＥ １３９４側の動作が終了するまでは止められない。
【００３２】
そこで、アービター３６はＩＥＥＥ １３９４がビジー（Ｂｕｓｙ）の場合、アクセス権（ＡＣＫ）をとりあげないようにする。この場合、アービター３６に１３９４のＢｕｓｙ信号を入力しモニタしても良いが、図２に示すように、Ｂｕｓｙ信号をＲＥＱに反映させ、即ち、１３９４Ｂｕｓｙ信号がたち下がると、ＲＥＱ１３９４をたち下げ、ＲＥＱ１３９４のたち下がりによりＡｃｋ１３９４をたち下げるようにする。このように、ＲＥＱが取り下げられるまでＡＣＫを出し続けるようにすることで、アービター３６への入力を増やすことなくＩＥＥＥ １３９４がＢｕｓｙの場合、ＡＣＫをとりあげないようにすることができる。
【００３３】
ここで、カードバス（Ｃａｒｄ Ｂｕｓ）はＩＥＥＥ １３９４とは別に孤立したバスなので、ＡＣＫを返すこともできる。しかし１次側のバス２１の使用権がないので、データ転送ができないため、リトライさせる必要がある。
【００３４】
上記した実施の形態では、Ｃａｒｄ Ｂｕｓで説明しているが、Ｃａｒｄ Ｂｕｓの場合カード側から、ＲＥＱ，ＡＣＫに相当するＣＲＥＱ＃，ＣＧＮＴ＃が入力されるので、これをそのままアービター３６に入力することもできる。ただし、ここまでの例とは、極性が異なる（Ｌｏｗ Ａｃｔｉｖｅ）ので注意が必要である。
【００３５】
ところで、アクセス要求（ＲＥＱ）を出すエージェントが上記の例のように３つ以上ある場合、回路構成が複雑になってしまう。
【００３６】
そこで、図３のようにアービター３６を第１のアービター３６ａと第２のアービター３６ｂの２段階に分けて行うようにする。第１のアービター３６ａではＩＥＥＥ １３９４とカードバス（Ｃａｒｄ Ｂｕｓ）のアービトレーションを行い、Ｃａｒｄ＿ＡＣＫが返されたときだけ、第２のアービター３２ｂがスロットＡとスロットＢのアービトレーションを行うようにする。
【００３７】
このようにすることで、第１のアービター３６ａと第２のアービター３６ｂはどちらも２つから１つを選択するアービターとなりほとんど同じ回路で構成することが可能である。このとき、Ｃａｒｄ＿ＲＥＱは単純にＲＥＱ＿ＡとＲＥＱ＿ＢのＯＲで生成することができる。
【００３８】
上記のような構成にすると、３つのエージェントに対し、平等にアクセス権を与えることができなくなる。上記の例では、スロットＡ：スロットＢ：ＩＥＥＥ
１３９４＝１：１：２の割合になる。
【００３９】
システムによってはこのままで良いこともあると考えられるが、平等にすることが理想的なシステムにおいては、第１のアービター３６ａの比率をカードバス：ＩＥＥＥ １３９４＝２：１とすることができる機能を持たせることでほぼ平等にすることができる。ブリッジとしては、内部レジスタにこの比率の切替えビット（ｂｉｔ）をもつだけで良い。また、アービトレーション回路も特殊な回路は必要なく、例えばカードバス側に２回アクセス権を与えた後にＩＥＥＥ １３９４に１回与えるというという動作にするだけで良い。
【００４０】
上記したバス・ブリッジ３においては、２次側のアービトレーション中に、１次側バス２１からのアクセスが発生した場合、２次側からのアクセスを受け付けてしまうと、１次側バスで衝突が起こり誤動作する畏れがある。
【００４１】
この場合１次側のアクセスをリトライ（その時点ではアクセスを受け付けずに強制終了し、あとで同じアクセスを再発行させる）させたりせず、最優先させるように構成する。これは、１次側のバスマスターがどのような処理をするか不明なので２次側からのアクセスを優先することはできないからである。アービター３６の動作としては、２次側バスに対してＡＣＫを返さないのが理想であるが、１次側バス２１のアクセスのタイミングによってはすでにＡＣＫを出してしまっている場合がある。この時は、リトライさせて対応する。もしくは、デバイスの内部で１次側のデータ処理のパスと２次側のパスが共通ではなく、別々のパスを通るようにしておくことで、２次側のアクセスも受け付けることが可能となる。しかし、１次側のバスはアイドル状態ではないのでバス・ブリッジ３内のバスマスター３２で待機させることになる。ＩＥＥＥ １３９４の場合、２次側でリトライすることはできないため後者となるが、１次側からのアクセスは内部レジスタのアクセスとなるためパスを分けるなどの考慮の必要はない。
【００４２】
この発明は、ＩＥＥＥ １３９４に準拠したシリアルバスと同様なシリアルバスとしてＵＳＢにも適用できる。
【００４３】
【発明の効果】
以上説明したように、この発明は、システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスであり、かつ１デバイスで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ １３９４に準拠したシリアルバスであるバス・ブリッジにおいて、アクセス権（ＡＣＫ）を出す時には少なくとも、他の２次側バスにも平等にアクセス権を与えるようにすることで、アクセス権が亘らないという状況を回避することが可能となる。
【００４４】
また、この発明は、他の２次側バスにも平等にアクセス権を与えたとしても、一旦ＩＥＥＥ １３９４側がアクセス権を取得したら、他方からアクセス要求（ＲＥＱ）が来ていてもむやみにアクセス権を取り上げずＩＥＥＥ １３９４側の処理が終わるまで待機させる。このように構成することで、ＩＥＥＥ １３９４側の誤動作を防ぐことができる。
【００４５】
また、他の２次側バスが、カードバスで２スロット以上ある場合、通常アービトレーション回路が複雑になるが、アービトレーションを請求項のように２段階に分ける事により、共通の回路を使用することができ、アービトレーション回路を簡略化することができる。
【００４６】
上記のように、２段階にすることにより各スロットとＩＥＥＥ １３９４では、アクセス権が平等に与えられなくなってしまうため、１段目の優先度をフレキシブルに可変できるようにすることで、優先度を平等にすることができ、またシステムの状況に応じてより効率的なアービトレーションを行うことができる。
【００４７】
また、システムにおいては、１次側から２次側へのアクセスも存在しており、上記の２次側のアービトレーション実行中は当然１次側のバスはアイドル状態で、１次側から２次側へのアクセスが発生する可能性は充分あり、そのアクセスが発生するとそれと、２次側から１次側へのアクセスが衝突し、誤動作を起こす可能性があるが、１次側から２次側へのアクセスを最優先とすることで、誤動作を回避することができる。
【図面の簡単な説明】
【図１】この発明に係るバスブリッジ部分を示すブロック図である。
【図２】この発明のＩＥＥＥ １３９４の動作タイミングを示す図である。
【図３】この発明のアービターの一例を示すブロック図である。
【符号の説明】
１ ホスト
３ バス・ブリッジ
２２ １３９４ＰＨＹ
２３Ａ ２３Ｂ カードバス
３６ アービター
Claims (3)
- システム内のローカルバスである１次側バスと２次側のバスに相当するバスとのインターフェースを行うブリッジデバイスであり、かつ１デバイスで２種類以上の異なる動作をサポートし、そのうちの１種類がＩＥＥＥ１３９４に準拠したシリアルバスであるバス・ブリッジのアービトレーション方法であって、上記２次側のバスの一つがＩＥＥＥ １３９４に準拠したシリアルバスであり、他の２次側バスがカードバスであり、異なる種類間において各種類におけるバスマスターの数に比例する比率でアービトレーションを行う第１のアービターと、カードバス間のアービトレーションを行う第２のアービターと、を備え、１次側バスに対してアクセスする時に、２次側バスから２種類以上かつ３つのバスマスターからのアクセス要求が出されている場合、まず、前記第１のアービターで異なる種類間において各種類におけるバスマスターの数に対応して決められた比率でアービトレーションを行い、同じ種類の２次側バスにアクセス権を出す条件の場合に、再度前記第２のアービターで同じ種類のアービトレーションを行い、全てのバスマスターに対して平等の割合でアクセス権を与えることを特徴とするバス・ブリッジのアービトレーション方法。
- ＩＥＥＥ １３９４に準拠したシリアルバス側に一旦アクセス権を与えると他の２次側バスからアクセス要求が来ていてもＩＥＥＥ １３９４に準拠したシリアルバス側のアクセス権を奪わないことを特徴とした請求項１記載のバス・ブリッジのアービトレーション方法。
- ２次側バスがカードバスでかつカードスロットが２スロット以上ある場合、全てのスロットとＩＥＥＥ １３９４に準拠したシリアルバスの全てからアクセス要求が来ている場合、まずＩＥＥＥ １３９４に準拠したシリアルバスとカードバスで第１のアービターでアービトレーションを行い、カードバス側にアクセス権を出す条件の場合に再度カードバスの各スロットの第２のアービターでアービトレーションを行うことを特徴とする請求項１に記載のバス・ブリッジのアービトレーション方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19094499A JP4097847B2 (ja) | 1999-07-05 | 1999-07-05 | バス・ブリッジのアービトレーション方法 |
| US09/609,399 US6910091B1 (en) | 1999-07-05 | 2000-07-03 | Arbitration method of a bus bridge |
| US11/132,180 US7433989B2 (en) | 1999-07-05 | 2005-05-19 | Arbitration method of a bus bridge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19094499A JP4097847B2 (ja) | 1999-07-05 | 1999-07-05 | バス・ブリッジのアービトレーション方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006224549A Division JP2007004824A (ja) | 2006-08-21 | 2006-08-21 | バス・ブリッジのアビトレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001022688A JP2001022688A (ja) | 2001-01-26 |
| JP4097847B2 true JP4097847B2 (ja) | 2008-06-11 |
Family
ID=16266282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19094499A Expired - Fee Related JP4097847B2 (ja) | 1999-07-05 | 1999-07-05 | バス・ブリッジのアービトレーション方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6910091B1 (ja) |
| JP (1) | JP4097847B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4097847B2 (ja) * | 1999-07-05 | 2008-06-11 | 株式会社リコー | バス・ブリッジのアービトレーション方法 |
| JP2004227049A (ja) * | 2003-01-20 | 2004-08-12 | Renesas Technology Corp | データ転送装置、半導体集積回路及びマイクロコンピュータ |
| KR100694095B1 (ko) * | 2005-03-05 | 2007-03-12 | 삼성전자주식회사 | 버스 연결 방법 및 장치 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859988A (en) * | 1995-09-29 | 1999-01-12 | Intel Corporation | Triple-port bus bridge |
| JPH09153009A (ja) | 1995-12-01 | 1997-06-10 | Hitachi Ltd | 階層構成バスのアービトレーション方法 |
| US5793987A (en) * | 1996-04-18 | 1998-08-11 | Cisco Systems, Inc. | Hot plug port adapter with separate PCI local bus and auxiliary bus |
| JPH09293049A (ja) | 1996-04-25 | 1997-11-11 | Toshiba Corp | コンピュータシステムおよびこのシステムで使用されるシリアルインターフェース |
| US5805835A (en) * | 1996-07-15 | 1998-09-08 | Micron Electronics, Inc. | Parallel architecture computer system and method |
| US6205486B1 (en) * | 1996-07-26 | 2001-03-20 | Accton Technology Corporation | Inter-network bridge connector provided for dynamically prioritizing frame transmission adaptive to current network transmission-state |
| US5805836A (en) | 1996-12-10 | 1998-09-08 | International Business Machines Corporation | Method and apparatus for equalizing grants of a data bus to primary and secondary devices |
| US6308248B1 (en) * | 1996-12-31 | 2001-10-23 | Compaq Computer Corporation | Method and system for allocating memory space using mapping controller, page table and frame numbers |
| US6298370B1 (en) * | 1997-04-04 | 2001-10-02 | Texas Instruments Incorporated | Computer operating process allocating tasks between first and second processors at run time based upon current processor load |
| US6282045B1 (en) * | 1997-09-15 | 2001-08-28 | Texas Instruments Incorporated | Server hard disk drive integrated circuit and method of operation |
| EP0924621A3 (en) * | 1997-12-22 | 2000-06-28 | Compaq Computer Corporation | Computer system including bridge logic having a fair arbitration mechanism to support isochronous devices |
| US6065122A (en) * | 1998-03-13 | 2000-05-16 | Compaq Computer Corporation | Smart battery power management in a computer system |
| US6094700A (en) * | 1998-03-13 | 2000-07-25 | Compaq Computer Corporation | Serial bus system for sending multiple frames of unique data |
| US6131135A (en) * | 1998-06-30 | 2000-10-10 | Intel Corporation | Arbitration method for a system with two USB host controllers |
| WO2000065781A1 (en) * | 1999-04-23 | 2000-11-02 | Sony Electronics Inc. | Method of and apparatus for implementing and sending an asynchronous control mechanism packet |
| JP4097847B2 (ja) * | 1999-07-05 | 2008-06-11 | 株式会社リコー | バス・ブリッジのアービトレーション方法 |
-
1999
- 1999-07-05 JP JP19094499A patent/JP4097847B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-03 US US09/609,399 patent/US6910091B1/en not_active Expired - Fee Related
-
2005
- 2005-05-19 US US11/132,180 patent/US7433989B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6910091B1 (en) | 2005-06-21 |
| US20050216646A1 (en) | 2005-09-29 |
| US7433989B2 (en) | 2008-10-07 |
| JP2001022688A (ja) | 2001-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100368948B1 (ko) | 가변 우선순위와 공정성을 사용하는 개선된 버스 중재자 | |
| US5621897A (en) | Method and apparatus for arbitrating for a bus to enable split transaction bus protocols | |
| JP4008987B2 (ja) | バス通信システム及びバス調停方法並びにデータ転送方法 | |
| US5301283A (en) | Dynamic arbitration for system bus control in multiprocessor data processing system | |
| EP0518037A2 (en) | Bus arbitration system | |
| JPS5837585B2 (ja) | ケイサンキソウチ | |
| JPH08227392A (ja) | 待ち時間及びシャドー・タイマを有するバス・システム | |
| JPH0467224B2 (ja) | ||
| JPS61500512A (ja) | 改良されたアクセス調停スキ−ム | |
| JP2574976B2 (ja) | 中央アービタをスレーブアービタに変換する方法およびシステム | |
| US5649209A (en) | Bus coupling information processing system for multiple access to system bus | |
| US6959354B2 (en) | Effective bus utilization using multiple bus interface circuits and arbitration logic circuit | |
| JPS6237428B2 (ja) | ||
| US5150466A (en) | Flexible distributed bus priority network | |
| JP4097847B2 (ja) | バス・ブリッジのアービトレーション方法 | |
| US6745273B1 (en) | Automatic deadlock prevention via arbitration switching | |
| EP0886218B1 (en) | Time multiplexed scheme for deadlock resolution in distributed arbitration | |
| US5241629A (en) | Method and apparatus for a high performance round robin distributed bus priority network | |
| US6785755B1 (en) | Grant removal via dummy master arbitration | |
| JPH04134551A (ja) | 複数のデータ処理エージェントの間でデータを転送するバスにおいて、第１のエージェントがサービスの必要を第２のエージェントへ知らせる方法 | |
| JP2007004824A (ja) | バス・ブリッジのアビトレーション方法 | |
| US6968407B2 (en) | System and method for managing CPCI buses in a multi-processing system | |
| JPH02178753A (ja) | システムバスのエクステンダ | |
| KR100605867B1 (ko) | 동적 우선순위 조정기능을 갖는 버스 중재기와 버스 중재방법 | |
| EP0283580B1 (en) | Computer system with direct memory access channel arbitration |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060821 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070511 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080311 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080312 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120321 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140321 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |