JPH0467224B2 - - Google Patents

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JPH0467224B2
JPH0467224B2 JP62327583A JP32758387A JPH0467224B2 JP H0467224 B2 JPH0467224 B2 JP H0467224B2 JP 62327583 A JP62327583 A JP 62327583A JP 32758387 A JP32758387 A JP 32758387A JP H0467224 B2 JPH0467224 B2 JP H0467224B2
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はマイクロコンピユータ或いはミニコン
ピユータ用の直接メモリ・アクセス制御装置
（DMAC）に係り、特にシステムに設定されてい
る物理DMAチヤネルの数よりも多い周辺装置に
よるDMA転送を可能にするDMACに係る。
Ｂ 従来技術 今日のコンピユータ・システムの多くは、
CPUの介在なしに周辺装置が主として主記憶装
置との間でデータを転送できるようにするため
DMAチヤネルを備えている。周辺装置のデータ
転送にCPUが関与しないので、データ転送速度
を速くすることができ、またその間CPUは他の
タスクを実行できるので、システムの全体的な効
率が上がる。
DMAに関しては、現在のところ、DMAアク
セスを許される周辺装置毎に１つの物理DMAチ
ヤネルを設けるという方式が最も一般的である。
この方式を採用しているコンピユータ・システム
の１つにIBMパーソナル・コンピユータ（IBM
PC）がある。
ところで、システムに接続される周辺装置の数
は増える傾向にあり、その種類も、光デイスク読
取装置、追加通信装置、ハード・フアイル、テー
プ・バツクアツプ装置、高速プリンタのように
様々なものがある。これらはすべてDMAアクセ
スが可能である。
これに対して、物理DMAチヤネルの数を増や
すことは、IC、ボード及びバスを含むシステ
ム・ハードウエアのコスト高につながる。従つ
て、オペレーシヨンが相互に排他的であるという
制約のもとに、DMAチヤネルを複数の周辺装置
で共用することが考えられた。DMAチヤネルの
共用は、例えばIBM PC／XT及びPC／ATで行
われている。
Ｃ 発明が解決しようとする問題点 上述のように複数の周辺装置でDMAチヤネル
を共用しようとすると、各DMAチヤネルに関連
する周辺装置が同時に動作するのを阻止するため
のサブルーチンを追加する必要があり、従つてオ
ペレーテイング・システムをかなり修正しなけれ
ばならない。また、フアイル制御装置の能力不足
のため並行シーク動作ができなければ、パフオー
マンスに影響が出る。この問題は、ある状況下、
例えばLAN機構及びフアイル制御装置が同じ
DMAレベルを共用していて、LANフアイル・サ
ーバ・ルーチンが２つの装置を交互に切替えねば
ならない場合には、より一層面倒なものになる。
ハードウエアの共用を優先順位に基づいて制御
する技術が幾つか提案されているが（米国特許第
3925766号、同第4400771号等）、これらはDMA
アクセスに関するものではない。
従つて本発明の目的は、上述の如き問題を生じ
ることなく、複数の周辺装置がそれよりも数の少
ないDMAチヤネルを共用できるようにする
DMACを備えたコンピユータ・システムを提供
することにある。
Ｄ 問題点を解決するための手段 本発明に従うコンピユータ・システムは、
DMAアクセスを要求する複数の周辺装置と、そ
れよりも数の少ない複数のDMAチヤネルとを含
む。周辺装置の幾つかは固定の専用DMAチヤネ
ルを割当てられ、他の周辺装置は残りのDMAチ
ヤネルを共用する。共用チヤネルのことをここで
はプログラム可能DMAチヤネルと呼ぶ。これら
のDMAチヤネルは非物理的であり、物理DMA
チヤネル或いは実DMAチヤネルと区別するため
に、仮想DMAチヤネルと呼ぶこともある。
各周辺装置はチヤネル優先順位割当て値を与え
られる。アービトレーシヨン回路はシステムに設
けられているDMAチヤネル毎に１つDMAチヤ
ネル割当て値を記憶する。専用DMAチヤネルを
有する各周辺装置については、固定のDMAチヤ
ネル割当て値が記憶されるが、プログラム可能
DMAチヤネルを共用する残りの周辺装置の場合
は、プログラム可能DMAチヤネル割当て値が記
憶される。
DMAアクセスを要求する周辺装置はそのチヤ
ネル優先順位割当て値をアービトレーシヨン・バ
スへ送り出す。アービトレーシヨン・バス上で
「勝者」になるのは最高のチヤネル優先順位割当
て値である。この割当て値は固定DMAチヤネル
割当て値及びプログラム可能DMAチヤネル割当
て値と比較される。何れかで一致が生じると、対
応するDMAチヤネルへのアクセスが許可され
る。
Ｅ 実施例 本発明に従うコンピユータ・システムの一例を
第１図に示す。
CPU１０はシステム・バス２６を介して、主
記憶装置１５、バス制御装置１６及び数値計算用
のコプロセツサ１４と通信する。CPU１０及び
関連する周辺装置の間の通信はバス制御装置１６
を介して行われる。そのため、バス制御装置１６
はフアミリー・バス２５によつて周辺装置に接続
されている。本実施例では、周辺装置として補助
記憶装置１７、２台の通信装置１８及び１９、ハ
ード・フアイル２０、光デイスク２１並びに２台
のフロツピー・デイスク２２及び２３が使用され
る。勿論、他の周辺装置も接続可能である。第１
図では、これらの周辺装置を「DMAスレーブ２
４」として一般的に示してある。
DMAC１２は、これらの周辺装置全部又は選
択された何台かによるメモリ・アクセスを可能に
すべく設けられる。そのため、以下で詳述するよ
うに、フアミリー・バス２５は、少なくともその
一部がDMAC１２に分岐接続される。DMAアク
セスが可能な各周辺装置にはアービトレーシヨン
回路２８が設けられ、アービトレーシヨン・レベ
ル（優先順位）を割当てられる。DMAC１２の
側には、DMAアクセスを同時に要求している複
数の周辺装置の間で調停作業を行つて、どの周辺
装置がDMAアクセスを許可されたかをDMAC１
２に知らせる中央アービトレーシヨン制御回路１
１が設けられる。
本発明に従うコンピユータ・システムにおいて
は、DMAアクセスが可能な周辺装置の数は、シ
ステムに装備されている物理DMAチヤネルの数
よりも多い。これらの周辺装置のうちの何台かは
専用のDMAチヤネルを割当てられ、他の周辺装
置は残りのDMAチヤネルを共用する。共用（プ
ログラム可能）チヤネルにおいては、アクセスは
予め割当てられている優先順位に従つて行われ
る。
本実施例では、８つの物理DMAチヤネル０〜
７（CH0〜CH7）があり、そのうちチヤネル０及
び４が共用チヤネルであり、残りのチヤネル１〜
３及び５〜７がそれぞれ特定の周辺装置の専用チ
ヤネルであるとする。
第２図は本発明の原理を概念的に示したもの
で、比較器５に２組の入力が供給されている。そ
のうちの１組は、アービトレーシヨン・バスから
の４本の線である。アービトレーシヨン・バス上
の値は、DMAチヤネルを要求している最もアー
ビトレーシヨン・レベル（優先順位）の高い周辺
装置を表わす。この周辺装置が専用チヤネルを割
当てられているものであつたなら、当該専用チヤ
ネルに対して直接アクセスが許可される。これに
対して、周辺装置がプログラム可能DMAチヤネ
ルを共用するものであつたなら、その優先順位が
レジスタ６又は７に設定されている値に対応して
いる場合にのみ、アクセスが許可される。次に、
このオペレーシヨンの詳細について、第３〜６図
を参照しながら説明する。
第３図は、DMAアクセスが可能な各周辺装置
に設けられるアービトレーシヨン回路２８の論理
を示している。当該周辺装置に割当てられたアー
ビトレーシヨン・レベルはチヤネル優先順位割当
てレジスタ７０にセツトされる。このレジスタ７
０のセツトは任意の方法で行い得るが、好ましい
のは、CPUが予め割当てられているポートを介
して周辺装置をアドレス指定し、ソフトウエアで
アービトレーシヨン・レベルをセツトするもので
ある。ソフトウエアとしては、BIOS（基本入出
力システム）、リセツト時のPOST（電源オン自己
検査）、オペレーテイング・システム、アプリケ
ーシヨン・プログラム等を使用できる。ハードウ
エア・スイツチを用いてチヤネル優先順位割当て
値を入力することも可能である。
第３図において破線で囲んだ部分がアービタ７
２である。この回路及び関連する種々の信号は、
1983年６月13日にIEEEから発行されたアメリカ
国家規格／IEEE規格番号ANSI／IEEE Std 696
−1983に記載されている。一般に、アービトレー
シヨン方式を採る各装置にはこのような回路が設
けられ、それらはアービトレーシヨン・バスを介
して接続される。第３図の例では、アービトレー
シヨン・バスは４本のデータ線TMA0〜TMA3
を有する。従つて、16種類のアービトレーシヨ
ン・レベルが可能である。ただし、本発明に関す
る限り、この数は任意でよい。制御信号PHLDA
及びHOLDによつて示されるアービトレーシヨ
ン期間の間、バスの制御権を希望するすべての装
置（IWANT信号が“１”状態にセツトされてい
る装置）は自身のアービトレーシヨン・レベルを
アービトレーシヨン・バスへ送り出す。第３図の
例では、この送出は、信号／APRIO（“／”は低
レベルが真であることを表わす）が低レベル、す
なわち“０”状態になつた時に生じる。この時レ
ジスタ７０に保持されていた値は、ANDゲート
７１及びアービタ７２を通つてアービトレーシヨ
ン・バスの線TMA0〜TMA3へ出力される。ア
ービトレーシヨン期間の終了時には、アービトレ
ーシヨン・バス上の値は、最高レベルの周辺装置
のものになる。ここで述べた種々の信号の波形に
ついては、上記のANSI／IEEE規格に詳しく示
されている。
本実施例では、アービトレーシヨン・バスは、
周辺装置をバス制御装置１６に接続しているフア
ミリー・バス２５の一部を成す。アービトレーシ
ヨン・バスを含むフアミリー・バス２５の構成を
第４図に示す。
中央アービトレーシヨン制御回路１１及び
DMAC１２の詳細は第５図及び第６図にそれぞ
れ示してある。
第５図の回路は、アービトレーシヨン・バスか
らの信号HOLD及びPHLDAを用いて信号／
ARBTIMEを発生する。この信号／ARBTIME
は、１つのDMAチヤネルについて競合している
複数の周辺装置の間でアービトレーシヨンを行う
べき期間の間“０”状態にあり、アービトレーシ
ヨン・バス上の信号が定常状態に達するのに十分
な期間、すなわち、アービトレーシヨンが完了す
るのに十分長い間“０”状態にとどまる。信号／
ARBTIMEを発生するため、PHLDAは反転器
６１で反転された後、もう一方のHOLDと共に
排他的ORゲート６２に印加される。６３はアー
ビトレーシヨン・バス上のアービトレーシヨン時
間よりも長い出力パルス幅を有するワンシヨツ
ト・マルチバイブレータ（MV）で、排他的OR
ゲート６２の出力パルスの前縁でトリガされる。
ワンシヨツト・マルチバイブレータ６３の出力は
排他的ORゲート６２の出力と共にORゲート６
４に印加される。ORゲート６４の出力が信号／
ARBTIMEである。／ARBTIMEの発生方法は
他にもある。例えば、各周辺装置からのDMA要
求信号を受取るORゲートを設け、その出力を用
いて適切な長さのパルス信号を発生させるように
してもよい。何れにしても、基本的に必要なの
は、アービトレーシヨン・バス上でアービトレー
シヨンを行う期間を定義すべく／ARBTIMEを
“０”状態にセツトすることである。
第５図には２種類の比較論理４０及び４９が示
されているが、比較論理４０はシステムのプログ
ラム可能DMAチヤネル（共用チヤネル）毎に１
つずつ設けられ、比較論理４９は専用チヤネル毎
に１つずつ設けられる。プログラム可能DMAチ
ヤネル（本実施例ではチヤネル０及び４）用の各
比較論理４０は、CPUからDMAチヤネル割当て
値をロードされるレジスタ４１を含む。専用チヤ
ネル用の比較論理４９は、基本的には比較論理４
０と同じであるが、レジスタ４１の替りに、チヤ
ネル割当て値を手動でセツトする１組のスイツチ
を含んでいる。第５図では、比較論理４０及び４
９の構成がそれぞれ１つだけ詳細に示されている
が、他の比較論理４０及び４９も同じ構成であ
る。
比較論理４０におけるレジスタ４１の内容、及
び比較論理４９におけるスイツチの設定内容は、
それぞれ１組の排他的ORゲート４２によつて、
アービトレーシヨン・バスの線TMA0〜TMA3
上の信号と比較される。排他的ORゲート４２の
出力はNORゲート４３に接続されており、従つ
てTMA0〜TMA3上の信号とレジスタ４１又は
スイツチの設定内容が完全に一致すると、対応す
るNORゲート４３の出力が“１”状態になる。
勿論、アービトレーシヨン期間の終了時に“１”
状態の出力を発生するNORゲート４３は１つだ
けである。
第６図のDMAC１２においては、アービトレ
ーシヨン期間の終了時に／ARBTIMEが“１”
状態に戻ると、“１”状態にある比較出力により、
何れか一方のラツチ５１が“１”状態にセツトさ
れる。他の比較出力はすべて“０”状態にあるか
ら、他方のラツチ５１は“０”状態にセツトされ
る。
ラツチ５１の出力は、カスケード接続されてい
る２つのDMAC集積回路５２（例えばインテル
社の8237）の対応するDMA要求入力DREQ0〜
DREQ3に印加される。DMAC集積回路５２は
NORゲート５３を用いてカスケード接続される。
なお、DMAC集積回路５２とCPU１０（例えば
インテル社の8088，8086又は80286）との接続の
詳細については、1985Intel Microsystem
Components Handbookの２−57〜２−71頁を
参照されたい。
前述から明らかなように、専用のDMAチヤネ
ルを割当てられている周辺装置については、一旦
DMAアクセスが許可されると、そのDMAチヤ
ネルを直ちに使用することができる。これに対し
て、DMAチヤネルを共用する周辺装置の場合
は、DMAアクセスが許されても、レジスタ７０
に保持されているチヤネル優先順位割当て値がレ
ジスタ４１の何れかにセツトされているDMAチ
ヤネル割当て値と一致した時にのみ、DMAチヤ
ネルを直ちに使用することができる。勿論、アク
セスを希望する周辺装置が何時までもDMAチヤ
ネルを使用できないという事態を回避するため、
BIOS、オペレーテイング・システム又はアプリ
ケーシヨン・プログラムは、２つのプログラム可
能チヤネル比較論理４０に含まれるレジスタ４１
中のチヤネル割当て値を継続的に変更することが
できる。レジスタ４１及び７０に書込まれる値を
制御するプログラミング手法はその時のアプリケ
ーシヨンに応じて幾つか選択できる。簡単なの
は、レジスタ７０にセツトされるチヤネル優先順
位割当て値を固定しておき、レジスタ４１にセツ
トされるDMAチヤネル割当て値をレジスタ７０
中の値の少なくとも幾つかの間でローテーシヨン
させることにより、プログラム可能DMAチヤネ
ルに関連する各周辺装置にDMAチヤネルを使用
する機会を与えるものである。専用のコントロー
ラを有する知能周辺装置が接続されるのであれ
ば、もつと複雑を手法を利用することができる。
例えば、プログラム可能DMAチヤネルに割当て
られている周辺装置がアクセスを希望する時、そ
の周辺装置はプログラム可能DMAチヤネルの使
用可能性についてオペレーテイング・システム又
はBIOSに照会することができる。何れかのチヤ
ネルが使用可能であれば、アクセスを保証するた
めにその番号がレジスタ４１及び７０にセツトさ
れる。何れにしても、どのようなプログラミング
手法を選択するかを決めるのはユーザであつて、
これは本発明とは無関係であるから、他の例につ
いては省略する。
本発明の他の応用としては、例えばシステムの
信頼性を高めるために、本発明に従つて設定され
たプログラム可能DMAチヤネルを専用チヤネル
に対する予備チヤネルとして使用することができ
る。
【図面の簡単な説明】
第１図は本発明に従うコンピユータ・システム
のブロツク図。第２図は本発明の動作原理を示す
ブロツク図。第３図は各周辺装置に設けられるア
ービトレーシヨン回路の論理回路図。第４図はフ
アミリー・バスの構成を示す図。第５図は中央ア
ービトレーシヨン制御回路の論理回路図。第６図
はDMACの論理回路図。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のDMAチヤネルを提供するための手段
    と、 DMAアクセスを要求する手段を有する複数の
    周辺装置と、 前記DMAアクセスに対して前記複数の周辺装
    置の少なくとも１つを前記複数のDMAチヤネル
    のそれぞれの専用チヤネルに割当て、かつ前記
    DMAアクセスに対して前記複数のDMAチヤネ
    ルの残りのチヤネルを共有するように前記複数の
    周辺装置の残りの周辺装置を割当てる手段とを備
    え、 前記割当てる手段は、前記DMAアクセスを要
    求する前記複数の周辺装置の残りの各周辺装置の
    チヤネル優先順位割当て値と所定のプログラム可
    能DMAチヤネル割当て値とを比較する手段と、
    前記複数の周辺装置の残りの周辺装置の１つが前
    記所定のプログラム可能DMAチヤネル割当て値
    の１つに一致するチヤネル優先順位割当て値を有
    している場合、前記複数の周辺装置の残りの周辺
    装置の１つにDMAチヤネルを許可する手段とを
    含むことを特徴とするコンピユータ・システム。
JP62327583A 1987-03-27 1987-12-25 コンピュータ・システム Granted JPS63244158A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/030,786 US4901234A (en) 1987-03-27 1987-03-27 Computer system having programmable DMA control
US30786 1987-03-27

Publications (2)

Publication Number Publication Date
JPS63244158A JPS63244158A (ja) 1988-10-11
JPH0467224B2 true JPH0467224B2 (ja) 1992-10-27

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ID=21856024

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Application Number Title Priority Date Filing Date
JP62327583A Granted JPS63244158A (ja) 1987-03-27 1987-12-25 コンピュータ・システム

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Country Link
US (1) US4901234A (ja)
EP (1) EP0288607B1 (ja)
JP (1) JPS63244158A (ja)
KR (1) KR950008227B1 (ja)
CN (1) CN1013068B (ja)
AR (1) AR240681A1 (ja)
AT (1) ATE81220T1 (ja)
BE (1) BE1000819A3 (ja)
DE (3) DE3782045T2 (ja)
ES (1) ES2035027T3 (ja)
FR (1) FR2613095A1 (ja)
GB (1) GB2202977B (ja)
GR (1) GR3006676T3 (ja)
HK (2) HK33692A (ja)
IT (1) IT1216132B (ja)
NL (1) NL185106C (ja)
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