JPS61133461A - Ｄｍａ転送制御方式 - Google Patents
Ｄｍａ転送制御方式Info
- Publication number
- JPS61133461A JPS61133461A JP25592484A JP25592484A JPS61133461A JP S61133461 A JPS61133461 A JP S61133461A JP 25592484 A JP25592484 A JP 25592484A JP 25592484 A JP25592484 A JP 25592484A JP S61133461 A JPS61133461 A JP S61133461A
- Authority
- JP
- Japan
- Prior art keywords
- input
- dma transfer
- output control
- control unit
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/30—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal with priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＭＡ（直接メモリアクセス）転送制御方式
に係夛、特に、ＤＭＡ転送を要求する側において、要求
の緊急度合を示す信号を送信することによＪ７、ＤＭＡ
転送サービスの優先度を動的く変化させ効率のよいＤＭ
Ａ転送を可能とするものである。
に係夛、特に、ＤＭＡ転送を要求する側において、要求
の緊急度合を示す信号を送信することによＪ７、ＤＭＡ
転送サービスの優先度を動的く変化させ効率のよいＤＭ
Ａ転送を可能とするものである。
従来のＤＭＡ転送制御方式においては、転送要求が発生
した時点において転送要求をセットしサービスの開始を
待つ方式となっているが、この方式では、転送要求を複
数個の要求元が同時にセットした場合、どの要求元のサ
ービスを最初に開始するかは、ＤＭＡ転送要求受付は部
のロジックにより固定的に決定されるようになっていた
。
した時点において転送要求をセットしサービスの開始を
待つ方式となっているが、この方式では、転送要求を複
数個の要求元が同時にセットした場合、どの要求元のサ
ービスを最初に開始するかは、ＤＭＡ転送要求受付は部
のロジックにより固定的に決定されるようになっていた
。
上記方式によると、緊急を要する転送が後回しにされた
り、あまり緊急を要しない転送が最優先となったりして
、全体として効率のよいＤＭＡ転送が実行されていなか
った。本発明の目的は、緊急度の高いＤＭＡ転送は優先
的に処理することにより、システム全体からみて効率の
高いＤＭＡ転送動作を提供することにある。
り、あまり緊急を要しない転送が最優先となったりして
、全体として効率のよいＤＭＡ転送が実行されていなか
った。本発明の目的は、緊急度の高いＤＭＡ転送は優先
的に処理することにより、システム全体からみて効率の
高いＤＭＡ転送動作を提供することにある。
上記の点を解決するために本発明は、複数の入出力制御
部と、該入出力制御部との間でＤＭＡ転送動作によって
送受信される情報を格納するメモリを内蔵するとともに
、該入出力制御部からのＤＭＡ転送開始要求を識別し該
入出力制御部へＤＭＡ転送レディ状態を通知する機能を
有するデータ処理部と、上記入出力制御部と上記データ
処理部内のメモリとの間のＤＭＡ転送動作によるデータ
の送受信を制御するＤＭＡ転送制御部とを有するデータ
処理装置において、上記入出力制御部よりＤＭＡ転送動
作の開始′５ｃ要求する信号ｔ−ＤＭＡ転送制御部へ送
信するタイミングにて上記入出力制御部の判断により当
該ＤＭＡＥ送要求の緊急度を表わす制御信号を同時に送
信し、上記データ処理部は当該制御信号を識別したとき
上記ＤＭＡ転送制御部へ、当該制御信号を発した入出力
制御部に関するＤＭＡ転送優先度を高めるよう指示した
上で当該入出力制御部へＤＭＡ転送レディ状態を通知す
るよう構成したことを特徴とする。
部と、該入出力制御部との間でＤＭＡ転送動作によって
送受信される情報を格納するメモリを内蔵するとともに
、該入出力制御部からのＤＭＡ転送開始要求を識別し該
入出力制御部へＤＭＡ転送レディ状態を通知する機能を
有するデータ処理部と、上記入出力制御部と上記データ
処理部内のメモリとの間のＤＭＡ転送動作によるデータ
の送受信を制御するＤＭＡ転送制御部とを有するデータ
処理装置において、上記入出力制御部よりＤＭＡ転送動
作の開始′５ｃ要求する信号ｔ−ＤＭＡ転送制御部へ送
信するタイミングにて上記入出力制御部の判断により当
該ＤＭＡＥ送要求の緊急度を表わす制御信号を同時に送
信し、上記データ処理部は当該制御信号を識別したとき
上記ＤＭＡ転送制御部へ、当該制御信号を発した入出力
制御部に関するＤＭＡ転送優先度を高めるよう指示した
上で当該入出力制御部へＤＭＡ転送レディ状態を通知す
るよう構成したことを特徴とする。
本発明は、入出力制御部がＤＭＡ制御部に対して転送要
求をセットする時点において、入出力制御部内における
バッファの占有状態ｔ−調べＤＭＡ書込み転送である場
合には、バッファが満杯に近い状態又はＤＭＡ読出し転
送である場合にはバッファが空に近い状態のとき、緊急
度の高い状態であると判断し、その状態を通知し、それ
以外のときは緊急度の低い状態を通知するようにしたも
のである。
求をセットする時点において、入出力制御部内における
バッファの占有状態ｔ−調べＤＭＡ書込み転送である場
合には、バッファが満杯に近い状態又はＤＭＡ読出し転
送である場合にはバッファが空に近い状態のとき、緊急
度の高い状態であると判断し、その状態を通知し、それ
以外のときは緊急度の低い状態を通知するようにしたも
のである。
これＫよシ、いわゆるオーバラン、アンダーランの発生
を低減させることが可能となる。
を低減させることが可能となる。
第２図は本発明を適用可能なデータ処理装置を含むシス
テムの１例を示す図である。第２図において、１＃ｉデ
ータ処理装置であって本発明を適用可能なもの、２はホ
スト計算機、３は網制御装置（ＮＣＵ）、４は交換網、
５はＦＡＸである。
テムの１例を示す図である。第２図において、１＃ｉデ
ータ処理装置であって本発明を適用可能なもの、２はホ
スト計算機、３は網制御装置（ＮＣＵ）、４は交換網、
５はＦＡＸである。
第３図は、第２図図示データ処理装＠１の内部ブロック
図である。第３図において、１０は入出力制御部、１１
はＤＭＡ転送制御部、１２はデータ処理部、１３Ｆ！、
マイクロプロセッサ（ＭＰＵ）、１４はメモリ、１５は
文字制御部、１６はイメージコントローラ部、１７は圧
縮／伸長部、１８はイメージメモリである。第３図にお
いて、複数個＃Ｑ−ｎの入出力制御部１０は、夫々マイ
クロプロセッサを含んで構成され、ＤＭＡ転送制御部１
１へ接続される。ＤＭＡ転送制御部１１はデータ変換処
理を行なうデータ処理部１２に接続されている。
図である。第３図において、１０は入出力制御部、１１
はＤＭＡ転送制御部、１２はデータ処理部、１３Ｆ！、
マイクロプロセッサ（ＭＰＵ）、１４はメモリ、１５は
文字制御部、１６はイメージコントローラ部、１７は圧
縮／伸長部、１８はイメージメモリである。第３図にお
いて、複数個＃Ｑ−ｎの入出力制御部１０は、夫々マイ
クロプロセッサを含んで構成され、ＤＭＡ転送制御部１
１へ接続される。ＤＭＡ転送制御部１１はデータ変換処
理を行なうデータ処理部１２に接続されている。
本データ処理部１２では文字データやイメージデータを
イメージメモリ１８上に展開し、必要な編集を行なった
後にデータを圧縮して入出力制御部１０へ転送する。
イメージメモリ１８上に展開し、必要な編集を行なった
後にデータを圧縮して入出力制御部１０へ転送する。
第４図は、入出力制御部１０における詳細ブロック構成
を示す図であり、入出力制御部１０は、全体の動作の制
御を行なうマイクロプロセッサ（ＭＰＵ）２０．ホスト
との間でデータの送受信を行なうホストインタフェース
部２１．ＦＡＸとの間でデータの送受信を行なうＦＡＸ
インタフェース制御部２２．及びモデム２３．ＤＭＡ転
送制御部との間でデータの送受ａｔ−行なうＤＭＡイン
タフェース部２４、そしてホストインタフェース／ＦＡ
Ｘインタフェース／ＤＭＡインタフェース間でデータの
送受信を行なう際のバッファメモリ２５等より構成され
ている。
を示す図であり、入出力制御部１０は、全体の動作の制
御を行なうマイクロプロセッサ（ＭＰＵ）２０．ホスト
との間でデータの送受信を行なうホストインタフェース
部２１．ＦＡＸとの間でデータの送受信を行なうＦＡＸ
インタフェース制御部２２．及びモデム２３．ＤＭＡ転
送制御部との間でデータの送受ａｔ−行なうＤＭＡイン
タフェース部２４、そしてホストインタフェース／ＦＡ
Ｘインタフェース／ＤＭＡインタフェース間でデータの
送受信を行なう際のバッファメモリ２５等より構成され
ている。
第５図は、入出力制御部１０と、データ処理部１２が１
対１で接続された場合におけるＤＭＡ転送シーケンスの
１例を示す図である０ 初めに、入出力制御部１０においてＨｏ５ｔｔｔ算機よ
り受信した情報がある一定バイト数以上になると、ＤＭ
Ａ Ｗｒｉｔｅ 要求としてＤＭＡ転送制御部１１に対
し信号をセットする。この動作によりデータ処理部１２
においては、割込み状態が発生し、割込み処理に入る。
対１で接続された場合におけるＤＭＡ転送シーケンスの
１例を示す図である０ 初めに、入出力制御部１０においてＨｏ５ｔｔｔ算機よ
り受信した情報がある一定バイト数以上になると、ＤＭ
Ａ Ｗｒｉｔｅ 要求としてＤＭＡ転送制御部１１に対
し信号をセットする。この動作によりデータ処理部１２
においては、割込み状態が発生し、割込み処理に入る。
割込み要因がＤＭＡの割込みであるとＤＭＡ転送の準備
（受信アドレス等のセット）を行ない、ＲＥＡＤＹ信号
をセットし入出力制御部１０に通知する。この時点で割
込み状態は解除される。
（受信アドレス等のセット）を行ない、ＲＥＡＤＹ信号
をセットし入出力制御部１０に通知する。この時点で割
込み状態は解除される。
一方、入出力制御部１０においては、データ処理部１２
からのＲＥＡＤＹ信号を監視し、オン状態をみつけると
バッファ２５よりデータを読みとってＤＭＡインタフェ
ース上にセットし、ＤＭＡ転送ＲＥＱ信号をセットしＡ
ＣＫ状態を待つ０ＡＣＫ信号がオンとなると次のデータ
をセットし、ＲＥＱ信号をセットし、ＡＣＫ信号を待つ
。以下この動作をバッファにデータが無くなるまで、又
は、ＤＭＡ制御部１１からのＥＯＰ信号がオンとなるま
で続ける。
からのＲＥＡＤＹ信号を監視し、オン状態をみつけると
バッファ２５よりデータを読みとってＤＭＡインタフェ
ース上にセットし、ＤＭＡ転送ＲＥＱ信号をセットしＡ
ＣＫ状態を待つ０ＡＣＫ信号がオンとなると次のデータ
をセットし、ＲＥＱ信号をセットし、ＡＣＫ信号を待つ
。以下この動作をバッファにデータが無くなるまで、又
は、ＤＭＡ制御部１１からのＥＯＰ信号がオンとなるま
で続ける。
Ｗｒｉｔｅデータを格納するバッファ２５が空かＤＭＡ
転送制御部１１よ、６ ｇｏｐ信号が通知された状態と
なると、ＤＭＡ ＥＮＤ信号をセットしデータ処理部１
２に通知する。データ処理部１２では本信号を受信する
と割込みが発生し割込み状態となる。
転送制御部１１よ、６ ｇｏｐ信号が通知された状態と
なると、ＤＭＡ ＥＮＤ信号をセットしデータ処理部１
２に通知する。データ処理部１２では本信号を受信する
と割込みが発生し割込み状態となる。
データ処理部１２は、割込み要因を解析しＤＭＡＦＩＥ
ＮＤ状態を検出するとＤＭＡ転送の後処理（アドレスの
更新、転送カウント数のチェック等）ｔ−行なう。
ＮＤ状態を検出するとＤＭＡ転送の後処理（アドレスの
更新、転送カウント数のチェック等）ｔ−行なう。
以上がＤＭＡ Ｗｒｉｔｅ動作の動作パターンであるが
、ＤＭＡ Ｒｅａｄ動作に関してもデータの方向は異な
るが動作フローは同じである。
、ＤＭＡ Ｒｅａｄ動作に関してもデータの方向は異な
るが動作フローは同じである。
さて上述した説明は、入出力制御部１０とデータ処理部
１２が１対１で接続されている場合であるが、入出力制
御部１０が第３図図示の如く複数台存在する場合には動
作はもっと複雑になる。
１２が１対１で接続されている場合であるが、入出力制
御部１０が第３図図示の如く複数台存在する場合には動
作はもっと複雑になる。
従来例においては、複数台の入出力制御部１０が同時に
動作するとＤＭＡ転送要求の割込みやデータ゛転送ＲＥ
Ｑに競合が発生し、あらかじめ決められたロジックによ
る優先処理によってＤＭＡ転送処理が行なわれるため、
必らずしも入出力制御部１０が期待する速度でＤＭＡ転
送が行なわれず、仮シＶＣＤＭＡ Ｗｒｌｔｓ動作中で
あれば、入出力制御部１０のバッファメモリ２５はホス
トからのデータで満杯になり、次に受信されるデータを
格納する場所がないという状態が発生することが考えら
れる０ 第１図は本発明による１実施例の動作フローである。
動作するとＤＭＡ転送要求の割込みやデータ゛転送ＲＥ
Ｑに競合が発生し、あらかじめ決められたロジックによ
る優先処理によってＤＭＡ転送処理が行なわれるため、
必らずしも入出力制御部１０が期待する速度でＤＭＡ転
送が行なわれず、仮シＶＣＤＭＡ Ｗｒｌｔｓ動作中で
あれば、入出力制御部１０のバッファメモリ２５はホス
トからのデータで満杯になり、次に受信されるデータを
格納する場所がないという状態が発生することが考えら
れる０ 第１図は本発明による１実施例の動作フローである。
第１図に示す動作フローは、第５図に示すものとほぼ同
じであるが、異なる点は入出力制御部１０において、Ｄ
ＭＡ転送要求をセットする時点において自己内のバッフ
ァ２５の占有状況をチェックし、はとんど空きバッファ
がない状態では緊急転送要求ピットも同時にオンとする
ことである。一方、データ処理部１２の異なる点はＤＭ
Ａ割込みの発生時において、緊急転送要求ビットがオン
かどうかを判断し、オンであれば当該のチャネルのＤＭ
Ａ転送の優先度を高めるべく動作指示することである。
じであるが、異なる点は入出力制御部１０において、Ｄ
ＭＡ転送要求をセットする時点において自己内のバッフ
ァ２５の占有状況をチェックし、はとんど空きバッファ
がない状態では緊急転送要求ピットも同時にオンとする
ことである。一方、データ処理部１２の異なる点はＤＭ
Ａ割込みの発生時において、緊急転送要求ビットがオン
かどうかを判断し、オンであれば当該のチャネルのＤＭ
Ａ転送の優先度を高めるべく動作指示することである。
これら、入出力制御ｆｌｓ１０及びデータ処理部１２の
付加処理により従来の制御フローにあまり手を加えずに
効率の高いＤＭＡ転送動作を実現させることができる。
付加処理により従来の制御フローにあまり手を加えずに
効率の高いＤＭＡ転送動作を実現させることができる。
本発明によれば、複数台の入出力制御部を介して入出力
されるデータのＤＭＡ転送動作時において、緊急度の高
いＤＭＡ転送動作に関しては、優先的に処理されるよう
になるため、入出力制御部 。
されるデータのＤＭＡ転送動作時において、緊急度の高
いＤＭＡ転送動作に関しては、優先的に処理されるよう
になるため、入出力制御部 。
におけるバッファの動車的な運用が可能になるという効
果がある。
果がある。
第１図は本発明による１実施例の動作フロー、第２図は
本発明を適用可能なデータ処理装置を含むシステムの１
例を示す図、第３図はデータ処理装置の内部ブロック図
、第４図は入出力制御部の詳細ブロック構成を示す図、
第５図は入出力制御部とデータ処理部が１対１で接続さ
れた場合におけるＤＭＡ転送シーケンスの１例を示す図
である。 第３図において、ｌＯ＃ｉ入出力制御部、１１はＤＭＡ
転送制御部、１２はデータ処理部である。 棒 、−ぶ・ 交換網 ￥３３（２） 第牛図
本発明を適用可能なデータ処理装置を含むシステムの１
例を示す図、第３図はデータ処理装置の内部ブロック図
、第４図は入出力制御部の詳細ブロック構成を示す図、
第５図は入出力制御部とデータ処理部が１対１で接続さ
れた場合におけるＤＭＡ転送シーケンスの１例を示す図
である。 第３図において、ｌＯ＃ｉ入出力制御部、１１はＤＭＡ
転送制御部、１２はデータ処理部である。 棒 、−ぶ・ 交換網 ￥３３（２） 第牛図
Claims (1)
- 複数の入出力制御部と、該入出力制御部との間でＤＭＡ
転送動作によって送受信される情報を格納するメモリを
内蔵するとともに、該入出力制御部からのＤＭＡ転送開
始要求を識別し該入出力制御部へＤＭＡ転送レディ状態
を通知する機能を有するデータ処理部と、上記入出力制
御部と上記データ処理部内のメモリとの間のＤＭＡ転送
動作によるデータの送受信を制御するＤＭＡ転送制御部
とを有するデータ処理装置において、上記入出力制御部
よりＤＭＡ転送動作の開始を要求する信号をＤＭＡ転送
制御部へ送信するタイミングにて上記入出力制御部の判
断により当該ＤＭＡ転送要求の緊急度を表わす制御信号
を同時に送信し、上記データ処理部は当該制御信号を識
別したとき上記ＤＭＡ転送制御部へ、当該制御信号を発
した入出力制御部に関するＤＭＡ転送優先度を高めるよ
う指示した上で当該入出力制御部へＤＭＡ転送レディ状
態を通知するよう構成したことを特徴とするＤＭＡ転送
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25592484A JPS61133461A (ja) | 1984-12-04 | 1984-12-04 | Ｄｍａ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25592484A JPS61133461A (ja) | 1984-12-04 | 1984-12-04 | Ｄｍａ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61133461A true JPS61133461A (ja) | 1986-06-20 |
Family
ID=17285458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25592484A Pending JPS61133461A (ja) | 1984-12-04 | 1984-12-04 | Ｄｍａ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774809A (en) * | 1985-02-09 | 1988-10-04 | Tokico Ltd. | Tandem type master cylinder with pressure proportioning valve deactivated by a slidable actuating member |
| JPS63244158A (ja) * | 1987-03-27 | 1988-10-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
-
1984
- 1984-12-04 JP JP25592484A patent/JPS61133461A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4774809A (en) * | 1985-02-09 | 1988-10-04 | Tokico Ltd. | Tandem type master cylinder with pressure proportioning valve deactivated by a slidable actuating member |
| JPS63244158A (ja) * | 1987-03-27 | 1988-10-11 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピュータ・システム |
| JPH0467224B2 (ja) * | 1987-03-27 | 1992-10-27 | Intaanashonaru Bijinesu Mashiinzu Corp |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3059520B2 (ja) | データ処理装置及びファクシミリ装置 | |
| JPH0670076A (ja) | ファクシミリ蓄積交換システム | |
| JPS61133461A (ja) | Ｄｍａ転送制御方式 | |
| JPH07121474A (ja) | 情報処理装置 | |
| JP3639651B2 (ja) | 少なくとも２台のプロセッサからなる情報処理装置 | |
| US20050256988A1 (en) | Bus system with few control lines | |
| JPH06274463A (ja) | データ通信システム | |
| JP4102405B2 (ja) | データ処理装置、データ通信方法及びシリアル入出力装置 | |
| US6915355B2 (en) | Automation equipment equipped with a USB link for monitoring and control in an automation application | |
| US5125079A (en) | Method for controlling the data transmission of a central unit interfacing control circuit and circuit arrangement for the implementation of the method | |
| JP2001338286A (ja) | 画像処理方法と装置 | |
| JPS58177056A (ja) | 環状回線網通信方法 | |
| JP2538901B2 (ja) | バス結合装置 | |
| JPH0199347A (ja) | 電子交換機におけるファクシミリ通信の一時記憶方式 | |
| JPH07319823A (ja) | プロセッサ間通信方式 | |
| JPH10320345A (ja) | バスコントローラ | |
| JPH05219275A (ja) | ファクシミリ装置 | |
| JPH10207829A (ja) | バスコントローラ | |
| JPH03233745A (ja) | 送信データ制御方式 | |
| JPH04255054A (ja) | シリアルデータコントローラ制御方式 | |
| JPS61186046A (ja) | 端末接続制御方式 | |
| JPH05181809A (ja) | マルチプロセッサシステムにおけるデータ転送方式 | |
| JPH03262063A (ja) | Ｄｍａ転送のバス制御回路 | |
| JPH10336461A (ja) | ファクシミリ装置 | |
| JPH07203163A (ja) | ファクシミリシステム |