JPH04255054A - シリアルデータコントローラ制御方式 - Google Patents
シリアルデータコントローラ制御方式Info
- Publication number
- JPH04255054A JPH04255054A JP3016246A JP1624691A JPH04255054A JP H04255054 A JPH04255054 A JP H04255054A JP 3016246 A JP3016246 A JP 3016246A JP 1624691 A JP1624691 A JP 1624691A JP H04255054 A JPH04255054 A JP H04255054A
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- JP
- Japan
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- controller
- serial data
- data
- dma
- dma transfer
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシリアルデータコントロ
ーラ制御方式に関し，特にＤＭＡ（Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ）を利用してデータを移送
するシリアルデータコントローラ制御方式におけるデー
タの送信制御を行なうシリアルデータコントローラ制御
方式に関する。
ーラ制御方式に関し，特にＤＭＡ（Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ）を利用してデータを移送
するシリアルデータコントローラ制御方式におけるデー
タの送信制御を行なうシリアルデータコントローラ制御
方式に関する。
【０００２】
【従来の技術】従来，複数のブロックを有するフレーム
データの送信においては，複数のブロック構成のフレー
ムデータを連続したメモリ空間上へ配置させてＤＭＡ転
送を行なっていた。
データの送信においては，複数のブロック構成のフレー
ムデータを連続したメモリ空間上へ配置させてＤＭＡ転
送を行なっていた。
【０００３】このため，機能別に階層化された通信プロ
トコルを実現するために，最上位層の制御プログラムは
自層以下の制御プログラムが付加するブロック（ヘッダ
）長を意識して送信データを格納するメモリ空間を確保
する必要があった。この状態を図４に詳細に示す。図４
は最下位層の第１層から最上位層の第３層まで階層化さ
れた通信プロトコルの各層に確保するメモリ空間を示す
。
トコルを実現するために，最上位層の制御プログラムは
自層以下の制御プログラムが付加するブロック（ヘッダ
）長を意識して送信データを格納するメモリ空間を確保
する必要があった。この状態を図４に詳細に示す。図４
は最下位層の第１層から最上位層の第３層まで階層化さ
れた通信プロトコルの各層に確保するメモリ空間を示す
。
【０００４】あるいはまた，上位層からの送信データに
自層のヘッダを付加した形式を別メモリ空間に再配置さ
せることで実現していた。この状態を図５に詳細を示す
。
自層のヘッダを付加した形式を別メモリ空間に再配置さ
せることで実現していた。この状態を図５に詳細を示す
。
【０００５】
【発明が解決しようとする課題】上述した従来の図４に
示す送信制御方式では，上位層が自層以下が使用するヘ
ッダ領域を意識する為，完全に機能を分割した階層構造
を構築できないという欠点がある。
示す送信制御方式では，上位層が自層以下が使用するヘ
ッダ領域を意識する為，完全に機能を分割した階層構造
を構築できないという欠点がある。
【０００６】また，図５に示す送信制御方式では，上位
層からの送信データを自層の送信バッファに一度複写後
自層のヘッダを付加する必要があり，メモリの有効利用
が図れず，さらに各層における複写処理の為に性能の低
下を招くという欠点がある。
層からの送信データを自層の送信バッファに一度複写後
自層のヘッダを付加する必要があり，メモリの有効利用
が図れず，さらに各層における複写処理の為に性能の低
下を招くという欠点がある。
【０００７】
【課題を解決するための手段】本発明の方式は，ホスト
プロセッサ管理下のメモリに格納した複数のブロック構
成の送信フレームデータをパラレルデータ形式でＤＭＡ
転送して移送し，シリアルデータ形式で送出するシリア
ルデータコントローラにおけるデータ転送を制御するシ
リアルデータコントローラ制御方式において，前記メモ
リに記憶した複数のブロック構成の送信フレームデータ
によるＤＭＡ転送領域それぞれの開始アドレスと領域サ
イズを記憶するバッファレジスタ群と，送信パラレルデ
ータをシリアルデータに変換するトランシーバと，ホス
トプロセッサとのインタフェースをとるシステムインタ
フェースと，前記送信フレームデータを前記メモリから
前記シリアルデータコントローラにＤＭＡ転送するＤＭ
Ａコントローラと，前記ＤＭＡコントローラの制御のも
とに前記バッファレジスタ群を参照しつつ前記ＤＭＡ転
送領域を１つずつ順次前記トランシーバに転送してシリ
アル変換させる内部プロセッサとを備えて構成される。
プロセッサ管理下のメモリに格納した複数のブロック構
成の送信フレームデータをパラレルデータ形式でＤＭＡ
転送して移送し，シリアルデータ形式で送出するシリア
ルデータコントローラにおけるデータ転送を制御するシ
リアルデータコントローラ制御方式において，前記メモ
リに記憶した複数のブロック構成の送信フレームデータ
によるＤＭＡ転送領域それぞれの開始アドレスと領域サ
イズを記憶するバッファレジスタ群と，送信パラレルデ
ータをシリアルデータに変換するトランシーバと，ホス
トプロセッサとのインタフェースをとるシステムインタ
フェースと，前記送信フレームデータを前記メモリから
前記シリアルデータコントローラにＤＭＡ転送するＤＭ
Ａコントローラと，前記ＤＭＡコントローラの制御のも
とに前記バッファレジスタ群を参照しつつ前記ＤＭＡ転
送領域を１つずつ順次前記トランシーバに転送してシリ
アル変換させる内部プロセッサとを備えて構成される。
【０００８】また，本発明の方式は，前記バッファレジ
スタ群と前記内部プロセッサを，内部バスを介して前記
トランシーバ，システムインタフェースおよびＤＭＡコ
ントローラと結合された前記シリアルデータコントロー
ラの内部コントローラとした構成を有する。
スタ群と前記内部プロセッサを，内部バスを介して前記
トランシーバ，システムインタフェースおよびＤＭＡコ
ントローラと結合された前記シリアルデータコントロー
ラの内部コントローラとした構成を有する。
【０００９】
【実施例】次に，本発明について図面を参照して説明す
る。
る。
【００１０】図１は，本発明の一実施例の構成図である
。図１に示す実施例は，ホストプロセッサ１と，ホスト
プロセッサ管理下のメモリ３と，シリアルデータコント
ローラ１１とを備えて成り，これら相互間はシステムバ
ス２で結合される。
。図１に示す実施例は，ホストプロセッサ１と，ホスト
プロセッサ管理下のメモリ３と，シリアルデータコント
ローラ１１とを備えて成り，これら相互間はシステムバ
ス２で結合される。
【００１１】シリアルデータコントローラ１１は，シス
テムバス２を介して結合されるホストプロセッサ１との
システムインタフェースをとるシステムインタフェース
４と，送信データをメモリ３のメモリ空間からトランシ
ーバ１０へＤＭＡ転送するＤＭＡ動作を制御するＤＭＡ
コントローラ５と，内部バス６と，内部コントローラ７
と，ＦＩＦＯ方式で送信パラレルデータをシリアルデー
タに変換するトランシーバ１０とを備えて成り，また，
内部コントローラ７は，内部プロセッサ８と複数の任意
のＤＭＡ転送領域の開始アドレスと領域サイズを記憶す
るバッファレジスタ群９とを備えて成る。
テムバス２を介して結合されるホストプロセッサ１との
システムインタフェースをとるシステムインタフェース
４と，送信データをメモリ３のメモリ空間からトランシ
ーバ１０へＤＭＡ転送するＤＭＡ動作を制御するＤＭＡ
コントローラ５と，内部バス６と，内部コントローラ７
と，ＦＩＦＯ方式で送信パラレルデータをシリアルデー
タに変換するトランシーバ１０とを備えて成り，また，
内部コントローラ７は，内部プロセッサ８と複数の任意
のＤＭＡ転送領域の開始アドレスと領域サイズを記憶す
るバッファレジスタ群９とを備えて成る。
【００１２】図２は，図１の実施例のデータ転送フロー
を示すブロック図である。以下，図２を参照しつつ図１
の実施例の動作を説明する。
を示すブロック図である。以下，図２を参照しつつ図１
の実施例の動作を説明する。
【００１３】ホストプロセッサ１は，メモリ３内のＤＭ
Ａ転送領域（１）〜（３）１２ａ〜１２ｃの開始アドレ
スと領域サイズをそれぞれシリアルデータコントローラ
１１の内部コントローラ７のバッファレジスタ群９に順
次登録し送信開始要求を出す。この場合，ＤＭＡ転送領
域のサイズは任意に設定可能である。
Ａ転送領域（１）〜（３）１２ａ〜１２ｃの開始アドレ
スと領域サイズをそれぞれシリアルデータコントローラ
１１の内部コントローラ７のバッファレジスタ群９に順
次登録し送信開始要求を出す。この場合，ＤＭＡ転送領
域のサイズは任意に設定可能である。
【００１４】内部コントローラ７の内部プロセッサ８は
，バッファレジスタ群９に登録されたＤＭＡ転送領域を
１ブロック分読み出し，ＤＭＡコントローラ５の制御の
下にトランシーバ１０へ転送する。
，バッファレジスタ群９に登録されたＤＭＡ転送領域を
１ブロック分読み出し，ＤＭＡコントローラ５の制御の
下にトランシーバ１０へ転送する。
【００１５】内部プロセッサ８は，読み出したブロック
のＤＭＡ転送終了後，再度バッファレジスタ群９からさ
らに１ブロック分の情報を読み出しＤＭＡ転送を再開す
る。
のＤＭＡ転送終了後，再度バッファレジスタ群９からさ
らに１ブロック分の情報を読み出しＤＭＡ転送を再開す
る。
【００１６】内部プロセッサ８は，バッファレジスタ群
９が空になった時点で送信処理を停止し，送信の完了を
ホストプロセッサ１へ通知する。この処理により図５に
示したデータがトランシーバ１０から外部に送信される
。
９が空になった時点で送信処理を停止し，送信の完了を
ホストプロセッサ１へ通知する。この処理により図５に
示したデータがトランシーバ１０から外部に送信される
。
【００１７】このようにして，シリアルデータコントロ
ーラ内に内部プロセッサと，ホストプロセッサが管理す
るメモリ空間のＤＭＡ転送領域の開始アドレスと領域サ
イズを記憶するバッファレジスタ群とを備えてデータ転
送を行なうことにより，ホストプロセッサが管理するメ
モリ空間に対して有効に送信データ格納用のＤＭＡ転送
領域を分割して割り当てることが可能となる。
ーラ内に内部プロセッサと，ホストプロセッサが管理す
るメモリ空間のＤＭＡ転送領域の開始アドレスと領域サ
イズを記憶するバッファレジスタ群とを備えてデータ転
送を行なうことにより，ホストプロセッサが管理するメ
モリ空間に対して有効に送信データ格納用のＤＭＡ転送
領域を分割して割り当てることが可能となる。
【００１８】
【発明の効果】以上説明したように本発明は，シリアリ
データコントローラ内にホストプロセッサが管理するメ
モリ空間のＤＭＡ転送領域の開始アドレスと領域サイズ
を記憶するバッファレジスタ群と内部プロセッサから成
る内部コントローラを設けることにより，ホストプロセ
ッサが管理するメモリ空間に対して有効に送信データ格
納用のＤＭＡ転送領域を分割して割り当てることが可能
になり，小さなメモリで効率のよい送信を可能とするこ
とができる効果がある。
データコントローラ内にホストプロセッサが管理するメ
モリ空間のＤＭＡ転送領域の開始アドレスと領域サイズ
を記憶するバッファレジスタ群と内部プロセッサから成
る内部コントローラを設けることにより，ホストプロセ
ッサが管理するメモリ空間に対して有効に送信データ格
納用のＤＭＡ転送領域を分割して割り当てることが可能
になり，小さなメモリで効率のよい送信を可能とするこ
とができる効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の実施例のデータ転送フローを示すブロッ
ク図である。
ク図である。
【図３】図１の実施例の送信データの一例を示す図であ
る。
る。
【図４】従来のシリアルデータコントローラ制御方式の
第一例の説明図である。
第一例の説明図である。
【図５】従来のシリアルデータコントローラ制御方式の
第二例の説明図である。
第二例の説明図である。
１ ホストプロセッサ
２ システムバス
３ メモリ
４ システムインタフェース
５ ＤＭＡコントローラ
６ 内部バス
７ 内部コントローラ
８ 内部プロセッサ
９ バッファレジスタ群
１０ トランシーバ
Claims (2)
- 【請求項１】 ホストプロセッサ管理下のメモリに格
納した複数のブロック構成の送信フレームデータをパラ
レルデータ形式でＤＭＡ転送して移送し，シリアルデー
タ形式で送出するシリアルデータコントローラにおける
データ転送を制御するシリアルデータコントローラ制御
方式において，前記メモリに記憶した複数のブロック構
成の送信フレームデータによるＤＭＡ転送領域それぞれ
の開始アドレスと領域サイズを記憶するバッファレジス
タ群と，送信パラレルデータをシリアルデータに変換す
るトランシーバと，ホストプロセッサとのインタフェー
スをとるシステムインタフェースと，前記送信フレーム
データを前記メモリから前記シリアルデータコントロー
ラにＤＭＡ転送するＤＭＡコントローラと，前記ＤＭＡ
コントローラの制御のもとに前記バッファレジスタ群を
参照しつつ前記ＤＭＡ転送領域を１つずつ順次前記トラ
ンシーバに転送してシリアル変換させる内部プロセッサ
とを備えて成ることを特徴とするシリアルデータコント
ローラ制御方式。 - 【請求項２】 前記バッファレジスタ群と前記内部プ
ロセッサを，内部バスを介して前記トランシーバ，シス
テムインタフェースおよびＤＭＡコントローラと結合さ
れた前記シリアルデータコントローラの内部コントロー
ラとして構成したことを特徴とする請求項１記載のシリ
アルデータコントローラ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016246A JPH04255054A (ja) | 1991-02-07 | 1991-02-07 | シリアルデータコントローラ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016246A JPH04255054A (ja) | 1991-02-07 | 1991-02-07 | シリアルデータコントローラ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255054A true JPH04255054A (ja) | 1992-09-10 |
Family
ID=11911200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016246A Pending JPH04255054A (ja) | 1991-02-07 | 1991-02-07 | シリアルデータコントローラ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255054A (ja) |
-
1991
- 1991-02-07 JP JP3016246A patent/JPH04255054A/ja active Pending
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