JPH06244902A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH06244902A JPH06244902A JP5055185A JP5518593A JPH06244902A JP H06244902 A JPH06244902 A JP H06244902A JP 5055185 A JP5055185 A JP 5055185A JP 5518593 A JP5518593 A JP 5518593A JP H06244902 A JPH06244902 A JP H06244902A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- information
- header
- part data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 ＯＳＩ階層構造によってデータの送受信を行
う通信制御装置において、データ送信時、ヘッダー部デ
ータを情報部データの前に付加する処理を、データを送
信しながら行うようにして、複雑な処理を不要にするこ
と。 【構成】 ヘッダー部データバッファ，情報部データバ
ッファａ，ｂ，ｃ・・・，ヘッダー部ディスクリプタＤ
H ，情報部ディスクリプタＤI を、上下位層で共用する
メモリ上に設ける。そして、各送信フレーム中のヘッダ
ー部データをヘッダー部データバッファに格納し、情報
部データを必要に応じて複数に分割して情報部データバ
ッファａ，ｂ，ｃ・・・に格納する。また、ヘッダー部
データバッファと情報部データバッファに関する情報を
それぞれヘッダー部ディスクリプタＤH と情報部ディス
クリプタＤI とに格納する。両ディスクリプタＤH,ＤI
を連鎖させ、それらの内容に従って、順次、ヘッダー部
データ及び情報部データのＤＭＡ転送を行う。
う通信制御装置において、データ送信時、ヘッダー部デ
ータを情報部データの前に付加する処理を、データを送
信しながら行うようにして、複雑な処理を不要にするこ
と。 【構成】 ヘッダー部データバッファ，情報部データバ
ッファａ，ｂ，ｃ・・・，ヘッダー部ディスクリプタＤ
H ，情報部ディスクリプタＤI を、上下位層で共用する
メモリ上に設ける。そして、各送信フレーム中のヘッダ
ー部データをヘッダー部データバッファに格納し、情報
部データを必要に応じて複数に分割して情報部データバ
ッファａ，ｂ，ｃ・・・に格納する。また、ヘッダー部
データバッファと情報部データバッファに関する情報を
それぞれヘッダー部ディスクリプタＤH と情報部ディス
クリプタＤI とに格納する。両ディスクリプタＤH,ＤI
を連鎖させ、それらの内容に従って、順次、ヘッダー部
データ及び情報部データのＤＭＡ転送を行う。
Description
【０００１】
【産業上の利用分野】本発明は、ＯＳＩ（開放型システ
ム間相互接続）階層の概念に基づいて設計されている階
層構造によってデータの送受信を行う通信制御装置に関
するものである。
ム間相互接続）階層の概念に基づいて設計されている階
層構造によってデータの送受信を行う通信制御装置に関
するものである。
【０００２】
【従来の技術】一般に、階層構造によってデータの送受
信を行う通信制御装置内の各プログラムは、各層のプロ
トコルにより通信を行う。そのような通信制御装置にお
いて、各階層間で扱うデータを、先頭アドレスとバッフ
ァレングスとでインターフェースすることによりデータ
転送処理の高速化とメモリ領域の有効利用を図るように
した技術が開発されている。
信を行う通信制御装置内の各プログラムは、各層のプロ
トコルにより通信を行う。そのような通信制御装置にお
いて、各階層間で扱うデータを、先頭アドレスとバッフ
ァレングスとでインターフェースすることによりデータ
転送処理の高速化とメモリ領域の有効利用を図るように
した技術が開発されている。
【０００３】図５は、従来の通信制御装置の動作を説明
するための図である。図５において、Ｂはバッファであ
り、図５（イ）〜（ハ）は、送信側の動作を処理の順番
に従って示しており、図５（ニ）〜（ヘ）は、受信側の
動作を処理の順番に従って示している。 （イ）送信側の通信制御装置のＮ＋１層は、生成したデ
ータａをバッファＢに格納し、Ｎ層に対して先頭アドレ
スｐ1 とバッファレングスｎ1 とを通知する。 （ロ）Ｎ層は、バッファＢ上のデータａの前にデータｂ
を組立て、Ｎ−１層にに対して先頭アドレスｐ2 とバッ
ファレングスｎ2 とを通知する。 （ハ）Ｎ─１層は、バッファＢ上のデータｂの前にデー
タｃを組立て、Ｐ層に対して先頭アドレスｐ3 とバッフ
ァレングスｎ3 とを通知する。Ｐ層は、先頭アドレスｐ
3 からバッファレングスｎ3 分のデータを通信回線に送
出する。
するための図である。図５において、Ｂはバッファであ
り、図５（イ）〜（ハ）は、送信側の動作を処理の順番
に従って示しており、図５（ニ）〜（ヘ）は、受信側の
動作を処理の順番に従って示している。 （イ）送信側の通信制御装置のＮ＋１層は、生成したデ
ータａをバッファＢに格納し、Ｎ層に対して先頭アドレ
スｐ1 とバッファレングスｎ1 とを通知する。 （ロ）Ｎ層は、バッファＢ上のデータａの前にデータｂ
を組立て、Ｎ−１層にに対して先頭アドレスｐ2 とバッ
ファレングスｎ2 とを通知する。 （ハ）Ｎ─１層は、バッファＢ上のデータｂの前にデー
タｃを組立て、Ｐ層に対して先頭アドレスｐ3 とバッフ
ァレングスｎ3 とを通知する。Ｐ層は、先頭アドレスｐ
3 からバッファレングスｎ3 分のデータを通信回線に送
出する。
【０００４】（ニ）受信側の通信制御装置のＰ層は、通
信回線からデータを受信してバッファＢに格納し、Ｎ−
１層に対して先頭アドレスｑ3 とバッファレングスｎ3
とを通知する。 （ホ）Ｎ−１層は、バッファＢ上のデータｃを受信し、
Ｎ層に対して先頭アドレスｑ2 とバッファレングスｎ2
とを通知する。 （ヘ）Ｎ層は、バッファＢ上のデータｂを受信し、Ｎ＋
１層に対して先頭アドレスｑ1 とバッファレングスｎ1
とを通知する。Ｎ＋１層はバッファＢ上のデータａを受
信する。
信回線からデータを受信してバッファＢに格納し、Ｎ−
１層に対して先頭アドレスｑ3 とバッファレングスｎ3
とを通知する。 （ホ）Ｎ−１層は、バッファＢ上のデータｃを受信し、
Ｎ層に対して先頭アドレスｑ2 とバッファレングスｎ2
とを通知する。 （ヘ）Ｎ層は、バッファＢ上のデータｂを受信し、Ｎ＋
１層に対して先頭アドレスｑ1 とバッファレングスｎ1
とを通知する。Ｎ＋１層はバッファＢ上のデータａを受
信する。
【０００５】この従来技術を、図１に示すようなシステ
ムに適用した場合を説明する。図１は、通信制御装置の
システム構成図である。図１において、１は上位ＣＰＵ
（中央処理装置）、２はメインメモリ、３はシステムバ
ス、４はデュアルポート・メモリ、５は下位ＣＰＵ、６
はＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロ
ーラ）、７はＳＣＣ（シリアル・コミュニケーション・
コントローラ）、８はローカルバスである。
ムに適用した場合を説明する。図１は、通信制御装置の
システム構成図である。図１において、１は上位ＣＰＵ
（中央処理装置）、２はメインメモリ、３はシステムバ
ス、４はデュアルポート・メモリ、５は下位ＣＰＵ、６
はＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロ
ーラ）、７はＳＣＣ（シリアル・コミュニケーション・
コントローラ）、８はローカルバスである。
【０００６】アプリケーション層は、上位ＣＰＵ１の制
御下で送受信データを実行する。データリンク層は、下
位ＣＰＵ５の制御下で通信のフレーム（パケット）の組
立てや分解を行う。物理層は、データの送受信を物理的
に規定する。上位ＣＰＵ１は、メインメモリ２に格納さ
れているプログラムによって動作し、デュアルポート・
メモリ４を介して下位ＣＰＵ５の管理下にあるローカル
バス８に接続されている。ローカルバス８には、デュア
ルポート・メモリ４からＳＣＣ７へデータ転送を行うＤ
ＭＡＣ６と、実際に回線上にデータを送出するＳＣＣ７
が接続されている。
御下で送受信データを実行する。データリンク層は、下
位ＣＰＵ５の制御下で通信のフレーム（パケット）の組
立てや分解を行う。物理層は、データの送受信を物理的
に規定する。上位ＣＰＵ１は、メインメモリ２に格納さ
れているプログラムによって動作し、デュアルポート・
メモリ４を介して下位ＣＰＵ５の管理下にあるローカル
バス８に接続されている。ローカルバス８には、デュア
ルポート・メモリ４からＳＣＣ７へデータ転送を行うＤ
ＭＡＣ６と、実際に回線上にデータを送出するＳＣＣ７
が接続されている。
【０００７】図６は、従来の通信制御装置におけるバッ
ファとレジスタの関係を示す図である。図６において、
４１は情報部データバッファ、４２，４５はバッファレ
ングスレジスタ、４３，４６はバッファアドレスレジス
タ、４４はヘッダー部データバッファである。これらの
バッファやレジスタは、図１のシステムにおけるデュア
ルポート・メモリ４の中に設けられる。情報部データバ
ッファ４１に格納されるデータは、図１のアプリケーシ
ョン層で取り扱われる情報データであり、図５における
データａに対応する。また、ヘッダー部データバッファ
４４に格納されるデータは、データリンク層で取り扱わ
れるヘッダー部データであり、図５におけるデータｂ又
はデータｃに対応する。
ファとレジスタの関係を示す図である。図６において、
４１は情報部データバッファ、４２，４５はバッファレ
ングスレジスタ、４３，４６はバッファアドレスレジス
タ、４４はヘッダー部データバッファである。これらの
バッファやレジスタは、図１のシステムにおけるデュア
ルポート・メモリ４の中に設けられる。情報部データバ
ッファ４１に格納されるデータは、図１のアプリケーシ
ョン層で取り扱われる情報データであり、図５における
データａに対応する。また、ヘッダー部データバッファ
４４に格納されるデータは、データリンク層で取り扱わ
れるヘッダー部データであり、図５におけるデータｂ又
はデータｃに対応する。
【０００８】次に、上記従来技術をこの通信制御装置に
適用してデータを送信する場合の処理手順をフローチャ
ートを使って説明する。図７は、従来の通信制御装置の
処理手順を示すフローチャートである。 ステップ１…上位ＣＰＵ１は、他の情報部データバッフ
ァと重ならないように、情報部データバッファ４１の先
頭アドレスを計算し、デュアルポート・メモリ４中に領
域を確保する。 ステップ２…上位ＣＰＵ１から情報部データバッファ４
１に送信用の情報部データを転送する。 ステップ３…上位ＣＰＵ１から情報部データバッファ４
１の先頭アドレスとバッファレングスをバッファアドレ
スレジスタ４２とバッファレングスレジスタ４３とにセ
ットする。
適用してデータを送信する場合の処理手順をフローチャ
ートを使って説明する。図７は、従来の通信制御装置の
処理手順を示すフローチャートである。 ステップ１…上位ＣＰＵ１は、他の情報部データバッフ
ァと重ならないように、情報部データバッファ４１の先
頭アドレスを計算し、デュアルポート・メモリ４中に領
域を確保する。 ステップ２…上位ＣＰＵ１から情報部データバッファ４
１に送信用の情報部データを転送する。 ステップ３…上位ＣＰＵ１から情報部データバッファ４
１の先頭アドレスとバッファレングスをバッファアドレ
スレジスタ４２とバッファレングスレジスタ４３とにセ
ットする。
【０００９】ステップ４…上位ＣＰＵ１から下位ＣＰＵ
５に送信要求信号を通知する。 ステップ５…下位ＣＰＵ５が管理し、ヘッダー部データ
バッファ４４に保持しているヘッダー部データを情報部
データバッファ４１中の情報部データの前に再配置す
る。 ステップ６…上位ＣＰＵ１から情報部データバッファ４
１の先頭アドレスとバッファレングスを、バッファアド
レスレジスタ４５とバッファレングスレジスタ４６とに
再セットする。
５に送信要求信号を通知する。 ステップ５…下位ＣＰＵ５が管理し、ヘッダー部データ
バッファ４４に保持しているヘッダー部データを情報部
データバッファ４１中の情報部データの前に再配置す
る。 ステップ６…上位ＣＰＵ１から情報部データバッファ４
１の先頭アドレスとバッファレングスを、バッファアド
レスレジスタ４５とバッファレングスレジスタ４６とに
再セットする。
【００１０】ステップ７…下位ＣＰＵ５からＤＭＡＣ６
にデータ転送の開始を通知する。 ステップ８…ＤＭＡＣ６は、バッファアドレスレジスタ
４５とバッファレングスレジスタ４６のデータに従っ
て、情報部データバッファ４１のデータをＳＣＣ７に転
送する。 ステップ９…転送が終了したか否かを判別する。 ステップ１０…転送が終了したら、ＤＭＡＣ６から下位
ＣＰＵ５にデータ転送完了信号を通知する。 ステップ１１…下位ＣＰＵ５から上位ＣＰＵ１に送信完
了信号を通知する。
にデータ転送の開始を通知する。 ステップ８…ＤＭＡＣ６は、バッファアドレスレジスタ
４５とバッファレングスレジスタ４６のデータに従っ
て、情報部データバッファ４１のデータをＳＣＣ７に転
送する。 ステップ９…転送が終了したか否かを判別する。 ステップ１０…転送が終了したら、ＤＭＡＣ６から下位
ＣＰＵ５にデータ転送完了信号を通知する。 ステップ１１…下位ＣＰＵ５から上位ＣＰＵ１に送信完
了信号を通知する。
【００１１】このように、上記従来技術では、各層間で
扱うデータを先頭アドレスとバッファレングスでインタ
ーフェースする。そのため、各層毎にデータバッファを
設け、転送要求を受けたデータをそれらに取り込み、必
要なデータを付加して次層に転送する場合に比して、処
理が高速になり、メモリ領域を節約することができる。
扱うデータを先頭アドレスとバッファレングスでインタ
ーフェースする。そのため、各層毎にデータバッファを
設け、転送要求を受けたデータをそれらに取り込み、必
要なデータを付加して次層に転送する場合に比して、処
理が高速になり、メモリ領域を節約することができる。
【００１２】なお、このような通信制御装置に関連する
従来の文献としては、例えば、特開平３−１８９４９号
公報、特開平４−１７７４４５号公報等がある。
従来の文献としては、例えば、特開平３−１８９４９号
公報、特開平４−１７７４４５号公報等がある。
【００１３】
【発明が解決しようとする課題】（問題点）しかしなが
ら、前記した従来の技術には、次のような問題点があっ
た。第１の問題点は、前層のデータの前にデータを付加
するための領域を確保するための処理が必要となり、そ
の分処理が複雑になるという点である。第２の問題点
は、前層のデータの前にデータを付加する際に、付加す
るデータを前層のデータの前に転送するという処理が必
要となり、その分処理が複雑になるという点である。
ら、前記した従来の技術には、次のような問題点があっ
た。第１の問題点は、前層のデータの前にデータを付加
するための領域を確保するための処理が必要となり、そ
の分処理が複雑になるという点である。第２の問題点
は、前層のデータの前にデータを付加する際に、付加す
るデータを前層のデータの前に転送するという処理が必
要となり、その分処理が複雑になるという点である。
【００１４】（問題点の説明）先ず、第１の問題点につ
いて説明する。上記従来技術においては、次層にデータ
が転送される度に、情報部データバッファ内において、
情報部データの前にヘッダー部データが付加されてい
く。そのため、付加するヘッダー部データのデータレン
グスと前層の情報部データが格納されている領域の先頭
アドレスに基づいてヘッダー部データを格納する領域の
先頭アドレスを計算し、そこから順次ヘッダー部データ
を格納できるようにする必要がある。次に、第２の問題
点について説明する。上記従来技術においては、付加す
るヘッダー部データは別領域にあるヘッダー部データバ
ッファ４４で管理されている。そのため、ヘッダー部デ
ータを情報部データの前に付加するときは、ヘッダー部
データバッファ４４から情報部データバッファ４１の情
報部データの前に転送する処理が必要になる。本発明
は、以上のような問題点を解決することを課題とするも
のである。
いて説明する。上記従来技術においては、次層にデータ
が転送される度に、情報部データバッファ内において、
情報部データの前にヘッダー部データが付加されてい
く。そのため、付加するヘッダー部データのデータレン
グスと前層の情報部データが格納されている領域の先頭
アドレスに基づいてヘッダー部データを格納する領域の
先頭アドレスを計算し、そこから順次ヘッダー部データ
を格納できるようにする必要がある。次に、第２の問題
点について説明する。上記従来技術においては、付加す
るヘッダー部データは別領域にあるヘッダー部データバ
ッファ４４で管理されている。そのため、ヘッダー部デ
ータを情報部データの前に付加するときは、ヘッダー部
データバッファ４４から情報部データバッファ４１の情
報部データの前に転送する処理が必要になる。本発明
は、以上のような問題点を解決することを課題とするも
のである。
【００１５】
【課題を解決するための手段】前記課題を解決するた
め、本発明の通信制御装置では、データフレームを形成
するヘッダー部データと情報部データの内のヘッダー部
データを格納するヘッダー部データバッファと、該ヘッ
ダー部データバッファに関する情報を格納するヘッダー
部ディスクリプタと、該ヘッダー部データバッファとヘ
ッダー部ディスクリプタを制御する下位ＣＰＵと、上記
情報部データを格納する情報部データバッファと、該情
報部データバッファに関する情報を格納し、かつ上記ヘ
ッダー部ディスクリプタと連鎖された情報部ディスクリ
プタと、該情報部データバッファと情報部ディスクリプ
タを制御する上位ＣＰＵと、上記連鎖された各ディスク
リプタの内容に従って、上記各データバッファに格納さ
れているデータを順次転送するＤＭＡＣとを具えること
とした。
め、本発明の通信制御装置では、データフレームを形成
するヘッダー部データと情報部データの内のヘッダー部
データを格納するヘッダー部データバッファと、該ヘッ
ダー部データバッファに関する情報を格納するヘッダー
部ディスクリプタと、該ヘッダー部データバッファとヘ
ッダー部ディスクリプタを制御する下位ＣＰＵと、上記
情報部データを格納する情報部データバッファと、該情
報部データバッファに関する情報を格納し、かつ上記ヘ
ッダー部ディスクリプタと連鎖された情報部ディスクリ
プタと、該情報部データバッファと情報部ディスクリプ
タを制御する上位ＣＰＵと、上記連鎖された各ディスク
リプタの内容に従って、上記各データバッファに格納さ
れているデータを順次転送するＤＭＡＣとを具えること
とした。
【００１６】
【作 用】ヘッダー部データバッファと情報部データ
バッファとにヘッダー部データと情報部データとを格納
し、ヘッダー部データバッファと情報部データバッファ
に関する情報をそれぞれヘッダー部ディスクリプタと情
報部ディスクリプタとに格納する。そして、上記両ディ
スクリプタを連鎖させ、データを送信する際には、ＤＭ
ＡＣにより、ヘッダー部ディスクリプタと情報部ディス
クリプタとに格納されている情報に基づいて、ヘッダー
部データバッファと情報部データバッファとから順次ヘ
ッダー部データと情報部データとを読み出しながら送信
を行う。このように、データ送信時、ヘッダー部データ
と情報部データとを、前記従来技術のようにメモリ上で
合成するのではなく、データを送信しながら合成するよ
うにしている。そのため、前層のデータの前にデータを
付加するための領域を確保するための処理は不要とな
る。また、前層のデータの前にデータを付加する際に、
付加するデータを前層のデータの前に転送するという処
理も不要となる。
バッファとにヘッダー部データと情報部データとを格納
し、ヘッダー部データバッファと情報部データバッファ
に関する情報をそれぞれヘッダー部ディスクリプタと情
報部ディスクリプタとに格納する。そして、上記両ディ
スクリプタを連鎖させ、データを送信する際には、ＤＭ
ＡＣにより、ヘッダー部ディスクリプタと情報部ディス
クリプタとに格納されている情報に基づいて、ヘッダー
部データバッファと情報部データバッファとから順次ヘ
ッダー部データと情報部データとを読み出しながら送信
を行う。このように、データ送信時、ヘッダー部データ
と情報部データとを、前記従来技術のようにメモリ上で
合成するのではなく、データを送信しながら合成するよ
うにしている。そのため、前層のデータの前にデータを
付加するための領域を確保するための処理は不要とな
る。また、前層のデータの前にデータを付加する際に、
付加するデータを前層のデータの前に転送するという処
理も不要となる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図２は、デュアルポート・メモリ４（図１
参照）内の送信バッファとディスクリプタの配置例を示
す図である。下位ＣＰＵ５は、ヘッダー部データをヘッ
ダー部データバッファに格納し、ヘッダー部データバッ
ファに関する情報を格納するヘッダー部ディスクリプタ
を送信バッファ空間上の下位ＣＰＵ管理領域に配置す
る。また、上位ＣＰＵ１は、情報部データを情報部デー
タバッファａ，ｂ，・・・に格納し、情報部データバッ
ファａ，ｂ，・・・に関する情報を格納する情報部ディ
スクリプタを送信バッファ空間上の上位ＣＰＵ管理領域
に配置する。
に説明する。図２は、デュアルポート・メモリ４（図１
参照）内の送信バッファとディスクリプタの配置例を示
す図である。下位ＣＰＵ５は、ヘッダー部データをヘッ
ダー部データバッファに格納し、ヘッダー部データバッ
ファに関する情報を格納するヘッダー部ディスクリプタ
を送信バッファ空間上の下位ＣＰＵ管理領域に配置す
る。また、上位ＣＰＵ１は、情報部データを情報部デー
タバッファａ，ｂ，・・・に格納し、情報部データバッ
ファａ，ｂ，・・・に関する情報を格納する情報部ディ
スクリプタを送信バッファ空間上の上位ＣＰＵ管理領域
に配置する。
【００１８】各ディスクリプタと送信バッファとの関係
は図３のようになっている。ヘッダー部データバッファ
は、下位層で取り扱われるヘッダー部データを格納して
いる。ヘッダー部データバッファに関する情報を格納す
るヘッダー部ディスクリプタは、ネクストディスクリプ
タ・アドレス領域，バッファアドレス領域，バッファレ
ングス領域及びＥＯＦビットの設定領域を有している。
は図３のようになっている。ヘッダー部データバッファ
は、下位層で取り扱われるヘッダー部データを格納して
いる。ヘッダー部データバッファに関する情報を格納す
るヘッダー部ディスクリプタは、ネクストディスクリプ
タ・アドレス領域，バッファアドレス領域，バッファレ
ングス領域及びＥＯＦビットの設定領域を有している。
【００１９】ネクストディスクリプタ・アドレス領域
は、次に連鎖しているディスクリプタの先頭アドレスを
格納する。バッファアドレス領域には、ヘッダー部デー
タバッファの先頭アドレスを設定する。バッファレング
ス領域は、ヘッダー部データバッファのバイトカウント
を設定する。ＥＯＦビットの設定領域は、そのディスク
リプタが連鎖しているものの内の最終ディスクリプタで
あるとき、そこにＥＯＦビットをセットする。
は、次に連鎖しているディスクリプタの先頭アドレスを
格納する。バッファアドレス領域には、ヘッダー部デー
タバッファの先頭アドレスを設定する。バッファレング
ス領域は、ヘッダー部データバッファのバイトカウント
を設定する。ＥＯＦビットの設定領域は、そのディスク
リプタが連鎖しているものの内の最終ディスクリプタで
あるとき、そこにＥＯＦビットをセットする。
【００２０】上位ＣＰＵ１は必要に応じて複数のデータ
を持つことができ、情報部データバッファａ〜ｃは、そ
れらのデータを格納する。そして、情報部データバッフ
ァａ〜ｃに関する情報を格納する情報部ディスクリプタ
も、上記のものと同様なネクストディスクリプタ・アド
レス領域，バッファアドレス領域，バッファレングス領
域及びＥＯＦビットの設定領域を有している。
を持つことができ、情報部データバッファａ〜ｃは、そ
れらのデータを格納する。そして、情報部データバッフ
ァａ〜ｃに関する情報を格納する情報部ディスクリプタ
も、上記のものと同様なネクストディスクリプタ・アド
レス領域，バッファアドレス領域，バッファレングス領
域及びＥＯＦビットの設定領域を有している。
【００２１】図４は、本発明の通信制御装置の送信時に
おける処理手順を示すフローチャートである。 ステップ１…上位ＣＰＵ１は、情報部データバッファに
送信データを転送する。 ステップ２…上位ＣＰＵ１から情報部データバッファの
先頭アドレスとバイトカウントを情報部ディスクリプタ
のバッファアドレス領域とバッファレングス領域に設定
する。 ステップ３…上位ＣＰＵ１から下位ＣＰＵ５に送信要求
信号を通知する。 ステップ４…下位ＣＰＵ５からＤＭＡＣ６にデータ転送
開始信号を通知する。
おける処理手順を示すフローチャートである。 ステップ１…上位ＣＰＵ１は、情報部データバッファに
送信データを転送する。 ステップ２…上位ＣＰＵ１から情報部データバッファの
先頭アドレスとバイトカウントを情報部ディスクリプタ
のバッファアドレス領域とバッファレングス領域に設定
する。 ステップ３…上位ＣＰＵ１から下位ＣＰＵ５に送信要求
信号を通知する。 ステップ４…下位ＣＰＵ５からＤＭＡＣ６にデータ転送
開始信号を通知する。
【００２２】ステップ５…ＤＭＡＣ６は、ヘッダー部デ
ィスクリプタの内容に従って、ヘッダー部データバッフ
ァのデータをＳＣＣ７へ転送する。 ステップ６…ヘッダー部データバッファのデータの転送
が終了したか否かを判別する。 ステップ７…終了したら、ＤＭＡＣ６は、情報部ディス
クリプタの内容に従って、情報部データバッファのデー
タをＳＣＣ７へ転送する。 ステップ８…情報部データバッファのデータの転送が終
了したか否かを判別する。 ステップ９…終了したら、ＤＭＡＣ６から下位ＣＰＵ５
に対して、データ転送完了信号を通知する。 ステップ１０…下位ＣＰＵ５から上位ＣＰＵ１に対し
て、送信完了信号を通知する。
ィスクリプタの内容に従って、ヘッダー部データバッフ
ァのデータをＳＣＣ７へ転送する。 ステップ６…ヘッダー部データバッファのデータの転送
が終了したか否かを判別する。 ステップ７…終了したら、ＤＭＡＣ６は、情報部ディス
クリプタの内容に従って、情報部データバッファのデー
タをＳＣＣ７へ転送する。 ステップ８…情報部データバッファのデータの転送が終
了したか否かを判別する。 ステップ９…終了したら、ＤＭＡＣ６から下位ＣＰＵ５
に対して、データ転送完了信号を通知する。 ステップ１０…下位ＣＰＵ５から上位ＣＰＵ１に対し
て、送信完了信号を通知する。
【００２３】このように、本発明では、データ送信時、
ヘッダー部データと情報部データとを、前記従来技術の
ようにメモリ上で合成するのではなく、データを送信し
ながら合成するようにしている。
ヘッダー部データと情報部データとを、前記従来技術の
ようにメモリ上で合成するのではなく、データを送信し
ながら合成するようにしている。
【００２４】なお、上記実施例においては、データバッ
ファとしてヘッダー部データバッファと情報部データバ
ッファを用い、ディスクリプタとしてヘッダー部ディス
クリプタと情報部ディスクリプタとを用いた。しかし、
ヘッダー部データとして通信アドレスデータ部とコント
ローラ部とを有する場合は、コントローラ部を格納する
データバッファと、それに関する情報が格納されるコン
トローラ部ディスクリプタを付加することもできる。
ファとしてヘッダー部データバッファと情報部データバ
ッファを用い、ディスクリプタとしてヘッダー部ディス
クリプタと情報部ディスクリプタとを用いた。しかし、
ヘッダー部データとして通信アドレスデータ部とコント
ローラ部とを有する場合は、コントローラ部を格納する
データバッファと、それに関する情報が格納されるコン
トローラ部ディスクリプタを付加することもできる。
【００２５】
【発明の効果】以上述べた如く、本発明の通信制御装置
によれば、データ送信時、ヘッダー部データと情報部デ
ータとを、メモリ上で合成するのではなく、データを送
信しながら合成するようにしているので、前層のデータ
の前にデータを付加するための領域を確保するための処
理は不要となった。また、前層のデータの前にデータを
付加する際に、付加するデータを前層のデータの前に転
送するという処理も不要となった。
によれば、データ送信時、ヘッダー部データと情報部デ
ータとを、メモリ上で合成するのではなく、データを送
信しながら合成するようにしているので、前層のデータ
の前にデータを付加するための領域を確保するための処
理は不要となった。また、前層のデータの前にデータを
付加する際に、付加するデータを前層のデータの前に転
送するという処理も不要となった。
【図１】 通信制御装置のシステム構成図
【図２】 デュアルポート・メモリ内の送信バッファと
ディスクリプタの配置例を示す図
ディスクリプタの配置例を示す図
【図３】 ディスクリプタと送信バッファの関係を示す
図
図
【図４】 本発明の通信制御装置の送信時における処理
手順を示すフローチャート
手順を示すフローチャート
【図５】 従来の通信制御装置の動作を説明するための
図
図
【図６】 従来の通信制御装置におけるバッファとレジ
スタの関係を示す図
スタの関係を示す図
【図７】 従来の通信制御装置の処理手順を示すフロー
チャート
チャート
１…上位ＣＰＵ、２…メインメモリ、３…システムバ
ス、４…デュアルポート・メモリ、５…下位ＣＰＵ、６
…ＤＭＡＣ、７…ＳＣＣ、８…ローカルバス、４１…情
報部データバッファ、４２，４５…バッファアドレスレ
ジスタ、４３，４６…バッファレングスレジスタ、４４
…ヘッダー部データバッファ
ス、４…デュアルポート・メモリ、５…下位ＣＰＵ、６
…ＤＭＡＣ、７…ＳＣＣ、８…ローカルバス、４１…情
報部データバッファ、４２，４５…バッファアドレスレ
ジスタ、４３，４６…バッファレングスレジスタ、４４
…ヘッダー部データバッファ
Claims (1)
- 【請求項１】 データフレームを形成するヘッダー部デ
ータと情報部データの内のヘッダー部データを格納する
ヘッダー部データバッファと、該ヘッダー部データバッ
ファに関する情報を格納するヘッダー部ディスクリプタ
と、該ヘッダー部データバッファとヘッダー部ディスク
リプタを制御する下位ＣＰＵと、上記情報部データを格
納する情報部データバッファと、該情報部データバッフ
ァに関する情報を格納し、かつ上記ヘッダー部ディスク
リプタと連鎖された情報部ディスクリプタと、該情報部
データバッファと情報部ディスクリプタを制御する上位
ＣＰＵと、上記連鎖された各ディスクリプタの内容に従
って、上記各データバッファに格納されているデータを
順次転送するＤＭＡＣとを具えたことを特徴とする通信
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055185A JPH06244902A (ja) | 1993-02-19 | 1993-02-19 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055185A JPH06244902A (ja) | 1993-02-19 | 1993-02-19 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244902A true JPH06244902A (ja) | 1994-09-02 |
Family
ID=12991660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055185A Pending JPH06244902A (ja) | 1993-02-19 | 1993-02-19 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244902A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003316721A (ja) * | 2002-04-24 | 2003-11-07 | Oki Electric Ind Co Ltd | データ転送制御装置、データ転送装置及びデータ転送制御方法 |
| JP2006338525A (ja) * | 2005-06-03 | 2006-12-14 | Nec System Technologies Ltd | 情報処理端末、ネットワークシステム、データ送信方法及びデータ送信プログラム |
| US7684439B2 (en) | 2004-12-21 | 2010-03-23 | Samsung Electronics Co., Ltd | Apparatus and method for transmitting data in a communication system |
-
1993
- 1993-02-19 JP JP5055185A patent/JPH06244902A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003316721A (ja) * | 2002-04-24 | 2003-11-07 | Oki Electric Ind Co Ltd | データ転送制御装置、データ転送装置及びデータ転送制御方法 |
| US7684439B2 (en) | 2004-12-21 | 2010-03-23 | Samsung Electronics Co., Ltd | Apparatus and method for transmitting data in a communication system |
| JP2006338525A (ja) * | 2005-06-03 | 2006-12-14 | Nec System Technologies Ltd | 情報処理端末、ネットワークシステム、データ送信方法及びデータ送信プログラム |
| JP4502887B2 (ja) * | 2005-06-03 | 2010-07-14 | Ｎｅｃシステムテクノロジー株式会社 | 情報処理端末、ネットワークシステム、データ送信方法及びデータ送信プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4744078A (en) | Multiple path multiplexed host to network data communication system | |
| US20020009075A1 (en) | System for reducing bus overhead for communication with a network interface | |
| US5752076A (en) | Dynamic programming of bus master channels by intelligent peripheral devices using communication packets | |
| US5079764A (en) | Operation mode settable lan interconnecting apparatus | |
| JPH08288941A (ja) | コンピュータ・システム及びメッセージ転送方法 | |
| EP0844566B1 (en) | Interface apparatus for adapting data width to system bus width | |
| JPH03188546A (ja) | バスインターフェイス制御方式 | |
| JPH06244902A (ja) | 通信制御装置 | |
| JPH10334037A (ja) | 通信ｄｍａ装置 | |
| JP2008502977A (ja) | バス・コントローラのための割り込み方式 | |
| WO2004003757A2 (en) | Direct transaction mode for peripheral devices | |
| JP2520905B2 (ja) | シリアル通信制御装置 | |
| JPH02311050A (ja) | データ転送制御装置 | |
| JP2502932B2 (ja) | デ―タ転送方法及びデ―タ処理システム | |
| JP2715815B2 (ja) | デ−タ書き込み方法 | |
| JP2002176464A (ja) | ネットワークインタフェース装置 | |
| JP2615127B2 (ja) | 通信処理装置 | |
| JPH11252150A (ja) | ネットワーク接続装置、及びネットワーク接続制御方法 | |
| JP2713204B2 (ja) | 情報処理システム | |
| JP2000259523A (ja) | データ転送装置、ｌａｎ通信システム及びデータ転送方法 | |
| JPS585824A (ja) | チヤネル間デ−タ転送方式 | |
| JP3202769B2 (ja) | バーストリード処理装置 | |
| JP3458383B2 (ja) | バス間接続方式 | |
| JPS6019023B2 (ja) | デ−タ処理装置 | |
| JPH0713918A (ja) | データ転送方法及びデータ処理システム |