JP2502932B2 - デ―タ転送方法及びデ―タ処理システム - Google Patents

デ―タ転送方法及びデ―タ処理システム

Info

Publication number
JP2502932B2
JP2502932B2 JP5327168A JP32716893A JP2502932B2 JP 2502932 B2 JP2502932 B2 JP 2502932B2 JP 5327168 A JP5327168 A JP 5327168A JP 32716893 A JP32716893 A JP 32716893A JP 2502932 B2 JP2502932 B2 JP 2502932B2
Authority
JP
Japan
Prior art keywords
data
address
transfer
bus
processing system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP5327168A
Other languages
English (en)
Other versions
JPH076133A (ja
Inventor
マイケル・スコット・アレン
マイケル・ジュリオ・ガルシア
チャールズ・ロバーツ・モア
ロバート・ジェームズ・リース
ヨアンナ・バウムガルトナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH076133A publication Critical patent/JPH076133A/ja
Application granted granted Critical
Publication of JP2502932B2 publication Critical patent/JP2502932B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的にデータ処理シ
ステムに関し、より詳しくは、データ処理システム内に
おけるデータ転送のための方法及びシステムに関する。
さらに詳しくは、本発明は、入出力装置用とメモリー用
に別々のアドレス空間を有するデータ処理システムにお
いてデータ転送の機能を強化するための方法及びシステ
ムに関する。
【０００２】
【従来の技術】現代のデータ処理システムの設計者達
は、かかるシステムの性能態様の向上を絶えず試みてい
る。データ処理システムの効率を高めるための１つの技
術は、メモリと入出力に別々のアドレスを利用すること
である。さらに、メモリ・トランザクションと入出力ト
ランザクション用に別々のバスを使用することも一般に
行われている。
【０００３】しかし、別々のバスにすると、それらのバ
ス用に必要な出力ピンが増加するため、実施するのが高
くつく。したがって、単一のバス上でメモリ転送も入出
力転送も行うことが望ましい。しかし、単一のバスをメ
モリ転送と入出力転送の両方に使用すると、システムの
複雑さが増す。メモリ・トランザクションと入出力トラ
ンザクションは非常に異なるからである。入出力転送
は、同期的エラー検出と厳密な順序付けを提供しなけれ
ばならない。厳密な順序付けとは、転送をアドレス・バ
ス上で命令ストリームの順序で行わなければならないと
いうことである。厳密な順序付けの１つの必然的結果
は、入出力転送の待ち時間が通常はメモリ転送の待ち時
間よりずっと大きいために、入出力転送によってシステ
ムの性能が低下する恐れがあることである。入出力転送
の待ち時間の方が大きいのは、入出力装置へのアクセス
の方が通常は時間がかかるからである。待ち時間とは、
命令制御ユニットがデータ呼出しを開始した瞬間から、
実際のデータ転送が始まる瞬間までの時間間隔をいう。
【０００４】データ処理システムの効率を高めるために
利用されているもう１つの技術は、メモリ・マッピング
である。メモリ・マッピングでは、入出力転送の発生す
る前に入出力アドレスを復号しておく必要がある。通
常、このファクタのために、入出力アドレスが３２ビッ
トまでに制限される。メモリ・マッピングのもう１つの
欠点は、各入出力転送ごとに同期命令を与える必要があ
ることである。最後に、メモリ・マッピングでは、通
常、転送中に入出力装置に問題が生じたときに、エラー
報告を行わない。
【０００５】したがって、メモリ転送と入出力転送の両
方に単一のバス・インターフェースを利用するデータ処
理システムにおいて、データ転送を機能強化する方法及
びシステムが求められている。また、そのような方法及
びシステムが厳密に順序付けられたアクセスとエラー検
出を維持することも望まれる。
【０００６】
【発明が解決しようとする課題】本発明の一目的は、デ
ータ処理システムにおいてデータ転送を機能強化する方
法及びシステムを提供することである。
【０００７】本発明の他の目的は、別々のメモリ・アド
レス空間と入出力アドレス空間を有するデータ処理シス
テムにおいてデータ転送を機能強化する方法及びシステ
ムを提供することである。
【０００８】本発明の他の目的は、単一のバス・インタ
ーフェースを利用してメモリ・アドレス転送と入出力ア
ドレス転送の両方をデータ処理システムにおいてデータ
転送を機能強化する方法及びシステムを提供することで
ある。
【０００９】
【課題を解決するための手段】上記の諸目的は、以下に
述べるようにして達成される。データ・バスとアドレス
・バスとメモリに関連する第１のアドレス空間と入出力
装置に関連する第２のアドレス空間とを含むデータ処理
システムにおいて、データ処理システム内の第１の装置
から第２の装置にデータを転送するための方法及びシス
テムが提供される。まず、データ処理システム内部で転
送信号を送る。この転送信号は、その転送を、入出力装
置に関連する第２のアドレス空間中のアドレスに関係す
る転送として識別する。次に第１の装置からアドレス・
バスを介して第２の装置に第１アドレス・パッケージを
送る。この第１アドレス・パッケージは、動作識別子
と、第１の装置に関連する第１識別子と、第２の装置に
関連する第２識別子とを含む。バイト・カウントとアド
レスを含む第２アドレス・パッケージを、第１の装置か
らアドレス・バスを介して第２の装置に送る。データを
転送する場合は、次いでデータ・バスを介してデータを
転送する。最後に、データ転送の成否を肯定応答する応
答信号を、第１の装置と第２の装置の間で伝送すること
ができる。
【００１０】本発明の上記その他の目的、特徴及び利点
は、以下の詳細な説明から明らかになろう。
【００１１】
【実施例】図面、特に図１を参照すると、本発明の方法
及びシステムを実施するために利用できるデータ処理シ
ステム１０を示す高水準構成図が示されている。データ
処理システム１０は、バス２８を介してメモリ１８、２
０及び入出力装置２２、２４、２６に接続された、プロ
セッサ１２、１４、１６を含んでいる。好ましい実施例
では、プロセッサ１２、１４、１６はメモリ１８、２０
から読み取り、それに書き込み、かつ入出力装置２２、
２４、２６にデータを送り、それからデータを受け取る
ことができる。制御装置３０が、プロセッサ１２、１
４、１６とメモリ１８、２０と入出力装置２２、２４、
２６の間のトランザクションを制御する。
【００１２】データ処理システム１０は、メモリ・アド
レス空間と入出力アドレス空間を別々に定義するように
構成することが好ましい。この好ましい実施例中で実施
できるバス・アーキテクチャの例は、Second Generatio
n RISC Microprocessor Users Manualと題するＭＣ８８
１１０縮小命令セット・コンピュータ（ＲＩＳＣ）マイ
クロプロセッサの解説書（モトローラ、１９９１年）に
記載されている。この別々のアドレス空間は、好ましい
実施例では、アドレス変換論理中の１ビットで区別され
る。このビットがセットされていない場合は、メモリ参
照はメモリ・アドレス転送であり、好ましい実施例で
は、これは仮想記憶管理システムを利用する。このビッ
トがセットされている場合はメモリ参照は入出力メモリ
・アドレス転送である。
【００１３】データ処理システム１０はまた、単一バス
・インターフェースでメモリ転送と入出力メモリ・アド
レス転送の両方をサポートする構造にすることが好まし
い。好ましい実施例では、入出力メモリ・アドレス転送
は厳密に順序付けられる。すなわち、転送はアドレス・
バス上で命令ストリームの順序で行わなければならな
い。さらに、データ処理システム１０は、入出力メモリ
・アドレス用の同期的エラー報告能力を有することが好
ましい。好ましい実施例では１つの命令が完全に実行さ
れてから次の命令に出会うので、エラー発生の時期と場
所の決定が入出力メモリ・アドレス転送と同期される。
【００１４】図２は、本発明によるデータ転送プロセス
を示す高水準論理流れ図である。ブロック３２でプロセ
スが開始し、ブロック３４に移る。ブロック３４で、ト
ランザクションが拡張アドレス転送に関するものかどう
か判定する。拡張アドレス転送とは、入出力転送に関係
するものである。データ処理システム１０は、アサート
された信号のタイプから、転送がメモリに関するものか
それとも入出力アドレスに関するものかを判定する。異
なるアドレス転送に２つの異なる信号を用いることの利
点は、メモリ・マップされたすべての装置が入出力転送
を無視できることである。
【００１５】転送が拡張アドレス転送でない場合は、ブ
ロック３６に移って、メモリ・アドレス転送を実行す
る。次いでブロック３８でプロセスは終了する。転送が
拡張アドレス転送である場合は、ブロック４０に進み、
第１アドレス・パッケージを送り、ブロック４２で、第
２アドレス・パッケージを送る。好ましい実施例では、
アドレス・バスは、入出力アドレス転送のために「二重
ポンプ式」になっている。すなわち、入出力アドレス転
送のために２つの情報セグメントがアドレス・バスに置
かれる。第１のセグメントまたはアドレス・パッケージ
は、動作識別子と、データ送信側に関連する識別子と、
データ受信側に関連する識別子を含む。第２アドレス・
パッケージは、転送するデータの総バイト・カウント
と、転送のアドレスを含む。
【００１６】 好ましい実施例では、下記の７種の転送動作がある。 動作 転送のタイプ ロード開始（要求） アドレスのみ 即時ロード アドレスとデータ 最終ロード アドレスとデータ 即時記憶 アドレスとデータ 最終記憶 アドレスとデータ ロード応答 アドレスのみ 記憶応答 アドレスのみ
【００１７】即時記憶動作と最終記憶動作では、各トラ
ンザクションごとに最高３２ビットまでのデータを転送
することが好ましい。記憶応答動作は、データ転送の成
否を肯定応答するために利用される。好ましい実施例で
は、記憶アクセスは、１つまたは複数のデータ転送動作
と、それに続く記憶応答動作とからなる。１回のデータ
・トランザクションでデータが転送される場合、その動
作は、最終記憶動作とそれに続く記憶応答動作である。
複数回のデータ・トランザクションでデータを転送しな
ければならない場合は、最終記憶動作の前に１つまたは
複数の即時記憶動作が行われる。
【００１８】ロード開始（要求）動作は、好ましい実施
例では、後続の即時ロード動作または最終ロード動作で
提供しなければならないデータの総バイト数を知らせる
ために利用される。１回のデータ・トランザクションで
データが転送できる場合、その動作は、最終ロード動作
とそれに続くロード応答動作である。複数のデータ・ト
ランザクションでデータを転送しなければならない場合
は、最終ロード動作の前に１つまたは複数の即時ロード
動作が行われる。
【００１９】しかし、転送動作の回数は、特定のユーザ
のニーズに応じて変わることがある。たとえば、後続の
記憶動作によって提供されるデータの総バイト数を制御
装置またはデータ受信側に知らせるために、ユーザが記
憶開始（要求）動作を実施したいと思うこともあろう。
【００２０】引き続き図２を参照すると、プロセスはブ
ロック４４に進む。ブロック４４で、入出力アドレス転
送の後にデータを転送すべきか否か判定する。上記で論
じたように、即時ロード動作、最終ロード動作、即時記
憶動作、最終記憶動作ではデータが転送される。データ
が転送されない場合は、ブロック３８でプロセスが終了
する。データが転送される場合は、ブロック４６でデー
タが転送される。ブロック４８で、データ転送が肯定応
答され、記憶応答動作やロード応答動作などで応答が送
られる。次いでブロック３８でプロセスは終了する。
【００２１】図３は、本発明によるデータ転送の方法及
びシステムの一部分の一連の事象を示すタイミング図で
ある。図３では、データを転送するのに２回のデータ・
トランザクションが必要な、好ましい実施例における記
憶動作の一連の事象が示されている。信号５０は、好ま
しい実施例で利用される同期ブロックを表す。信号５２
はＥＸＴＳの符号が付けてあるが、入出力アドレス転送
に関連する拡張転送信号を表す。ＥＸＴＳはデータ処理
システム１０によって認識され、そのアドレス転送が入
出力アドレス転送であるとデータ処理システム１０に警
告する。次いでこの入出力アドレス転送のための第１と
第２のアドレス・パッケージが、アドレスと記した線５
４上のアドレス・バスを介して転送される。
【００２２】この例では２回のデータ・トランザクショ
ンが必要なので、即時記憶動作に関するバス・サイクル
１〜３中の入出力アドレス転送が示されている。アドレ
スのみと記した信号５６は、動作がアドレスのみの動作
であることを示すのに利用される。したがって、即時記
憶動作中はデータ・バスを介してデータが転送されるの
で、好ましい実施例では信号５６はアサートされない。
【００２３】即時記憶動作の少し後に、最終記憶動作が
実行される。図３では、これはバス・サイクル４〜６中
に起こるものとして示してある。第１と第２のアドレス
・パッケージは、線５４で示すデータ・バスを介して転
送される。この場合も、最終記憶動作ではデータ・バス
を介してデータを転送することが必要なので、好ましい
実施例では、信号５６はアサートされない。最後に、記
憶応答動作は、バス・サイクル８〜１０で発生するもの
として示してあるが、アドレスのみの転送である。した
がって、これらのバス・サイクル中は信号５６がアサー
トされる。上記で論じたように、信号５６は、転送がア
ドレスのみの転送であることを示すために利用される。
【００２４】図４を参照すると、本発明によるデータ転
送の方法及びシステムの一部分の一連の事象を示すタイ
ミング図が示されている。図４では、データを転送する
のに２回のデータ・トランザクションが必要な、好まし
い実施例でのロード動作のための一連の事象が示されて
いる。信号５８、６０、６４と線６２は、図３に関して
述べたのと同じ信号または事象である。
【００２５】この例で最初に実行されるロード動作は、
ロード開始（要求）動作である。ロード開始動作はアド
レスのみの動作なので、信号６４がアサートされる。ロ
ード開始動作用の動作要求パッケージが、線６２に示す
アドレス・バスを介して転送される。好ましい実施例で
は、動作要求パッケージは第１と第２のアドレス・パッ
ケージを含む。このアドレスのみの転送では、後続の即
時ロード動作または最終ロード動作で読み取られるデー
タの総バイト数が含まれており、それによって、転送に
必要なデータの総量を入出力装置に知らせる。
【００２６】図３に関して説明した例と同様に、２回の
データ・トランザクションが必要であり、したがってバ
ス・サイクル４〜６中に転送される第１と第２のアドレ
ス・パッケージが、即時ロード動作に関して線６２上に
示してある。即時ロード動作中にはデータがデータ・バ
スを介して転送されるので、好ましい実施例では信号６
４はアサートされない。即時ロード動作の少し後に、最
終ロード動作が実行される。図４では、この動作はバス
・サイクル７〜９中に起こるものとして示してある。第
１と第２のアドレス・パッケージは、線６２で示すアド
レス・バスを介して転送される。この場合も、最終ロー
ド動作ではデータ・バスを介してデータを転送すること
が必要なので、好ましい実施例では、信号６４はアサー
トされない。最後に、ロード応答動作は、バス・サイク
ル１０〜１３中に起こるものとして示してあるが、アド
レスのみの転送である。したがって、これらのバス・サ
イクル中に信号６４がアサートされる。
【００２７】図５は、本発明によるデータ転送プロセス
を示す高水準論理流れ図である。図５は、好ましい実施
例で記憶動作に関連するプロセスの例である。ブロック
６６でプロセスが開始し、ブロック６８に移る。ブロッ
ク６８で、データを転送するために複数の記憶動作が必
要か否か判定する。複数の記憶動作が必要な場合、ブロ
ック７０に進んで、即時記憶動作を実行する。その後ブ
ロック６８に戻る。１回の記憶動作しか必要でない場合
は、ブロック７２で最終記憶動作が実行される。最終記
憶動作の後、ブロック７４で記憶応答動作が行われる。
最後にブロック７６でプロセスが終了する。
【００２８】図６を参照すると、本発明によるデータ転
送プロセスを示す高水準論理流れ図が示されている。図
６は、好ましい実施例でロード動作に関連するプロセス
の例である。ブロック７８でプロセスが開始し、次いで
ブロック８０に移る。ブロック８０で、データを転送す
るのに複数のロード動作が必要か否か判定する。複数の
ロード動作が必要な場合、ブロック８２に進んで、即時
ロード動作を実行する。その後ブロック８０に戻る。デ
ータを転送するために１回のロード動作しか必要でない
場合は、ブロック８４で最終ロード動作が実行される。
最終ロード動作の後、ブロック８６でロード応答動作が
行われる。最後に、ブロック８８でプロセスが終了す
る。
【００２９】図７は、本発明によるデータ転送プロセス
を示す高水準論理流れ図である。図７は、ロード開始
（要求）動作に関連するプロセスの例である。好ましい
実施例では、図７に示すプロセスは、図６のブロック８
０に示したステップより前に実行される。
【００３０】ブロック９０でプロセスが開始し、その後
ブロック９２に移る。ブロック９２で、ロード開始（要
求）コマンドを制御装置または入出力装置に送る。好ま
しい実施例では、ロード開始（要求）コマンドは、後続
の即時ロード動作または最終ロード動作で提供しなけれ
ばならないデータの総バイト数を制御装置または入出力
装置に警告するために使用される。次いでブロック９４
に進み、データが転送の準備ができているか否か判定す
る。データが転送の準備ができていない場合は、ブロッ
ク９４に戻る。データが転送の準備ができている場合
は、ブロック９６に移り、データを転送する。最後に、
ブロック９８でプロセスが終了する。
【００３１】以上のことから、当業者なら、別々のメモ
リ・アドレス空間と入出力アドレス空間を有するデータ
処理システムにおいてデータ転送を機能強化する方法及
びシステムが開示されたことを理解できよう。本発明の
方法及びシステムの利点としては、入出力転送のための
エラー検出、厳密に順序付けされたアクセス、メモリ転
送と入出力転送の両方向の単一バス・インターフェー
ス、及びアドレス・トランザクションとデータ・トラン
ザクションが分割されて、入出力動作中にシステム・バ
ス上で他のトランザクションが可能なことがある。
【００３２】本発明に関して、以下の事項について開示
する。 （１）アドレス・バスと、データ・バスと、メモリに関
連する第１アドレス空間と、入出力装置に関連する第２
アドレス空間とを有するデータ処理システムにおいて、
前記データ処理システム内の第１の装置と第２の装置の
間でデータを転送する方法であって、その転送を、入出
力装置に関連する前記第２アドレス空間内のアドレスに
関係する転送として識別する転送信号を送るステップ
と、動作識別子を含む第１アドレス・パッケージを、前
記第１装置から前記アドレス・バスを介して前記第２装
置に送るステップと、アドレスを含む第２アドレス・パ
ッケージを、前記第１装置から前記アドレス・バスを介
して前記第２装置に送るステップと、前記データ・バス
を介して前記第１装置と前記第２装置の間でデータを転
送するステップとを含む方法。 （２）さらに、前記第２装置と前記第１装置の間でのデ
ータの伝送を肯定応答する応答信号を送るステップを含
む、（１）に記載のデータ転送方法。 （３）前記応答信号がエラー信号を含むことを特徴とす
る、（２）に記載のデータ転送方法。 （４）応答信号を送る前記ステップが、前記応答信号を
前記アドレス・バスを介して送るステップを含むことを
特徴とする、（２）に記載のデータ転送方法。 （５）前記応答信号がさらに、前記第１装置に関連する
第１識別子と、前記第２装置に関連する第２識別子とを
含むことを特徴とする、（２）に記載のデータ転送方
法。 （６）前記第１アドレス・パッケージがさらに、前記第
１装置に関連する第１識別子と、前記第２装置に関連す
る第２識別子とを含むことを特徴とする、（１）に記載
のデータ転送方法。 （７）前記第２アドレス・パッケージがさらに、転送す
るデータのバイト・カウントを含むことを特徴とする、
（１）に記載のデータ転送方法。 （８）前記データ・バスを介して前記第１装置と前記第
２装置の間でデータを転送する前記ステップが、前記デ
ータ・バスを介して前記第１装置から前記第２装置にデ
ータを転送するステップを含むことを特徴とする、
（１）に記載のデータ転送方法。 （９）前記データ・バスを介して前記第１装置と前記第
２装置の間でデータを転送する前記ステップが、前記デ
ータ・バスを介して前記第２装置から前記第１装置にデ
ータを転送するステップを含むことを特徴とする、
（１）に記載のデータ転送方法。 （１０）アドレス・バスと、データ・バスと、メモリに
関連する第１アドレス空間と、入出力装置に関連する第
２アドレス空間とを有し、データ処理システム内の第１
の装置と第２の装置の間でデータを転送するためのデー
タ処理システムであって、その転送を、入出力装置に関
連する前記第２アドレス空間内のアドレスに関係する転
送として識別する転送信号を送る手段と、動作識別子を
含む第１アドレス・パッケージを、前記第１装置から前
記アドレス・バスを介して前記第２装置に送る手段と、
アドレスを含む第２アドレス・パッケージを、前記第１
装置から前記アドレス・バスを介して前記第２装置に送
る手段と、前記データ・バスを介して前記第１装置と前
記第２装置の間でデータを転送する手段とを備えるデー
タ処理システム。 （１１）さらに、前記第２装置と前記第１装置の間での
データの伝送を肯定応答する応答信号を送る手段を含
む、（１０）に記載のデータ処理システム。 （１２）前記応答信号がエラー信号を含むことを特徴と
する、（１１）に記載のデータ処理システム。 （１３）応答信号を送る前記手段が、前記応答信号を前
記アドレス・バスを介して送る手段を含むことを特徴と
する、（１２）に記載のデータ処理システム。 （１４）前記応答信号がさらに、前記第１装置に関連す
る第１識別子と、前記第２装置に関連する第２識別子と
を含むことを特徴とする、（１１）に記載のデータ処理
システム。 （１５）前記第１アドレス・パッケージがさらに、前記
第１装置に関連する第１識別子と、前記第２装置に関連
する第２識別子とを含むことを特徴とする、（１０）に
記載のデータ処理システム。 （１６）前記第２アドレス・パッケージがさらに、転送
するデータのバイト・カウントを含むことを特徴とす
る、（１０）に記載のデータ処理システム。 （１７）前記データ・バスを介して前記第１装置と前記
第２装置の間でデータを転送する前記手段が、前記デー
タ・バスを介して前記第１装置から前記第２装置にデー
タを転送する手段を備えることを特徴とする、（１０）
に記載のデータ処理システム。 （１８）前記データ・バスを介して前記第１装置と前記
第２装置の間でデータを転送する前記手段が、前記デー
タ・バスを介して前記第２装置から前記第１装置にデー
タを転送する手段を含むことを特徴とする、（１０）に
記載のデータ処理システム。
【図面の簡単な説明】
【図１】本発明の方法及びシステムを実施するために利
用できるデータ処理システムを示す高水準構成図であ
る。
【図２】本発明によるデータ転送プロセスを示す高水準
論理流れ図である。
【図３】本発明によるデータ転送の方法及びシステムの
一部分に関する一連の事象を示すタイミング図である。
【図４】本発明によるデータ転送の方法及びシステムの
一部分に関する一連の事象を示すタイミング図である。
【図５】本発明によるデータ転送プロセスを示す高水準
論理流れ図である。
【図６】本発明によるデータ転送プロセスを示す高水準
論理流れ図である。
【図７】本発明によるデータ転送プロセスを示す高水準
論理流れ図である。
【符号の説明】
１２ プロセッサ １４ プロセッサ １６ プロセッサ １８ メモリ ２０ メモリ ２２ 入出力装置 ２４ 入出力装置 ２６ 入出力装置 ２８ バス ３０ 制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・ジュリオ・ガルシア アメリカ合衆国78749、テキサス州オー スチン、ケイビュー・ドライブ 5803 (72)発明者 チャールズ・ロバーツ・モア アメリカ合衆国78750、テキサス州オー スチン、ロイヤルウッド・ドライブ 8802 (72)発明者 ロバート・ジェームズ・リース アメリカ合衆国78717、テキサス州オー スチン、エフライム・ロード 8100 (72)発明者 ヨアンナ・バウムガルトナー アメリカ合衆国78727、テキサス州オー スチン、ポニー・チェース 4803

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】アドレス・バスと、データ・バスと、メモ
    リに関連する第１アドレス空間と、入出力装置に関連す
    る第２アドレス空間とを有するデータ処理システムにお
    いて、前記データ処理システム内の第１の装置と第２の
    装置の間でデータを転送する方法であって、 その転送を、入出力装置に関連する前記第２アドレス空
    間内のアドレスに関係する転送として識別する転送信号
    を送るステップと、 動作識別子を含む第１アドレス・パッケージを、前記第
    １装置から前記アドレス・バスを介して前記第２装置に
    送るステップと、 アドレスを含む第２アドレス・パッケージを、前記第１
    装置から前記アドレス・バスを介して前記第２装置に送
    るステップと、 前記データ・バスを介して前記第１装置と前記第２装置
    の間でデータを転送するステップとを含む方法。
  2. 【請求項２】さらに、前記第２装置と前記第１装置の間
    でのデータの伝送を肯定応答する応答信号を送るステッ
    プを含む、請求項１に記載のデータ転送方法。
  3. 【請求項３】前記応答信号がエラー信号を含むことを特
    徴とする、請求項２に記載のデータ転送方法。
  4. 【請求項４】応答信号を送る前記ステップが、前記応答
    信号を前記アドレス・バスを介して送るステップを含む
    ことを特徴とする、請求項２に記載のデータ転送方法。
  5. 【請求項５】前記応答信号がさらに、前記第１装置に関
    連する第１識別子と、前記第２装置に関連する第２識別
    子とを含むことを特徴とする、請求項２に記載のデータ
    転送方法。
  6. 【請求項６】前記第１アドレス・パッケージがさらに、
    前記第１装置に関連する第１識別子と、前記第２装置に
    関連する第２識別子とを含むことを特徴とする、請求項
    １に記載のデータ転送方法。
  7. 【請求項７】前記第２アドレス・パッケージがさらに、
    転送するデータのバイト・カウントを含むことを特徴と
    する、請求項１に記載のデータ転送方法。
  8. 【請求項８】前記データ・バスを介して前記第１装置と
    前記第２装置の間でデータを転送する前記ステップが、
    前記データ・バスを介して前記第１装置から前記第２装
    置にデータを転送するステップを含むことを特徴とす
    る、請求項１に記載のデータ転送方法。
  9. 【請求項９】前記データ・バスを介して前記第１装置と
    前記第２装置の間でデータを転送する前記ステップが、
    前記データ・バスを介して前記第２装置から前記第１装
    置にデータを転送するステップを含むことを特徴とす
    る、請求項１に記載のデータ転送方法。
  10. 【請求項１０】アドレス・バスと、データ・バスと、メ
    モリに関連する第１アドレス空間と、入出力装置に関連
    する第２アドレス空間とを有し、データ処理システム内
    の第１の装置と第２の装置の間でデータを転送するため
    のデータ処理システムであって、 その転送を、入出力装置に関連する前記第２アドレス空
    間内のアドレスに関係する転送として識別する転送信号
    を送る手段と、 動作識別子を含む第１アドレス・パッケージを、前記第
    １装置から前記アドレス・バスを介して前記第２装置に
    送る手段と、 アドレスを含む第２アドレス・パッケージを、前記第１
    装置から前記アドレス・バスを介して前記第２装置に送
    る手段と、 前記データ・バスを介して前記第１装置と前記第２装置
    の間でデータを転送する手段とを備えるデータ処理シス
    テム。
  11. 【請求項１１】さらに、前記第２装置と前記第１装置の
    間でのデータの伝送を肯定応答する応答信号を送る手段
    を含む、請求項１０に記載のデータ処理システム。
  12. 【請求項１２】前記応答信号がエラー信号を含むことを
    特徴とする、請求項１１に記載のデータ処理システム。
  13. 【請求項１３】応答信号を送る前記手段が、前記応答信
    号を前記アドレス・バスを介して送る手段を含むことを
    特徴とする、請求項１２に記載のデータ処理システム。
  14. 【請求項１４】前記応答信号がさらに、前記第１装置に
    関連する第１識別子と、前記第２装置に関連する第２識
    別子とを含むことを特徴とする、請求項１１に記載のデ
    ータ処理システム。
  15. 【請求項１５】前記第１アドレス・パッケージがさら
    に、前記第１装置に関連する第１識別子と、前記第２装
    置に関連する第２識別子とを含むことを特徴とする、請
    求項１０に記載のデータ処理システム。
  16. 【請求項１６】前記第２アドレス・パッケージがさら
    に、転送するデータのバイト・カウントを含むことを特
    徴とする、請求項１０に記載のデータ処理システム。
  17. 【請求項１７】前記データ・バスを介して前記第１装置
    と前記第２装置の間でデータを転送する前記手段が、前
    記データ・バスを介して前記第１装置から前記第２装置
    にデータを転送する手段を備えることを特徴とする、請
    求項１０に記載のデータ処理システム。
  18. 【請求項１８】前記データ・バスを介して前記第１装置
    と前記第２装置の間でデータを転送する前記手段が、前
    記データ・バスを介して前記第２装置から前記第１装置
    にデータを転送する手段を含むことを特徴とする、請求
    項１０に記載のデータ処理システム。
JP5327168A 1993-01-29 1993-12-24 デ―タ転送方法及びデ―タ処理システム Expired - Lifetime JP2502932B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US1096993A 1993-01-29 1993-01-29
US010969 1993-01-29

Publications (2)

Publication Number Publication Date
JPH076133A JPH076133A (ja) 1995-01-10
JP2502932B2 true JP2502932B2 (ja) 1996-05-29

Family

ID=21748283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5327168A Expired - Lifetime JP2502932B2 (ja) 1993-01-29 1993-12-24 デ―タ転送方法及びデ―タ処理システム

Country Status (3)

Country Link
US (1) US5603057A (ja)
EP (1) EP0609082A1 (ja)
JP (1) JP2502932B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3261665B2 (ja) * 1993-01-29 2002-03-04 インターナショナル・ビジネス・マシーンズ・コーポレーション データ転送方法及びデータ処理システム
US5793994A (en) * 1996-01-31 1998-08-11 3Com Corporation Synchronous event posting by a high throughput bus
US7698712B2 (en) * 2005-07-21 2010-04-13 Sap Ag Selectively transmitting transaction data

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543626A (en) * 1982-12-06 1985-09-24 Digital Equipment Corporation Apparatus and method for controlling digital data processing system employing multiple processors
US4901232A (en) * 1983-05-19 1990-02-13 Data General Corporation I/O controller for controlling the sequencing of execution of I/O commands and for permitting modification of I/O controller operation by a host processor
US4698746A (en) * 1983-05-25 1987-10-06 Ramtek Corporation Multiprocessor communication method and apparatus
AU564271B2 (en) * 1983-09-22 1987-08-06 Digital Equipment Corporation Retry mechanism for releasing control of a communications path in a digital computer system
JPS62243058A (ja) * 1986-04-15 1987-10-23 Fanuc Ltd マルチプロセツサシステムの割込制御方法
US4851990A (en) * 1987-02-09 1989-07-25 Advanced Micro Devices, Inc. High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure
EP0490988A4 (en) * 1989-09-08 1993-05-12 Auspex Systems, Inc. Enhanced vmebus protocol utilizing pseudosynchronous handshaking and block mode data transfer
US5237567A (en) * 1990-10-31 1993-08-17 Control Data Systems, Inc. Processor communication bus
US5379396A (en) * 1991-10-11 1995-01-03 Intel Corporation Write ordering for microprocessor depending on cache hit and write buffer content

Also Published As

Publication number Publication date
US5603057A (en) 1997-02-11
JPH076133A (ja) 1995-01-10
EP0609082A1 (en) 1994-08-03

Similar Documents

Publication Publication Date Title
US6370611B1 (en) Raid XOR operations to synchronous DRAM using a read buffer and pipelining of synchronous DRAM burst read data
US4860244A (en) Buffer system for input/output portion of digital data processing system
US4933840A (en) I/O control system using buffer full/empty and zero words signals to control DMA read/write commands
AU637543B2 (en) Receiving buffer control system
CN100555257C (zh) 处理页面复制期间的dma操作的存储控制器和方法
US6173353B1 (en) Method and apparatus for dual bus memory transactions
US6105076A (en) Method, system, and program for performing data transfer operations on user data
US5935204A (en) System for a multi-processor system wherein each processor transfers a data block from cache if a cache hit and from main memory only if cache miss
JPS609292B2 (ja) デ−タ・ブロック間の時間間隔長制御方式
JP2963426B2 (ja) バスブリッジ装置及びトランザクションフォワード方法
US6754780B1 (en) Providing data in response to a read command that maintains cache line alignment
JP2502932B2 (ja) デ―タ転送方法及びデ―タ処理システム
JP3703532B2 (ja) 多重化アドレスバスを備えたコンピュータシステム
JP3261665B2 (ja) データ転送方法及びデータ処理システム
JPS6035698B2 (ja) デ−タ処理システム
JP3162459B2 (ja) データ処理装置
JPH0661074B2 (ja) アクセス制御装置、バスの遊休時間を最小化する方法、ｄｍａ制御装置、及びｄｍａデータ転送方法
KR100218625B1 (ko) 정보 처리 시스템 및 그의 데이타 전송 방법
JP2713204B2 (ja) 情報処理システム
JPH07306946A (ja) トランザクション合成による並行読み取り処理
JP2615677B2 (ja) 共用拡張記憶制御方式
JP3442099B2 (ja) データ転送記憶装置
JP3465161B2 (ja) メモリ・カード・インタフェース方法
JPH07109599B2 (ja) 処理システムの情報転送装置
JPH06244902A (ja) 通信制御装置