JPH0661074B2 - アクセス制御装置、バスの遊休時間を最小化する方法、ｄｍａ制御装置、及びｄｍａデータ転送方法 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、直接メモリ・アクセス（ＤＭＡ）バス・アー
ビトレーシヨンに関する。より具体的には、現在の転送
中に次の転送に関するアービトレーシヨンを実行する事
によりバスの使用効率を高める技術に関する。

Ｂ．従来技術 従来技術は、ＤＭＡ転送中にバスの使用度を最大にし且
つ性能を改善するための多くの試みを行なつている。Ｉ
ＢＭ Ｔechnical Ｄisclosure Ｂulletin，Ｖol.３
０，No．１２，Ｍay，１９８８，p.２１１は、所与のデ
ータ・ブロツクを伝達するために行なわなければならな
いアービトレーシヨンの総量を減少させるために、ＤＭ
Ａアービトレーシヨンがより大きなデータ転送を生じる
ような技術について述べている。またＩＢＭ Ｔechnic
al Ｄisclosure Ｂulletin，Ｖol.２４，Ｎｏ．１
０，Ｍarch，１９８２，p.５２９５は、ＤＭＡ転送を実
行するためのマイクロコードの量及びデータ記憶サイズ
要求を減少させるために自動的なチヤネル要求を提供す
る構成を開示している。

米国特許第４９１２６３２号は、ＤＭＡにより開示され
たメモリ転送を、キャッシュ・ライン（或るメモリの特
定領域にマップされる記憶域ブロック間の境界をいう。
即ち、転送されるデータ・ユニットの区切りを示す。但
し、データ・ユニット自身を示すこととなる場合もあ
る。以下同じ。）境界で中断させ、処理装置要求にサー
ビスしその後データ転送を再開させるための手段を含む
メモリ・サブシステム制御装置に関する。

また、特開平２−２２７７６３号は、一連のブロツク転
送の最初のものが開始すると、主処理装置からの介入を
必要としないＤＭＡ制御装置に関する。

Ｃ．発明が解決しようとする課題 典型的には、従来技術において、１つのＤＭＡデータ転
送は、他のバス・アービトレーシヨンが起きる以前に完
了する。バス・アービトレーシヨンは従来技術のシステ
ムにおいてオーバーヘツドとなるばかりでなく、それ自
身好ましくない。次のＤＭＡバス要求が生じる前に他の
装置からの要求が認められるのに充分な遊休時間がバス
上に存在し、従つて他のＤＭＡデータ転送が開始するこ
とを許す許可を遅延させる。

バス上の遊休時間を最小化し、且つ大量のデータを転送
するのに必要なＤＭＡアービトレーシヨンの開始の間の
時間を最小化する事が望ましい。しかしながら、従来技
術には、現在の転送がまだ進行中の間に転送を連続させ
るためのバス要求を行なう事によるバス帯域幅（データ
転送率を示す。以下同じ。）の最適化、従つて背中合せ
のＤＭＡ転送を可能にする事は教示されていない Ｄ．課題を解決するための手段 本発明は、データ転送サイクル時間中にバス・アービト
レーシヨンを見かけ上「隠す」ことにより、有用な事が
何も生じないサイクルの数を減少させる事により、従来
技術の欠点を克服し且つバスの使用を最適化する。良好
な実施例において、本発明は、主システム処理装置によ
り駆動され、主処理装置を通信リンクに接続する通信Ｉ
／Ｏチヤネル中で使用される。チヤネルのハードウエア
は、ＤＭＡ技術を用いて、通信リンクと主システム処理
装置の記憶装置との間の通信プロトコルとデータ転送を
提供する。

Ｉ／Ｏチヤネルは、１対のバツフア及びいくつかのカウ
ンタ並びに独立に動作する３つの非同期的回路を含んで
いる。ＤＭＡ制御装置はＤＭＡバツフアの状態をモニタ
し、進行中のトランザクシヨンの型に基づき、適当な時
にそれらを満たすか又は空にするように作用する。送信
回路は、ＤＭＡバツフアからデータを除去しそれを通信
リンク上に置くための論理を含んでいる。受信回路は、
リンクからデータを取り出しそれをＤＭＡバツフア中に
置くための論理を含んでいる。

送信動作中に各バツフアと連係可能なカウンタがＤＭＡ
制御装置中に含まれている。受信動作中にバツフア内に
記憶されたキヤツシユ・ライン単位の計数値を維持する
ために２つのカウンタが使用される。

リンクからデータを受信する時、受信論理は、データを
受信すると共にそれをカウントし、受け取つたキヤツシ
ユ・ラインの数を各バツフアに付属するキヤツシユ・ラ
イン・カウンタにロードする。ＤＭＡ制御装置は、共有
Ｉ／Ｏバスを経由してキヤツシユ・ライン増分の形で、
主記憶にデータを送り、現在のキヤツシユ・ラインが全
て転送されてしまうまで各ラインの転送時にキヤツシユ
・ライン・カウンタを減計数する。

各転送が進行中の間に、ＤＭＡ制御装置は、他のキヤツ
シユ・ラインが転送されるべきか否かを判定する。もし
そうであれば、制御装置は、進行中の転送が完了する前
にバス上に要求を置く。従つて、次の転送は即座に開始
できる。

データを送信する時、ＤＭＡ制御装置は、チヤネル中に
存在するタグ・ワード・テーブルから読取りを行なう。
このテーブルは、システム処理装置によりロードされた
ものであり、とりわけ、送信すべきデータのＤＭＡアド
レス及びそれらのアドレスから送信すべきデータのキヤ
ツシユ・ラインのカウントを含んでいる。

次にＤＭＡ制御装置は、タグ・テーブルの記入項目中の
キヤツシユ・ラインのカウントと、バツフア対の１つの
容量とを比較し、送信すべきキヤツシユ・ラインの総数
又は１つのバツフア中に収容しうるキヤツシユ・ライン
の数のうち小さい方をキヤツシユ・ライン・カウンタに
ロードする。タグ・テーブルのキヤツシユ・ライン・カ
ウントは、バツフア容量だけ減少され、もし正の残りが
あれば、その値が元のタグ・テーブルのキヤツシユ・ラ
イン・カウントを置き換える。このようにして、ＤＭＡ
制御装置は、さらに転送すべきデータが残つている事を
知ることができる。

データは、キヤツシユ・ライン増分の形で主記憶から検
索され、ＤＭＡ制御装置は、そのバツフア対の１つが一
杯になるまで、キヤツシユ・ライン・カウンタを減計数
する。

もし送信すべきデータがさらに存在すれば、ＤＭＡ制御
装置は、上述のようにそのバツフアの他方を一杯にし、
一方最初のバツフアは送信論理によりリンク上に創出さ
れて空になる。ＤＭＡ制御装置は、全てのデータが転送
されるまで、これらのステツプを繰り返す。

関連のバツフアが一杯になる時を探知するためにキヤツ
シユ・ライン・カウンタを使用することにより、ＤＭＡ
制御装置は、連続的な転送を可能にする必要がある時
に、バスに事前要求を行なうことができる。このように
して、転送サイクル時間中にアービトレーシヨン・シー
ケンスが起こり、バスの帯域幅を増加させる。

転送中にバツフアの状態をモニターし、その状態情報を
独立なデータ転送回路に通信する事は、いくつかの利点
を有している。第１に、複数のキヤツシユ・ライン転送
が、論理区画の間に、各々の間に介入なしに転送でき
る。後続するデータ転送に関するバス要求を、現在の転
送の終了する前に行なう事ができ、アービトレーシヨン
を転送中にパイプライン化して、利用可能なバス帯域幅
をデータの転送により良く利用する事ができる。

Ｅ．実施例 第１図は、本発明が提供されているＩ／Ｏチヤネルの概
略ブロツク図である。シリアル・データは、信号線２を
経由して通信リンクから受け取られる。受信制御論理４
は、キヤツシユ・ライン増分の形で、受信バイトを計数
し、その結果をキヤツシユ・ライン・カウンタ８及び１
０のいずれかにロードする。キヤツシユ・ライン・カウ
ンタ８はデータ・バツフア１４に関連し、キヤツシユ・
ライン・カウンタ１０はデータ・バツフア１８に関連し
ている。この例示的な、良好な実施例では、キヤツシユ
・ライン増分は６４バイトであり、各バツフア１４及び
１８の容量は２５６バイトである。従つて、キヤツシユ
・ライン・カウンタ８及び１０は、各々、６４、１２
８、１９２又は２５６バイトに対応する０、１、２又は
３の値を含む。

カウンタ８及び１０は、ＤＭＡ制御論理２０によりアク
セス可能である。ＤＭＡ制御論理２０は、システム処理
装置２４により複数の記入項目を与えられるタグ・ワー
ド・テーブル２２からタグ・ワードを読取る。各記入項
目は、リンクからのデータを受け取る主記憶アドレスＡ
ＤＤＲ及びキヤツシユ・ライン・カウントＣＬＣＮＴを
含む。ＣＬＣＮＴは、受信動作に関して、ある最大値に
セツトされる。というのはリンクから到来するデータの
量は、データ終了インジケータを受信するまでは未知だ
からである。この条件は信号線２１を経由してＤＭＡ制
御論理２０に知らされる。

ＤＭＡ制御論理２０が、活動状態のキヤツシユ・ライン
・カウンタ８又は１０に質問して、バツフア１４及び１
８のいずれかが満杯状態に接近しつつあるか、又はデー
タ終了信号を受け取つたと判断する時、それはバス要求
線２６上に要求を出す。バス許可信号は信号線２８を経
由してＤＭＡ制御論理２０に与えられる入力である。

データは、バツフア１４又は１８から８バイトずつマル
チプレクサ３０を経由して８バイト幅のデータ・バス３
２上に出力される。データ・バス３２及び（タグ・ワー
ド・テーブル２２からＤＭＡ制御論理２０により取得さ
れた主記憶アドレスを伝える）アドレス信号線３４は、
マルチプレクサ３６を経由して共有Ｉ／Ｏバス４０上に
接続される。

第２図を参照すると、本発明を実施したＩ／Ｏチヤネル
のブロツク図、特に送信論理が示されている。データ
は、ＤＭＡ制御装置２０の制御の下にシステム処理装置
２４から共有Ｉ／Ｏバス４０上に置かれ、交互にバツフ
ア１４及び１８中にロードされる。システム処理装置２
４は、転送されるべきデータを含む主記憶中のアドレス
ＡＤＤＲ及び転送されるべきデータの量（キヤツシユ・
ライン増分ＣＬＣＮＴの形で）を含む記入項目をタグ・
ワード・テーブル２２にロードする。ＤＭＡ制御論理２
０は、そのアドレス・カウンタＡＣＮＴに、タグ・ワー
ド・テーブル記入項目の内容ＡＤＤＲをロードする。次
にＤＭＡ制御論理２０は、そのキヤツシユ・ライン・カ
ウンタＣＬＣＮＴに、タグ・テーブルのＣＬＣＮＴから
バツフア容量を引く事により決定される、転送されるた
めに残っているタグ・テーブルのＣＬＣＮＴ、及びバツ
フア・サイズ即ちバツフア中に置く事のできるキヤツシ
ユ・ライン増分の最大数のうち、より小さいものをロー
ドする。もし差が０よりも大きければ、タグ・テーブル
ＣＬＣＮＴはその差で置き換えられる。

ＤＭＡ制御論理２０は、通常の方式で主記憶の読取りを
開始する。共有Ｉ／Ｏバス４０上のデータは、マルチプ
レクサ４２及び４４を通過し、以前に述べたようにバツ
フア１４、１８に交互にロードされる。

このバツフア・ロード動作が起きる時、ＤＭＡ制御論理
２０は、そのＣＬＣＮＴをモニタする。もしＤＭＡのＣ
ＬＣＮＴが０でなければ、さらに多くのデータが転送さ
れるべきである。従つて、ＤＭＡ制御論理２０は、第１
図に関連して説明したのと同様の方式で、現在のデータ
転送の完了に先行する時点でバス要求を発行する。

バツフア１４又は１８のいずれかが満杯になる時、送信
制御論理５０は、そのバツフアの内容をシリアル・デー
タ信号線５４を経て通信リンクに送出してそのバツフア
を空にする。

第３図及び第４図の両者において、文字Ａは主記憶にお
けるアドレスを表わす。また各文字Ｄは８バイトのデー
タを表わし、全部で８つのＤはこの例の実施例では１つ
のキヤツシユ・ライン増分に相当する。

第３図は、本発明が、通信リンクから受け取つたデータ
を共有Ｉ／Ｏシステム・バス４０を経由してシステム処
理装置のメモリに連続的に転送することを可能にするこ
とにより提供される性能の強化の性質をタイミング・チ
ヤートの形で図示している。２番目及びその後のバス・
アービトレーシヨンは、以前にバス４０上に置かれたデ
ータが完全に転送されないでも起きる。

時刻Ｔ１に最初のバス要求が発行される。これに応答し
て、時刻Ｔ２に、バス許可が生じる。アドレス及びデー
タは時刻Ｔ３にバス上に置かれる。時刻Ｔ４までに、Ｄ
ＭＡ制御論理２０は、以前のデータ転送が完了していな
いにもかかわらず再びバス要求を発行する必要があると
決定する。このバス要求はデータ転送とオーバーラツプ
する。時刻Ｔ５において、データ転送の終了と一致し
て、第２のバス許可が受け取られる。最後のデータ転送
に引き続いて、次のキヤツシユ・ライン・データ転送に
伴なうアドレスとデータがバス上に置かれる。

第４図は、バス４０から通信リンクへのデータ転送の途
中にバス・アービトレーシヨンがどのようにして起きる
かを示すタイミング・チヤートである。時刻Ｔ１に、最
初のバス・アービトレーシヨン・サイクルが完了し、Ｄ
ＭＡ制御論理がタグ・テーブル２２からアドレスＡＤＤ
Ｒをバス上に置く。その後、ＤＭＡ制御論理２０が主記
憶にアクセスする時刻Ｔ２と、主記憶中にそのアドレス
からデータがバス上に置かれる時点Ｔ３との間にバス上
にいくらかの遊休時間が続く。好ましいことに本発明で
は、その遊休時間に関して、ある補償が存在する。とい
うのは時刻Ｔ４において、データが転送中であるにもか
かわらず、ＤＭＡ制御論理２０がバス要求を生じるから
である。時刻Ｔ５で以前のデータ転送サイクルの完了と
一致して許可が与えられる。ＤＭＡ制御論理２０は、タ
グ・テーブル２２から検索した次のアドレスをバス４０
上に置く。再び、主記憶へのアクセスが起きるとき、ア
ドレスの終了時Ｔ６とデータがバス上に置かれる時Ｔ７
との間に、バス上に遊休時間が存在する。

第３図及び第４図に関連して、データのキヤツシユ・ラ
イン増分の転送完了に一致してバス許可を受け取らない
場合、バス許可を受け取る時まで本発明の改良されたＤ
ＭＡ制御論理は本質的に休止状態に留まる。言い換える
と、バスの利用可能性が中断すると（例えばシステムの
処理装置がバスの制御を他の装置に与える等の理由によ
り）、本発明は、バス許可の受信時に即座にデータ転送
がその転送動作を再開する事を可能にする。

第１図と共に第５図を参照する。これは受信動作中のＤ
ＭＡ制御論理２０を説明する流れ図である。任意の与え
られた受信動作の開始は端点７０で示される。ＤＭＡ制
御論理２０は、判定ブロツク７２で、バツフア１４が受
信論理４により完全に満たされたか否かを判定するため
にカウンタ８に質問を行なう。もし満たされていなけれ
ば、ＤＭＡ制御論理は、肯定的な応答を見い出すまで反
復を行ない、肯定的な応答を受け取ると、ブロツク７４
でバス要求を出し、キヤツシユ・ライン転送を行ない、
そしてそのキヤツシユ・ライン・カウンタＣＬＣＮＴを
減計数させる。上述のように、ＤＭＡ制御論理２０は、
次に判定ブロツク７６で、そのＣＬＣＮＴをテストす
る。もしその値が０よりも大きければ、制御はブロツク
７４に戻る。

ＣＬＣＮＴが０であると判定されると、ＤＭＡ論理は判
定ブロツク７８でカウンタ１０を調べる事によりバツフ
ア１８の内容状態を照会する。もしバツフア１８が満杯
でなければ、バツフアが満杯になるまで照会シーケンス
が反復される。次に、ブロツク８０で、ＤＭＡ制御論理
２０は再び信号線２６上にバス要求を生じさせ、信号線
２８から許可信号を受信すると、キヤツシユ・ライン転
送を行なう。以前のように、ＤＭＡのＣＬＣＮＴが減計
数される。ＤＭＡ ＣＬＣＮＴの新しい値はブロツク８
２でテストされる。ＤＭＡ ＣＬＣＮＴが０よりも大き
い間は、データ転送カウンタの減計数シーケンスが反復
される。ＤＭＡ ＣＬＣＮＴが０になる時、照会ブロツ
ク７２で開始するシーケンスが繰り返される。

第６図は転送動作中のＤＭＡ制御論理２０の流れ図であ
り、第２図を参照しながら説明する。任意の与えられた
送信動作は端点９０から始まる。ステツプ９２で、ＤＭ
Ａ制御論理２０は信号線２６上にバス要求を発生する。
信号線２８上に許可を受け取ると、主記憶をアクセスす
るために、バス上に主記憶のアドレスが置かれる。キヤ
ツシユ・ライン増分の形のデータがバス上に置かれ、最
初にバツフア１４にロードされる。そして以前と同様
に、ＤＭＡ ＣＬＣＮＴが減計数される。ステツプ９４
で、ＤＭＡ制御論理２０は、バツフアが一杯か否かを判
定し、満杯の条件が示されるまでステツプ９２及び９４
のシーケンスを継続する。その条件が生じると、ステツ
プ９６で、バツフア１４から信号線５４を経由して通信
リンクにデータを送信するために送信論理５０に制御が
渡される。

送信論理５０がバツフア１４を空にする間、ＤＭＡ制御
論理はバツフア１８のローデイングを開始する。この動
作は、バス要求、及びバス上のデータを次のキヤツシユ
・ライン増分で置き換えるための主記憶のアクセスを必
然的に伴なう。

ＤＭＡ制御論理２０は、次にステツプ９８で、バツフア
１８が満杯か否かを判定する。そしてバツフア１８が満
杯になるまで、上記のバス要求主記憶アクセスのシーケ
ンスが反復される。次にＤＭＡ制御論理２０は、送信論
理５０がバツフア１４からのデータの転送を完了するま
で、ステツプ１００を経由してループする。次にステツ
プ１０２で、ＤＭＡ制御論理２０は、送信論理５０に、
バツフア１８を空にして信号線５２上に送信するように
指令する。

ステツプ９２からステツプ１０２までのシーケンス全体
は、送信すべきデータの全体が通信リンクに送信される
まで繰り返される。

Ｆ．発明の効果 本発明を用いれば、ＤＭＡデータ転送時にバスの使用効
率を向上させることができる。

【図面の簡単な説明】

第１図は、本発明が実施されたＩ／Ｏチヤネルの受信論
理のブロツク図、 第２図は第１図と同様の送信論理のブロツク図、 第３図は受信動作のタイミング図、 第４図は送信動作のタイミング図、 第５図は受信論理の流れ図、 第６図は送信論理の流れ図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレキサンダー・クーズ・スペンサー アメリカ合衆国テキサス州オウスチン、カ ンテル・トライル12705番地 (56)参考文献 特開 昭63−111559（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】主メモリと外部装置との間の非専用バスを
   経由したＤＭＡブロック・データ転送中にバス使用を最
   適化するアクセス制御装置であって、 転送されるべきデータ・ブロックのデータ・ユニットを
   格納する第１及び第２のバッファと、 前記転送されるべきデータ・ブロックのデータ・ユニッ
   トの総数を検知する論理手段と、 前記バスと前記外部装置を相互接続する回路手段と、 前記第１又は第２のバッファのうち一方のバッファか
   ら、前記データ・ブロックのデータ・ユニットを、前記
   バスと前記外部装置間で転送する転送手段と、 前記転送手段により転送を行なっている間に、前記第１
   又は第２のうち他方のバッファにデータを格納する手段
   と、 前記転送手段に関連して、各転送ごとに前記転送すべき
   データ・ユニットの総数を更新する更新手段と、 前記更新手段が前記データ・ブロックの転送が完了する
   ことを示すまで、前記更新手段に応答して、先のデータ
   ・ユニットの転送が完了する前に、前記データ・ブロッ
   クからの次のデータ・ユニットの転送のためにバス要求
   を連続的に出力する手段と を備えるアクセス制御装置。
2. 【請求項２】外部装置から主メモリに共有Ｉ／Ｏバスを
   経由して、データ・ユニットのブロックをＤＭＡ転送す
   る間に、前記バスの遊休時間を最小化する方法であっ
   て、 ａ）前記外部装置からの前記ブロックのデータを、１対
   のバッファに交互にロードし、 ｂ）各バッファにロードされたデータ量を検知し、 ｃ）一方のバッファが満たされていることを、前記ｂ）
   により検知した場合は常に、前記満たされたバッファか
   ら前記バスへ、前記データ・ユニットのＤＭＡ転送を開
   始し、 ｄ）前記バッファが転送すべきデータを有している間
   は、先のデータの転送が完了する前に、前記バッファか
   らの各次のデータの転送に対するバス要求を出し、 ｅ）満たされるまで他方のバッファにデータを格納し、 ｆ）前記データのブロックが転送されるまで、ａ）から
   ｅ）を連続して繰り返す バスの遊休時間を最小化する方法。
3. 【請求項３】主メモリから共有バスを経由して外部装置
   にデータのブロックを転送するＤＭＡ制御装置であっ
   て、 転送されるべき複数のデータ・ユニットとして、前記デ
   ータのブロックを、第１及び第２のバッファに一時的に
   格納する手段と、 転送されるべきデータ・ユニットがどれだけ残っている
   かを実時間で示す計数手段と、 前記計数手段が前記ブロックの転送完了を示すまで、前
   記計数手段に応答して、前記バス上に前記第１又は第２
   のバッファの１つから交互に、データ・ユニットを出力
   する出力手段と、 前記出力手段によるバス転送中に第１又は第２のバッフ
   ァのうち他方にデータを格納する手段と、 前記計数手段が前記ブロックを転送完了するまで、先の
   データ・ユニットの転送完了前に、前記出力手段と協調
   して、前記一時的に格納したバッファから次のデータ・
   ユニットの転送に対するバス要求を重ねて行なう手段と を備えるＤＭＡ制御装置。
4. 【請求項４】直列通信リンクからシステム処理装置の主
   メモリへのＤＭＡデータ転送を行なう方法であって、 ａ）第１又は第２のバッファのうち一方のバッファに、
   前記リンクからのデータをロードし、 ｂ）前記バッファの各々でデータの現在のカウントを保
   持し、 ｃ）前記バッファの一方が満たされた状態であることを
   示す前記現在のカウントのみに応答して、前記バッファ
   の他方のデータ転送終了前に、バス・アービトレーショ
   ンを開始し、 ｄ）前記主メモリへのバス上に前記一方のバッファから
   のデータを出力し、 ｅ）前記一方のバッファからのデータが前記バス上に出
   力されている間に、前記バッファの他方にデータを格納
   し、 ｆ）データの終了が前記リンク上で検知されるまで前記
   段階を繰り返す ＤＭＡデータ転送方法。