JPH06131246A - 共有メモリの非同期アクセス方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は処理モジュールと共有メモリモジュ
ールとがシステムバスを介して接続された計算機システ
ムにおいて、処理モジュールがシステムバスを介して共
有メモリモジュールに書き込み命令のアクセスを要求す
る非同期アクセス方式に関し、内部バッファの容量を可
変にしてシステム性能を向上することを目的とする。 【構成】 処理モジュール内の接続ユニットは、内部バ
ス制御回路４３、内部バッファ制御回路４５、デュアル
ポートＲＡＭ４６などを少なくとも有する。デュアルポ
ートＲＡＭ４６は共有メモリモジュールにブロック書き
込みされるワード数のデータが中央処理ユニットから格
納される。この１ブロックのワード数はレジスタ６２に
設定されるバッファ長指示信号Ｗ．ＷＢＵＦ．ＳＩＺＥ
で可変できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は共有メモリの非同期アク
セス方式に係り、特に処理モジュールと共有メモリモジ
ュールとがシステムバスを介して接続された計算機シス
テムにおいて、処理モジュールがシステムバスを介して
共有メモリモジュールに書き込み命令のアクセスを要求
する共有メモリの非同期アクセス方式に関する。

【０００２】少なくともメインメモリ、中央処理ユニッ
ト及びシステムバスへの接続ユニットを備えた一又は二
以上の処理モジュールと、少なくとも共有メモリユニッ
ト及びシステムバスへの接続ユニットを備えた一又は二
以上の共有メモリモジュールとがシステムバスを介して
接続された計算機システムにおいて、処理モジュールが
自己の物理アドレス空間に存在する共有メモリモジュー
ルのアドレス空間をシステムバスを介して物理アドレス
により直接アクセスする同期アクセス方式を採用する
と、システムバスによるデータ転送は１アクセス命令に
同期して１ワード単位で行なわれる。

【０００３】従って、上記の共有メモリの同期アクセス
方式では多数の処理モジュールがシステムバスに接続さ
れる場合は、システムバスのアクセス頻度が増加するた
め、システム性能向上のためには共有メモリモジュール
のアクセスの高速化とシステムバスのオーバヘッド低減
を目的として、処理モジュールが共有メモリモジュール
を非同期でアクセスする共有メモリの非同期アクセス方
式が必要とされる。

【０００４】

【従来の技術】前記した計算機システムを対象とする共
有メモリの非同期アクセス方式として、本出願人は処理
モジュール内の接続ユニットに内部バッファを設け、接
続ユニットが中央処理ユニットによる共有メモリモジュ
ールへの書き込み命令を認識したときは、前記システム
バスを介して前記共有メモリモジュールにブロック書き
込みを行なう非同期アクセス方式を提案した。

【０００５】この共有メモリの非同期アクセス方式によ
れば、処理モジュールが共有メモリモジュールに対して
任意のデータを書き込む場合、処理モジュール内の接続
ユニットが同じ処理モジュール内の中央処理ユニットに
よる共有メモリモジュールへの書き込み命令を認識する
と、接続ユニットはその内部に用意された書き込み用バ
ッファにデータを書き込んだ後、書き込み終了応答を中
央処理ユニットに返す。

【０００６】以下、上記と同様に中央処理ユニットから
接続ユニット内のバッファへのデータ書き込み、書き込
み終了応答が交互に行なわれ、そして接続ユニット内の
バッファの記憶容量一杯にデータが書き込まれると、処
理モジュール内の接続ユニットはその記憶データを１ブ
ロック分のデータとして読み出してシステムバスを介し
て目的の共有メモリモジュールへ転送する。これによ
り、共有メモリモジュールはその内部の共有メモリユニ
ットに１ブロック分のデータを書き込んだ後、ブロック
書き込み完了応答をシステムバスを介して処理モジュー
ルに返す。

【０００７】従って、中央処理ユニットに対する書き込
み完了応答は、共有メモリモジュールへの書き込み完了
より前に行なわれるので、中央処理ユニットの高速動作
が可能となる。なお、共有メモリモジュールへの書き込
みの完了は中央処理ユニットの命令の完了とは完全に非
同期となるので、共有メモリモジュールへの書き込みを
保証するためにシリアライズ命令が用意されており、こ
の命令を受けるとブロック書き込みを行なう。

【０００８】

【発明が解決しようとする課題】しかるに、上記の本出
願人の提案になる共有メモリの非同期アクセス方式で
は、内部バッファに格納される１ブロック分のデータサ
イズが固定であるため、１ブロック分のバイト数より少
ないバイト数のデータを共有メモリモジュールに書き込
もうとする場合には、前記シリアライズ命令の実行回数
が多くなり、結果的にシステムバスの使用頻度が高くな
り、システム性能の向上を妨げている。

【０００９】また、内部バッファの容量が固定であるた
め、内部バッファの容量以上の大量のデータを共有メモ
リモジュールの連続したアドレスにブロック書き込みが
できず、この場合にはシステムバスを介して共有メモリ
モジュールの書き込みアクセスが頻繁に必要になってし
まう。

【００１０】本発明は以上の点に鑑みなされたもので、
内部バッファの容量とブロック書き込みするデータサイ
ズを可変することにより、上記の課題を解決した共有メ
モリの非同期アクセス方式を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、少なくともメインメモリ１１、中央
処理ユニット１２及びシステムバス２０への接続ユニッ
ト１３を備えた一又は二以上の処理モジュール１０と、
少なくとも共有メモリユニット及びシステムバス２０へ
の接続ユニットを備えた一又は二以上の共有メモリモジ
ュール３０とを有する計算機システムの、処理モジュー
ル１０内の接続ユニット１３が中央処理ユニット１２に
よる共有メモリモジュール３０への書き込み命令を認識
したときは、複数のデータワードをシステムバス２０を
介して共有メモリモジュール３０にブロック書き込みを
行なう非同期アクセス方式であって、処理モジュール１
０内の接続ユニット１３は、少なくとも内部バッファ４
１と制御手段４２とを有する。

【００１２】内部バッファ４１は中央処理ユニット１２
からの前記複数のデータワードを一旦格納する。また、
制御手段４２は中央処理ユニット１２から通知された１
ブロックのワード数のデータを一点鎖線１４で示す経路
で内部バッファ４１に格納した後で、ブロック書き込み
のために内部バッファ４１から上記１ブロックのワード
数のデータをシステムバス２０へ送出する。

【００１３】

【作用】本発明では、中央処理ユニット１２による共有
メモリモジュール３０への書き込み命令を接続ユニット
１３が認識した際に、中央処理ユニット１２からのバッ
ファ長指示信号により内部バッファ４１のバッファ長が
制御手段４２内に設定される。その後、中央処理ユニッ
ト１２からのデータが上記設定されたバッファ長に相当
するワード数内部バッファ４１に格納されたことが制御
手段４２により検出されると、制御手段４２は内部バッ
ファ４１に格納された複数ワードの全データを１ブロッ
クとしてシステムバス２０へ送出し、共有メモリモジュ
ール３０にブロック書き込みを行なう。従って、本発明
では内部バッファ４１に格納される１ブロックのデータ
長、すなわちバッファ長を任意に変更することができ
る。

【００１４】また、本発明では上記のバッファ長指示信
号が制御手段４２に設定される時に、ブロック書き込み
のためのシリアライズ命令を実行するため、ブロック書
き込みのための新たな命令の発行を不要にすることがで
きる。更に、本発明では制御手段４２内のレジスタを接
続ユニット１３内の他のレジスタと別ページのアドレス
に割り付けるようにしたため、仮想アドレス空間へのマ
ッピングが可能である。

【００１５】

【実施例】図２は本発明が適用される計算機システムの
構成図を示す。計算機システムは複数の処理モジュール
１０と複数の共有メモリモジュール３０がシステムバス
ハンドラ２５によりアービトレーションの集中管理され
る共有システムバス２０を介して、相互に接続されるマ
ルチプロセッサシステム構成が採られる。なお、この図
ではシステムバス２０が一つとして示されているが、シ
ステムバス２０を複数備え、各々の処理モジュール１０
及び共有メモリモジュール３０が、独立した複数のシス
テムバスにより接続される構成としてもよい。

【００１６】図３は図２中の処理モジュール１０の構成
図を示す。処理モジュール１０は少なくともメインメモ
リ１１と、中央処理ユニット（ＣＰＵ）１２と、システ
ムバス２０への接続を処理するための接続ユニット（Ｓ
ＢＣ）１３と、これらを相互に接続する内部バス１６と
よりなる。処理モジュール１０は自らの備える中央処理
ユニット１２及びメインメモリ１１上で動作するソフト
ウェアが走行して、これらのソフトウェアが通信要求元
となりながら相互に協調して一連の動作を行なうよう構
成されている。ここで、処理モジュール１０内の中央処
理ユニット１２は、自モジュール内のメインメモリ１１
等からのみ命令コードをフェッチする。また、接続ユニ
ット（ＳＢＣ）１３は固有のユニット番号が割り付けら
れる。また、内部バス１６はアクセスアドレスを示すア
ドレスバスと、データを伝搬するデータバスと、複数の
制御信号で構成されている。

【００１７】図４は図２中の共有メモリモジュール３０
の構成図を示す。共有メモリモジュール３０は少なくと
も共有メモリユニット３１と、システムバス２０への接
続を処理するための接続ユニット３２と、これらユニッ
ト間を相互に接続する内部バス３３とよりなる。共有メ
モリユニット３１には図２に示した複数の処理モジュー
ル１０で共有化が必要なデータが格納される。

【００１８】図５は処理モジュール１０内の接続ユニッ
ト（ＳＢＣ）の一例の構成図を示す。同図中、図１乃至
図３と同一構成部分には同一符号を付してある。図５に
おいて、接続ユニット（ＳＢＣ）１３は、デュアルポー
トＲＡＭ（ランダム・アクセス・メモリ）４６と、シス
テムバス２０に接続されてデュアルポートＲＡＭ４６と
システムバス２０との間のデータの送受信等を行なうシ
ステムバス制御回路４３と、内部バス１６に接続された
内部バス制御回路４４と、デュアルポートＲＡＭ４６の
書き込み、読み出し制御等を行なう内部バッファ制御回
路４５とよりなる。デュアルポートＲＡＭ４６は前記し
た内部バッファ４１を構成している。

【００１９】図６は共有メモリモジュール３０内の接続
ユニット３２の一例の構成図を示す。同図中、図１，図
２，図４と同一構成部分には同一符号を付してある。図
６において、接続ユニット３２はデュアルポートＲＡＭ
５１と、システムバス２０に接続されてデュアルポート
ＲＡＭ５１とシステムバス２０との間のデータの送受信
等を行なうシステムバス制御回路５２と、内部バス３３
に接続されたダイレクト・メモリ・アクセス（ＤＭＡ）
制御回路５３とを有する。ＤＭＡ制御回路５３は内部バ
ス３３を制御する内部バス制御回路と、アドレス発生器
及びタイミング制御回路とを有している。

【００２０】処理モジュール１０と共有メモリモジュー
ル３０との間をシステムバス２０を介して接続する接続
ユニット１３，３２は、１回のアクセスを起動転送、応
答転送に分離して行うスプリット転送方式を採用してい
る。このスプリット転送方式のバス制御においては、各
モジュールごとにユニットＩＤを割り付け、ユニットＩ
Ｄをバス上のモジュール識別子とする。

【００２１】図７は接続ユニット１３，３２で使用する
起動転送コマンドＳＣと応答転送コマンドＥＣの例を示
す。図７の起動転送コマンドＳＣにおいて、ＤＩＤ（De
stination ID) は受信先モジュールのユニットＩＤであ
り、ＳＩＤ（Source ID)は送信元モジュールユニットＩ
Ｄである。またオペランドはアクセス種類を示す。アク
セス種類としては、共有メモリモジュール３０に対する
メモリアクセスの他に、共有メモリモジュール３０や他
の処理モジュール１０に対するホルト指示、或いはリセ
ット指示などの制御レジスタのアクセス等がある。更に
ＢＣＴ（Byte Count) は、共有メモリモジュール３０の
アクセスにおけるデータ容量を示す。

【００２２】一方、応答転送コマンドＥＣにおけるＤＩ
Ｄ、ＳＩＤは起動転送コマンドＳＣと同じであるが、終
結コードはアクセス先における終結状態、すなわち正常
終結と異常終結のいずれかをコード化したものである。

【００２３】図８はシステムバス２０により処理モジュ
ール１０から共有メモリモジュール３０にデータを転送
して書き込む書き込みアクセス（ストアアクセス）の動
作説明図である。まず、アクセス元の処理モジュール１
０は、起動転送コマンドＳＣを作成する。すなわち、自
己のユニットＩＤを示す発信元ＩＤコードＳＩＤ、アク
セス先の共有メモリモジュール３０のユニットＩＤを示
す相手先ＩＤコードＤＩＤ、メモリ書き込みアクセスを
示すオペランド、アクセスデータ容量を示すＢＣＴによ
って構成される起動転送コマンドＳＣを作成する。シス
テムバス２０上には起動転送コマンドＳＣに続いて、ア
クセス先の共有メモリモジュール３０上のアクセスアド
レスＡ及び書き込むべきータＤを送信する。

【００２４】受信側の共有メモリモジュール３０はシス
テムバス２０上を監視し、起動転送コマンドＳＣに含ま
れる受信先を示すＤＩＤと自己のユニットＩＤを比較
し、両者一致した場合に受信動作を行なう。受信動作を
行なった共有メモリモジュール３０は、共有メモリモジ
ュール３０内に設けた共有メモリユニット３１（図４参
照）に書き込みアクセスを行い、書き込みアクセスの終
結コードを含め、転送方向が起動転送と応答転送では逆
のためＤＩＤとＳＩＤを交換した応答転送コマンドＥＣ
を作成してアクセス元の処理モジュール１０に対して送
信する。

【００２５】アクセス元の処理モジュール１０は、シス
テムバス２０上を監視し、応答転送コマンドＥＣ中の相
手先を示すＤＩＤが自己のユニットＩＤと一致した場合
に受信動作を行い、１回のアクセスを終了する。この起
動転送コマンドＳＣの送信終了後から応答転送コマンド
ＥＣの送信の開始までの間の空き時間については、他の
アクセスにおける起動転送コマンドＳＣ或いは応答転送
コマンドＥＣの転送にシステムバス２０を使用しても良
い。

【００２６】上記のアクセスにはプログラムモードとＤ
ＭＡモードの２モードがあり、プログラムモードはソフ
トウェアに基づく中央処理ユニット１２の命令により物
理アドレスで直接アクセスするモードである。また、Ｄ
ＭＡモードはアクセスすべき共有メモリモジュール３０
を選択し、アクセスアドレスと転送長とを指定して処理
モジュール１０と共有メモリモジュール３０との間のデ
ータ転送を起動するモードである。

【００２７】すなわち、本実施例では各処理モジュール
１０の物理アドレス空間は共有メモリモジュール空間
と、処理モジュール固有空間とに大別され、共有メモリ
モジュール空間が各処理モジュール１０の物理アドレス
空間に直接マップされている。上記の共有メモリモジュ
ール空間はすべての処理モジュール１０に共通なアドレ
ス空間で、複数の共有メモリモジュール３０によって構
成され、各処理モジュール１０の物理アドレスによって
直接アクセスすることができる。従って、共有メモリモ
ジュール３０には、すべての処理モジュール１０で共通
に必要なデータのみが格納される。

【００２８】一方、処理モジュール固有空間は各処理モ
ジュール１０のハードウェアリソース固有の空間であ
り、各処理モジュール１０の搭載台数分の多重アドレス
空間であり、その一部には各処理モジュール１０が必要
とするオペランドや各処理モジュール１０に固有のデー
タなどが格納される。

【００２９】前記プログラムモードには、１アクセス命
令につき１ワード単位で行なう同期アクセス方式と、１
アクセス命令につき複数ワードからなるブロック単位で
行なう非同期アクセス方式とがある。

【００３０】本実施例では前記した本出願人の先の提案
方式と同様に非同期アクセス方式により共有メモリモジ
ュール３０へのブロック書き込みを行なうものである。
本実施例の非同期アクセス方式による共有メモリモジュ
ール３０の書き込み手順について図９と共に説明する。

【００３１】まず、処理モジュール１０内の中央処理ユ
ニット１２からソフトウェアに基づいて発行された共有
メモリモジュール３０に対する物理アドレスｎの書き込
み要求及びデータと、バッファ長が（ｘ＋１）ワードよ
りなることを示すバッファ長指示信号とが接続ユニット
１３に入力されると、接続ユニット１３は内部バッファ
４１に相当するデュアルポートＲＡＭ４６に物理アドレ
スｎのデータを格納し、かつ、内部のバッファ長設定レ
ジスタ６２にバッファ長指示信号Ｗ．ＷＢＵＦ．ＳＩＺ
Ｅを格納する。

【００３２】続いて、中央処理ユニット１２は共有メモ
リモジュール３０に対する上記の物理アドレスｎに引続
く物理アドレスｎ＋１からｎ＋ｘまでの各データを順次
接続ユニット１３へ送出し、接続ユニット１３内のデュ
アルポートＲＡＭ４６に順次格納していく。そして、物
理アドレス（ｎ＋ｘ）のデータ格納によりバッファ長設
定レジスタ６２に格納されたデータのワード数が、バッ
ファ長設定レジスタ６２に格納されている値（ｘ＋１）
と等しくなると、接続ユニット１３はシステムバス２０
を介して共有メモリ３０に対してブロック書き込み要求
を発行すると共に、デュアルポートＲＡＭ４６に格納さ
れている物理アドレスｎから（ｎ＋ｘ）までの計（ｘ＋
１）ワードのデータを１ブロックのデータとして読み出
して共有メモリモジュール３０に転送して共有メモリユ
ニット３１に書き込む。

【００３３】これにより、前述したように中央処理ユニ
ット１２の高速動作が可能となると共に、バッファ長設
定レジスタ６２に設定されるバッファ長のワード数に応
じてブロック書き込みするデータ数を必要に応じて可変
することができるため、システムバス２０の負荷を低減
することができる。

【００３４】ここで、上記のブロック書き込みは命令非
同期動作となるので、命令終結後に検出される例外（例
えば共有メモリモジュール３０の非実装領域へアクセス
したとか、システムバス２０上でハードエラーが発生し
た）の処理が問題となる。ここで、命令非同期動作と
は、書き込み命令実行完了と実際の書き込み完了とが非
同期に行なわれることである。命令同期動作の場合に例
外が検出されると、該命令に同期して例外割り込みを発
生させれば、ソフトウェアはどの命令が失敗したかが、
スタックに格納される情報から簡単に認識できる。しか
し、上記のブロック書き込みのような命令非同期動作に
おいては、どの命令が失敗したかは一般には認識できな
い。そこで、ハードウェアによる実際の書き込みが失敗
した場合に、命令非同期動作（書き込み突き離し）にお
けるリカバリ処理が必要となる。

【００３５】そこで、本実施例においてはソフトウェア
のリカバリ処理を簡易に実現するために書き込み完了を
保証する書き込み用シリアライズ命令を用意し、書き込
み命令の後続に付加する。シリアライズ命令が発行され
ると、ハードウェアはその時点でバッファに格納されて
いる書き込み要求を実行した後に、シリアライズ命令の
実行を完了する。シリアライズ命令は書き込み完了をも
って終結し、書き込み中に例外が発生すると、命令に同
期して例外割り込みを発生させる。従って特定の書き込
み単位（極端には書き込み命令単位）に対して必ず後続
にシリアライズ命令を付加することによりハードウェア
の書き込みと、命令実行の同期を確立することができ
る。

【００３６】図１０は上記の書き込み動作を実現する接
続ユニット１３の要部の一実施例の構成図を示す。同図
中、図５と同一構成部分には同一符号を付し、その説明
を省略する。図１０において、内部バッファ制御回路４
５は少なくとも内部バッファ制御部６１、バッファ長設
定レジスタ６２、バイトカウントレジスタ（ＢＣＴ）６
３及び比較器６４を有する。レジスタ６２、ＢＣＴ６３
及び比較器６４は前記制御手段４２を構成している。

【００３７】レジスタ６２は中央処理ユニット（図１３
の１２）からのバッファ長指示信号Ｗ．ＷＢＵＦ．ＳＩ
ＺＥが示すバッファ長を保持する。ＢＣＴ６３は内部バ
ッファ制御部６１からの１ワードのデータ書き込み毎に
インクリメントされるレジスタである。比較器６４はレ
ジスタ６２とＢＣＴ６３の両出力値が一致したときに一
致信号を出力する。

【００３８】また、システムバス制御回路４３は送信回
路（ＳＮＤＣ）６５及び受信回路（ＲＣＶＣ）６６を少
なくとも有している。共有メモリモジュール３０へのデ
ータ書き込み時には中央処理ユニット（図１３の１２）
からのデータが内部バス（図３，図５中の１６）の一部
を構成するデータバス１６１、デュアルポートＲＡＭ４
６及び上記内部バスの一部を構成するデータバス１６２
を夫々介してＳＮＤＣ６５に入力され、更にこれよりシ
ステムバス２０へ送出される。

【００３９】一方、共有メモリモジュール３０のデータ
読み出し時には、共有メモリモジュール３０から読み出
されたデータがシステムバス２０を介してＲＣＶＣ６６
に入力されてここで一旦受信保持された後、データバス
１６２を介してデュアルポートＲＡＭ４６に格納された
後、中央処理ユニット１２からのアクセスに応じて読み
出される。なお、内部バッファ制御部６１はデュアルポ
ートＲＡＭ４６に対するアドレス（共有メモリモジュー
ル３０へのデータ書き込み時にはＡＤＲ１、共有メモリ
モジュール３０からのデータ読み出し時にはＡＤＲ２）
を生成する。

【００４０】次に本実施例の動作について説明する。中
央処理ユニットト１２が共有メモリモジュール３０に対
する書き込み要求及びデータと、書き込もうとするブロ
ック長（バッファ長）を示すバッファ長指示信号Ｗ．Ｗ
ＢＵＦ．ＳＩＺＥとを発行すると、内部バス制御回路４
４を通して内部バッファ制御部６１に書き込み命令が入
力され、バッファ長指示信号Ｗ．ＷＢＵＦ．ＳＩＺＥが
示すバッファ長（すなわち、１ブロックのワード数）が
レジスタ６２に格納される。また、上記バッファ長指示
信号Ｗ．ＷＢＵＦ．ＳＩＺＥは内部バッファ制御部６１
にも入力される。

【００４１】内部バッファ制御部６１は上記書き込み命
令を認識すると、デュアルポートＲＡＭ４６のバッファ
領域にデータを格納し、中央処理ユニット１２に対して
格納応答を返し、更にＢＣＴ６３を格納したデータのワ
ード数だけ歩進する。以下、上記と同様の動作が繰り返
され、ＢＣＴ６３の値がレジスタ６２に格納されている
バッファ長に一致すると、比較器６４は中央処理ユニッ
ト１２から指定された１ブロック分のデータがデュアル
ポートＲＡＭ４６に格納され終わったことを示す格納終
了信号ＢＵＦ．ＦＵＬＬを内部バッファ制御部６１へ出
力する。

【００４２】内部バッファ制御部６１はこの格納終了信
号ＢＵＦ．ＦＵＬＬを入力されると、その後の共有メモ
リモジュール３０に対する中央処理ユニット１２からの
書き込みを阻止し、デュアルポートＲＡＭ４６のコマン
ド格納領域にコマンド、送信元ＩＤ、データ容量を格納
し、またアドレス領域にアクセスアドレスを格納した
後、送信回路（ＳＮＤＣ）６５に対してシリアライズを
要求するためにブロック書き込み要求信号ＢＷ．ＲＥＱ
を出力する。

【００４３】ブロック書き込み要求信号ＢＷ．ＲＥＱを
受けたＳＮＤＣ６５はデュアルポートＲＡＭ４６からコ
マンド、アクセスアドレス及び書き込みデータを夫々読
み出して、共有メモリモジュール３０に対してシステム
バス２０を介したブロック書き込みを行なう。

【００４４】ＳＮＤＣ６５は共有メモリモジュール３０
からの書き込み完了応答を受け取ると、内部バッファ制
御部６１に対してシリアライズが完了したことを示すＢ
Ｗ．ＥＮＤ信号を出力する。このＢＷ．ＥＮＤ信号を受
けた内部バッファ制御部６１は中央処理ユニット１２か
らの共有メモリモジュール３０に対する新たな書き込み
命令の受け付けを再開する。

【００４５】なお、前記格納終了信号ＢＵＦ．ＦＵＬＬ
が出力される前に、内部バッファ長設定レジスタ６２に
対するアクセスが行なわれた場合も、上記と同様に内部
バッファ制御部６１は適当なタイミングでＳＮＤＣ６５
に対してブロック書き込み要求信号ＢＷ．ＲＥＱを出力
する。

【００４６】ところで、共有メモリモジュール３０への
ブロック書き込みに際して、バッファ長を変更可能なよ
うにすると、例えば図１１に示す如く、ルーチンＡでは
共有メモリモジュール３０に対するブロック書き込みが
Ａ１〜Ａ４の連続する４ワードで行なわれ、ルーチンＢ
ではブロック書き込みがＢ１〜Ｂ８の連続する８ワード
で行なわれ、かつ、ルーチンＡとＢとが交互に繰り返さ
れるようにすることができる。

【００４７】この場合、通常は図１１に示す如く共有メ
モリモジュール３０への書き込みに先立ち、中央処理ユ
ニットが接続ユニット内のデュアルポートＲＡＭ４６の
バッファ長の変更命令を出力し、更にルーチンＡ又はＢ
の内部バッファへの書き込みを実行してからシリアライ
ズ命令に基づくブロック書き込みを実行することとな
る。しかし、この場合はルーチンＡとＢを各２回ずつ計
４回実行するのに全部で３２命令かかる。

【００４８】これに対して、本実施例ではバッファ長指
示信号Ｗ．ＷＢＵＦ．ＳＩＺＥによるバッファ長変更命
令とシリアライズ命令とを同一のレジスタ６２に割り付
け、バッファ長変更と内部バッファ制御部６１へのシリ
アライズ命令とが同時に実行できるようにしたため、図
１２に模式的に示す如く、上記と同様にルーチンＡとＢ
を各２回ずつ計４回実行するのに、計２９命令で済み、
命令実行数が通常よりも低減されている。従って、中央
処理ユニット１２の負荷が軽減し、システム性能の向上
に効果がある。なお、中央処理ユニット１２がレジスタ
６２の読み出しを行なった場合には、バッファ長の変更
は行なわず、シリアライズ命令のみが実行される。

【００４９】次に本実施例のバッファ長設定命令の割り
付けアドレスについて説明する。処理モジュール１０内
の中央処理ユニット１２及びメインメモリ１１上で走行
するオペレーティングシステム（ＯＳ）は一般に階層構
造をとっており、図１３に示す如く物理レジスタにアク
セスする下位層７１は中位層７２からアクセスされる。
また上位層７３は中位層７２のみアクセスされる。従っ
て、接続ユニット１３内に存在するバッファ長設定レジ
スタ６２等の物理レジスタは、中位層７２や上位層７３
からのアクセスは許されていない。しかし、本実施例に
おいて、中央処理ユニット１２によりバッファ長の設定
を動的に行なうためには、中位層７２又は上位層７３か
らバッファ長設定レジスタ６２への書き込みを許さなく
てはならない。

【００５０】そこで、本実施例ではバッファ長設定レジ
スタ６２に書き込まれるバッファ長指示信号（バッファ
長設定命令）のアドレスを、接続ユニット１３内のバッ
ファ長設定レジスタ６２以外の他の制御レジスタへの命
令とは異なるページに割り付けることにより、仮想アド
レス空間にマッピングすることを可能としている。

【００５１】これにより、本実施例では図１４に示す如
く、バッファ長設定レジスタ６２は下位層８１のみから
アクセスされる接続ユニット１３内の他の制御レジスタ
とは異なり、中位層８２（又は上位層８３）から直接ア
クセスすることができ、このことからバッファ長をデー
タの転送容量に応じて適切に変更設定できる。

【００５２】

【発明の効果】上述の如く、本発明によれば、内部バッ
ファに格納される共有メモリモジュールにブロック書き
込みされるデータ長を常にブロック書き込みに必要なデ
ータ長に過不足なく設定変更することができるため、シ
ステムバスの負荷を低減することができる。また、本発
明ではバッファ長指示信号によりブロック書き込みのシ
リアライズ命令も同時に行なうことにより、シリアライ
ズ命令の新たな発行を不要にしたため、中央処理ユニッ
トの命令実行回数を低減でき、更にバッファ長設定レジ
スタを他のレジスタと別ページのアドレスに割り付ける
ことにより、仮想アドレス空間へのマッピングを可能と
したため、ＯＳの中位層又は上位層からの直接アクセス
により、バッファ長の変更を動的に行なうことができる
等の特長を有するものである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明が適用される計算機システムの構成図で
ある。

【図３】処理モジュールの構成図である。

【図４】共有メモリモジュールの構成図である。

【図５】接続ユニットの一例の構成図である。

【図６】共有メモリモジュール内の接続ユニットの一例
の構成図である。

【図７】接続ユニットで使用するコマンドのフォーマッ
ト説明図である。

【図８】共有メモリの書き込みアクセスの動作説明図で
ある。

【図９】本発明の一実施例の書き込み動作説明図であ
る。

【図１０】本発明の要部の一実施例の構成図である。

【図１１】デュアルポートＲＡＭのバッファ長変更とブ
ロック書き込みとの一般的な例の説明図である。

【図１２】本発明の一実施例におけるデュアルポートＲ
ＡＭのバッファ長変更とブロック書き込み動作説明図で
ある。

【図１３】物理レジスタアクセスの一般的な例を示す図
である。

【図１４】本発明の一実施例におけるバッファ長設定レ
ジスタのアクセス説明図である。

【符号の説明】

１０ 処理モジュール １１ メインメモリ １２ 中央処理ユニット（ＣＰＵ） １３ 接続ユニット（ＳＢＣ） １６，３３ 内部バス ２０ システムバス ３０ 共有メモリモジュール（ＳＳＭ） ３１ 共有メモリユニット ３２ 接続ユニット ４１ 内部バッファ ４２ 制御手段 ４３ システムバス制御回路 ４４ 内部バス制御回路 ４５ 内部バッファ制御回路 ４６，５１ デュアルポートＲＡＭ ４８ レジスタ ６１ 内部バッファ制御部 ６２ バッファ長設定レジスタ ６３ バイトカウントレジスタ（ＢＣＴ） ６４ 比較器 ６５ 送信回路（ＳＮＤＣ） ６６ 受信回路（ＲＣＶＣ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 肇 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 船木 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくともメインメモリ（１１）、中央
   処理ユニット（１２）及びシステムバス（２０）への接
   続ユニット（１３）を備えた一又は二以上の処理モジュ
   ール（１０）と、少なくとも共有メモリユニット（３
   １）及び前記システムバス（２０）への接続ユニット
   （３２）を備えた一又は二以上の共有メモリモジュール
   （３０）とを有する計算機システムの、前記処理モジュ
   ール（１０）内の接続ユニット（１３）が前記中央処理
   ユニット（１２）による前記共有メモリモジュール（３
   ０）への書き込み命令を認識したときには、複数のデー
   タワードを前記システムバス（２０）を介して前記共有
   メモリモジュール（３０）にブロック書き込みを行なう
   非同期アクセス方式であって、 前記処理モジュール（１０）内の接続ユニット（１３）
   は、少なくとも前記中央処理ユニット（１２）からの前
   記複数のデータワードを一旦格納する内部バッファ（４
   １）と、 前記中央処理ユニット（１２）から通知された１ブロッ
   クのワード数のデータを前記内部バッファ（４１）に格
   納した後で、前記ブロック書き込みのために該内部バッ
   ファ（４１）から該１ブロックのワード数のデータを前
   記システムバス（２０）へ送出する制御手段（４２）と
   を有することを特徴とする共有メモリの非同期アクセス
   方式。
2. 【請求項２】 前記制御手段（４２）は、前記中央処理
   ユニット（１２）からの前記内部バッファ（４１）のバ
   ッファ長指示信号を格納するレジスタ（６２）と、前記
   内部バッファ（４１）に書き込まれたワード数を計数す
   るカウンタ（６３）と、該レジスタ及びカウンタ（６
   ２，６３）の両記憶値が一致したとき書き込み終了信号
   を出力する比較器（６４）とよりなることを特徴とする
   請求項１記載の共有メモリの非同期アクセス方式。
3. 【請求項３】 前記バッファ長指示信号を前記レジスタ
   （６２）に格納すると同時に、前記ブロック書き込みの
   ためのシリアライズ命令を実行することを特徴とする請
   求項２記載の共有メモリの非同期アクセス方式。
4. 【請求項４】 前記レジスタ（６２）は前記接続ユニッ
   ト（１３）を制御する他の制御レジスタとは別ページの
   アドレスに割り付けられていることを特徴とする請求項
   ２記載の共有メモリの非同期アクセス方式。