JP2936036B2 - メモリアクセス装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリアクセス装置に係
り、特に処理モジュールと共有メモリモジュールとがシ
ステムバスを介して接続された計算機システムにおい
て、処理モジュールがシステムバスを介して共有メモリ
モジュールに読み出し命令のアクセスを要求するメモリ
アクセス装置に関する。

【０００２】少なくともメインメモリ、中央処理ユニッ
ト及びシステムバスへの接続ユニットを備えた一又は二
以上の処理モジュールと、少なくとも共有メモリユニッ
ト及びシステムバスへの接続ユニットを備えた一又は二
以上の共有メモリモジュールとがシステムバスを介して
接続された計算機システムにおいて、処理モジュールが
自己の物理アドレス空間に存在する共有メモリモジュー
ルのアドレス空間をシステムバスを介して物理アドレス
により直接アクセスする同期アクセス装置を採用する
と、システムバスによるデータ転送は１アクセス命令に
同期して１ワード単位で行なわれる。

【０００３】従って、上記の共有メモリの同期アクセス
装置では多数の処理モジュールがシステムバスに接続さ
れる場合は、システムバスのアクセス頻度が増加するた
め、システム性能向上のためには共有メモリモジュール
のアクセスの高速化とシステムバスのオーバヘッド低減
を目的として、処理モジュールが共有メモリモジュール
を非同期でアクセスすると共に、共有メモリモジュール
から読み出されたデータを格納する処理モジュールの内
部バッファの内容の有効／無効の判定及び無効化をでき
るだけハードウェアで行なうことで、処理モジュール内
の中央処理ユニットの処理を低減するメモリアクセス装
置が必要とされる。

【０００４】

【従来の技術】前記した計算機システムを対象とするメ
モリアクセス装置として、本出願人は処理モジュール内
の接続ユニットに内部バッファを設け、接続ユニットが
中央処理ユニットによる共有メモリモジュールへの読み
出し命令を認識した際に、前記システムバスを介して前
記共有メモリモジュールにブロック読み出しを要求する
メモリアクセス装置を提案した。

【０００５】このメモリアクセス装置によれば、処理モ
ジュール内の接続ユニットからのブロック読み出し要求
を受信した共有メモリモジュールは、共有メモリユニッ
トからアクセスアドレスの１ワードを含む連続した所定
ワード数からなる１ブロック分のデータを読み出し、シ
ステムバスを介して処理モジュールへ送信する。

【０００６】処理モジュールはこの１ブロック分のデー
タを受信して接続ユニット内蔵の内部バッファに格納し
た後、その格納データのうち中央処理ユニットからの読
み出し命令に対応したデータを中央処理ユニットへ送出
する。これにより、システムバスのオーバヘッドの低減
と処理モジュールの共有メモリモジュールの高速読み出
しができる。

【０００７】

【発明が解決しようとする課題】しかるに、上記本出願
人の提案になるメモリアクセス装置では処理モジュール
の中央処理ユニットのデータ処理が終了した場合、接続
ユニット内の内部バッファの内容を無効化するが、その
無効化は中央処理ユニットが内部バッファ無効化命令を
実行することによって行なわれていた。そのため、処理
モジュール内で動作するソフトウェアは或る処理単位で
接続ユニットの内部バッファの無効化命令を実行すると
いうオーバヘッドがあり、中央処理ユニットの負担が大
である。

【０００８】また、上記の提案装置では、共有メモリモ
ジュールからのデータを内部バッファに格納した後、ソ
フトウェアが内部バッファの無効化指示を行なわなかっ
た場合、内部バッファに共有メモリモジュールからのデ
ータが保持され続け、長時間経過後にソフトウェアが共
有メモリモジュールの内容を読み出した際に、アクセス
アドレスが前回のそれと偶然に一致し内部バッファの格
納データを読み出すことがある。

【０００９】共有メモリモジュールの記憶データは各処
理モジュールが共有して読み書きできるため、長時間経
過後は共有メモリユニットと処理モジュールの接続ユニ
ット内の内部バッファの両記憶データ内容に不一致が発
生する可能性がある。このような不一致が発生したデー
タを使用すると、計算機システムのデータ破壊の危険性
がある。

【００１０】本発明は以上の点に鑑みなされたもので、
処理モジュールの接続ユニットの内部バッファの内容を
無効化する複数の回路部を設けることにより、上記の課
題を解決したメモリアクセス装置を提供することを目的
とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は図１に示すように、システムバス２０に接
続し、当該システムバス２０を介して前記システムバス
２０に接続している共有メモリ３０にブロック書き込み
を要求するメモリアクセス装置であって、前記共有メモ
リ３０から読み出されたデータを格納するデータ格納手
段４１と、前記共有メモリ３０への読み出し命令のアク
セスアドレスの連続性を判定する判定手段４４と、前記
アクセスアドレスの連続性が途切れた場合に前記データ
格納手段４１の内容を無効化する手段とを備えたことを
特徴とする。 なお、図１に示す計算機システムは、少な
くともメインメモリ１１、中央処理ユニット１２及びシ
ステムバス２０への接続ユニット１３を備えた一又は二
以上の処理モジュール１０と、少なくとも共有メモリユ
ニット及びシステムバス２０への接続ユニットを備えた
一又は二以上の共有メモリモジュール（共有メモリ）３
０とを有する。処理モジュール１０内の接続ユニット１
３は、少なくとも共有メモリモジュール３０から読み出
されたデータを格納する内部バッファ（データ格納手
段）４１と、システムバス２０に接続されるシステムバ
ス制御回路４２と、中央処理ユニット１２に内部バス１
６を介して接続される内部バス制御回路４３と、内部バ
ス制御回路４３からの信号に基づき内部バッファ４１の
書き込み／読み出し制御を行なう内部バッファ制御回路
（判定手段）４４とを有する。

【００１２】

【作用】本発明では、中央処理ユニット１２による共有
メモリモジュール３０への読み出しを接続ユニット１３
が認識した際に、接続ユニット１３がシステムバス２０
を介して共有メモリモジュール３０にブロック読み出し
を要求し、それを受けて共有メモリユニットから読み出
されたブロック読み出しデータがシステムバス２０及び
システムバス制御回路４２を通して内部バッファ４１に
格納される。ここで、共有メモリユニットに格納されて
いるデータは、一又は二以上の処理モジュール１０によ
り共通に使用されるデータであり、一つの処理で必要と
されるデータはある程度連続したアドレス領域に格納さ
れている。そのため、上記のように中央処理ユニット１
２からの共有メモリユニットから中央処理ユニット１２
の読み出しアドレスを含む連続したアドレス領域の所定
ワード数のデータを１ブロックのデータとして読み出し
て内部バッファ４１に格納し、その後、接続ユニット１
３が中央処理ユニット１２からの次のアドレスの共有メ
モリユニットのデータの読み出しを認識した場合、内部
バッファ４１から対応するデータを中央処理ユニット１
２に送出することにより、高速に応答することができ
る。

【００１３】そこで、内部バッファ制御回路４４は中央
処理ユニット１２から内部バッファ４１に格納されてい
る共有メモリユニットのデータを読み出すアクセスアド
レスが不連続となった場合、中央処理ユニット１２の一
連のデータ処理は終了したものとして内部バッファ４１
の無効化を行ない、内部バッファ４１を新たなアクセス
の受付けが可能な状態とする。

【００１４】また、中央処理ユニット１２の一連のデー
タ処理終了後、次の一連のデータ処理を行なう場合、デ
ータ処理の前処理が必要となるため、次の共有メモリユ
ニットの読み出しを開始するまでに時間がかかる。そこ
で、内部バッファ制御回路４４は中央処理ユニット１２
が内部バッファ４１の内容を設定時間以上読み出さなか
った場合、中央処理ユニット１２は一連のデータ処理を
終了したものと判断して内部バッファ４１の内容の無効
化を行なう。

【００１５】更に、内部バス制御回路４３は中央処理ユ
ニット１２が接続ユニット１３を経由する他の動作（例
えば共有メモリモジュール３０への書き込み）を実行し
た場合、一連のデータの処理が終ったものと判断して内
部バッファ４１の内容を無効化する。

【００１６】このように、本発明では内部バッファ制御
回路４４又は内部バス制御回路４３により複数の無効化
機能を備えているので、中央処理ユニット１２のソフト
ウェアによる無効化処理を低減することができる。

【００１７】

【実施例】図２は本発明が適用される計算機システムの
構成図を示す。計算機システムは複数の処理モジュール
１０と複数の共有メモリモジュール３０がシステムバス
ハンドラ２５によりアービトレーションの集中管理され
る共有システムバス２０を介して、相互に接続されるマ
ルチプロセッサシステム構成が採られる。なお、この図
ではシステムバス２０が一つとして示されているが、シ
ステムバス２０を複数備え、各々の処理モジュール１０
及び共有メモリモジュール３０が、独立した複数のシス
テムバスにより接続される構成としてもよい。

【００１８】図３は図２中の処理モジュール１０の構成
図を示す。処理モジュール１０は少なくともメインメモ
リ１１と、中央処理ユニット（ＣＰＵ）１２と、システ
ムバス２０への接続を処理するための接続ユニット（Ｓ
ＢＣ）１３と、これらを相互に接続する内部バス１６と
よりなる。処理モジュール１０は自らの備える中央処理
ユニッ１２及びメインメモリ１１上で動作するソフトウ
ェアが走行して、これらのソフトウェアが通信要求元と
なりながら相互に協調して一連の動作を行なうよう構成
されている。ここで、処理モジュール１０内の中央処理
ユニット１２は、自モジュール内のメインメモリ１１等
からのみ命令コードをフェッチする。また、接続ユニッ
ト（ＳＢＣ）１３は固有のユニット番号が割り付けられ
る。また、内部バス１６はアクセスアドレスを示すアド
レスバスと、データを伝搬するデータバスと、複数の制
御信号で構成されている。

【００１９】図４は図２中の共有メモリモジュール３０
の構成図を示す。共有メモリモジュール３０は少なくと
も共有メモリユニット３１と、システムバス２０への接
続を処理するための接続ユニット３２と、これらユニッ
ト間を相互に接続する内部バス３３とよりなる。共有メ
モリユニット３１には図２に示した複数の処理モジュー
ル１０で共有化が必要なデータが格納される。

【００２０】図５は処理モジュール１０内の接続ユニッ
ト（ＳＢＣ）の一例の構成図を示す。同図中、図１乃至
図３と同一構成部分には同一符号を付してある。図５に
おいて、接続ユニット（ＳＢＣ）１３は、デュアルポー
トＲＡＭ（ランダム・アクセス・メモリ）４６と、シス
テムバス２０に接続されてデュアルポートＲＡＭ４６と
システムバス２０との間のデータの送受信等を行なうシ
ステムバス制御回路４２と、内部バス１６に接続された
内部バス制御回路４３と、デュアルポートＲＡＭ４６の
書き込み、読み出し制御等を行なう内部バッファ制御回
路４４とよりなる。デュアルポートＲＡＭ４６は前記し
た内部バッファ４１を構成している。

【００２１】図６は共有メモリモジュール３０内の接続
ユニット３２の一例の構成図を示す。同図中、図１，図
２，図４と同一構成部分には同一符号を付してある。図
６において、接続ユニット３２はデュアルポートＲＡＭ
５１と、システムバス２０に接続されてデュアルポート
ＲＡＭ５１とシステムバス２０との間のデータの送受信
等を行なうシステムバス制御回路５２と、内部バス３３
に接続されたダイレクト・メモリ・アクセス（ＤＭＡ）
制御回路５３とを有する。ＤＭＡ制御回路５３は内部バ
ス３３を制御する内部バス制御回路と、アドレス発生器
及びタイミング制御回路とを有している。

【００２２】処理モジュール１０と共有メモリモジュー
ル３０との間をシステムバス２０を介して接続する接続
ユニット１３，３２は、１回のアクセスを起動転送、応
答転送に分離して行うスプリット転送方式を採用してい
る。このスプリット転送方式のバス制御においては、各
モジュールごとにユニットＩＤを割り付け、ユニットＩ
Ｄをバス上のモジュール識別子とする。

【００２３】図７は接続ユニット１３，３２で使用する
起動転送コマンドＳＣと応答転送コマンドＥＣの例を示
す。図７の起動転送コマンドＳＣにおいて、ＤＩＤ（De
stination ID) は受信先モジュールのユニットＩＤであ
り、ＳＩＤ（Source ID)は送信元モジュールユニットＩ
Ｄである。またオペランドはアクセス種類を示す。アク
セス種類としては、共有メモリモジュール３０に対する
メモリアクセスの他に、共有メモリモジュール３０や他
の処理モジュール１０に対するホルト指示、或いはリセ
ット指示などの制御レジスタのアクセス等がある。更に
ＢＣＴ（Byte Count) は、共有メモリモジュール３０の
アクセスにおけるデータ容量を示す。

【００２４】一方、応答転送コマンドＥＣにおけるＤＩ
Ｄ、ＳＩＤは起動転送コマンドＳＣと同じであるが、終
結コードはアクセス先における終結状態、すなわち正常
終結と異常終結のいずれかをコード化したものである。

【００２５】図８は共有メモリモジュール３０から処理
モジュール１０にデータを読み出す読み出しアクセス
（フェッチアクセス）の動作説明図である。まず、アク
セス元の処理モジュール１０の接続ユニット１３は、起
動転送コマンドＳＣを作成する。すなわち、自己のユニ
ットＩＤを示す発信元ＩＤコードＳＩＤ、アクセス先の
共有メモリモジュール３０のユニットＩＤを示す相手先
ＩＤコードＤＩＤ、メモリ読み出しアクセスの種類を示
すオペランド、アクセスデータ容量を示すＢＣＴで構成
される起動転送コマンドＳＣを作成する。システムバス
２０上には起動転送コマンドＳＣに続いて、アクセス先
の共有メモリモジュール３０上のアクセスアドレスＡを
送信する。

【００２６】一方、受信側の共有メモリモジュール３０
内の接続ユニット３２はシステムバス２０上を監視し、
起動転送コマンドＳＣに含まれる受信先を示すＤＩＤと
自己のユニットＩＤを比較し、一致した場合に受信動作
を行なう。受信動作を行なった共有メモリモジュール３
０は、共有メモリモジュール３０内の共有メモリユニッ
ト３１（図４参照）に読み出しアクセスを行ない、読み
出しアクセスの終結コードを含め、転送方向が起動転送
と応答転送では逆のためＤＩＤとＳＩＤを交換した応答
転送コマンドＥＣ及び読み出しデータＤをアクセス元の
処理モジュール１０に対して送信する。

【００２７】アクセス元のプロセッサモジュール１０
は、システムバス２０上を監視し、応答転送コマンドＥ
Ｃ中の相手先を示すＤＩＤが自己のユニットＩＤと一致
した場合に受信動作を行い、１回の読み出しアクセスが
終了する。この読み出しアクセスには、プログラムモー
ドとＤＭＡモードの２モードがあり、いずれのアクセス
においてもシステムバス２０上での動作は同じである。

【００２８】ここで、プログラムモードはソフトウェア
に基づく中央処理ユニット１２の命令により物理アドレ
スで直接アクセスするモードである。また、ＤＭＡモー
ドはアクセスすべき共有メモリモジュール３０を選択
し、アクセスアドレスと転送長とを指定して処理モジュ
ール１０と共有メモリモジュール３０との間のデータ転
送を起動するモードである。

【００２９】すなわち、本実施例では各処理モジュール
１０の物理アドレス空間は共有メモリモジュール空間
と、処理モジュール固有空間とに大別され、共有メモリ
モジュール空間が各処理モジュール１０の物理アドレス
空間に直接マップされている。上記の共有メモリモジュ
ール空間はすべての処理モジュール１０に共通なアドレ
ス空間で、複数の共有メモリモジュール３０によって構
成され、各処理モジュール１０の物理アドレスによって
直接アクセスすることができる。従って、共有メモリモ
ジュール３０には、すべての処理モジュール１０で共通
に必要なデータのみが格納される。

【００３０】一方、処理モジュール固有空間は各処理モ
ジュール１０のハードウェアリソース固有の空間であ
り、各処理モジュール１０の搭載台数分の多重アドレス
空間であり、その一部には各処理モジュール１０が必要
とするオペランドや各処理モジュール１０に固有のデー
タなどが格納される。

【００３１】前記プログラムモードには、１アクセス命
令につき１ワード単位で行なう同期アクセス方式と、１
アクセス命令につき複数ワードからなるブロック単位で
行なう非同期アクセス方式とがある。

【００３２】本実施例では前記した本出願人の先の提案
装置と同様に非同期アクセス方式により共有メモリモジ
ュール３０の読み出しを行なうことを前提としている。
このメモリアクセス装置による共有メモリモジュール３
０の読み出し手順について図９と共に説明する。まず、
処理モジュール１０内の接続ユニット１３が中央処理ユ
ニット１２からアドレスｎの１ワードの共有メモリモジ
ュール３０に対する読み出し要求を認識すると、接続ユ
ニット１３はシステムバス２０を介して共有メモリモジ
ュール３０に対してブロック読み出し要求を行なう。本
実施例では、１ブロックは４ワードからなり、よって上
記のブロック読み出し要求はアドレスｎ，ｎ＋１，ｎ＋
２及びｎ＋３の４ワードの読み出し要求である。

【００３３】このブロック読み出し要求を受信した共有
メモリモジュール３０は、共有メモリユニット３１のア
ドレスｎ，ｎ＋１，ｎ＋２，ｎ＋３から４ワードのデー
タを読み出し、システムバス２０を介して処理モジュー
ル１０へ送信する。この共有メモリモジュール３０から
の１ブロックのデータは処理モジュール１０の接続ユニ
ット１３で受信されて接続ユニット１３内のデュアルポ
ートＲＡＭ４６に格納され、そのうち中央処理ユニット
１２へ共有メモリモジュール３０の読み出し要求アドレ
スｎに対応したデータが送出される。

【００３４】引き続き、中央処理ユニット１２から次の
アドレスｎ＋１の１ワードの共有メモリモジュール３０
に対する読み出し要求が発行されると、この読み出し要
求を認識した接続ユニット１３が既にデュアルポートＲ
ＡＭ４６に格納されている、読み出し要求アドレスｎ＋
１に対応したデータを読み出して中央処理ユニット１２
へ返送する。

【００３５】以下、上記と同様にして中央処理ユニット
１２からアドレスｎ＋２，ｎ＋３と連続して読み出し要
求があると、接続ユニット１３は共有メモリモジュール
３０に対して読み出し要求を行ない、それにより共有メ
モリモジュール３０からの読み出しデータを受信すると
いう一連の動作を行なうのではなく、既にデュアルポー
トＲＡＭ４６に格納されている、読み出し要求アドレス
ｎ＋２，ｎ＋３に対応したデータを直ちに読み出して中
央処理ユニット１２へ送出するため、高速応答を行なう
ことができる。

【００３６】本実施例はこのような共有メモリモジュー
ル３０のブロック読み出しを行なうメモリアクセス装置
において、必要に応じて処理モジュール１０の接続ユニ
ット１３のハードウェアにて内部バッファ４１（すなわ
ちデュアルポートＲＡＭ４６）の内容の無効化を行な
う。図１０は本発明の要部の接続ユニット１３の一実施
例の構成図を示し、同図中、図５と同一構成部分には同
一符号を付してその説明を省略する。

【００３７】図１０において、内部バッファ制御回路４
４は、内部バッファ制御部６１、内部バッファ状態検出
部６２、内部バッファタイマ６３、アクセス開始アドレ
ス保持レジスタ（ＡＢ−ＨＯＬＤ）６４、バイトカウン
トレジスタ（ＢＣＴ）６５及びアドレス連続性判定回路
６６よりなる。アドレス連続性判定回路６６はＡＢ−Ｈ
ＯＬＤ６４の出力とＢＣＴ６５の出力とを加算する加算
器６６１と、この加算器６６１の出力加算結果とアドレ
スバス（ＡＢ）よりのアドレスとを夫々一致判定する比
較器６６２とよりなる。

【００３８】内部バッファ制御部６１はデュアルポート
ＲＡＭ４６のライトイネーブル端子に制御信号を送出し
てデュアルポートＲＡＭ４６の読み出し／書き込みを制
御すると共に、ＢＣＴ６５の出力と共にマルチプレクサ
６７にアドレス信号を送出する。マルチプレクサ６７で
選択されたアドレス信号はデュアルポートＲＡＭ４６の
アドレス端子に入力される。

【００３９】また、内部バス１６の一部を構成するデー
タバス（ＤＢ）はマルチプレクサ６８を介してデュアル
ポートＲＡＭ４６のデータ入力端子に接続される一方、
デュアルポートＲＡＭ４６のデータ出力端子に接続され
ている。内部バス制御回路４３は内部バス１６の一部を
構成するアドレスバス（ＡＢ）と制御信号とに接続さ
れ、共有メモリモジュール読み出しアドレス空間を内部
バッファ制御部６１に通知する。

【００４０】内部バッファ状態検出部６２は内部バッフ
ァ制御部６１の出力信号に基づいて検出したデュアルポ
ートＲＡＭ４６の状態をシステムバス制御回路４２に通
知し、またシステムバス制御回路４２よりの内部バッフ
ァ状態遷移信号に基づき内部バッファ制御部６１に状態
遷移を通知する。

【００４１】ここで、本実施例における内部バッファ状
態はＡ，Ｂ，ＢＲ及びＥＰの４種類ある。これらの状態
のうち状態Ａ（Available ）は、何ら保留状態を持た
ず、共有メモリモジュール３０への新たなアクセスの受
付けが可能な状態を示す。状態Ｂ（Busy) は共有メモリ
モジュール３０への読み出しを開始してからアクセスが
終了するまでの状態を示す。また、状態ＢＲ（Buffer R
eady）は共有メモリモジュール３０の読み出しが正常終
了し、内部バッファ（デュアルポートＲＡＭ４６）が有
効な状態を示す。更に状態ＥＰ（Exception Pending)は
共有メモリモジュール３０の読み出しが異常終了し、例
外処理を保留している状態を示す。

【００４２】これら４種類の内部バッファ状態は内部バ
ッファ制御回路４４又はシステムバス制御回路４２によ
り、図１１に示す如く状態遷移が行なわれる。いま内部
バッファ（デュアルポートＲＡＭ４６）がＡ状態にある
ものとすると、内部バッファ制御回路４４により、共有
メモリモジュール３０への読み出しアクセスを認識した
際に、図１１にで示す如くＢ状態に遷移する。

【００４３】また、共有メモリモジュール３０の読み出
しの正常終了がシステムバス制御回路４２で認識される
と、内部バッファ（デュアルポートＲＡＭ４６）は図１
１にで示す如く、Ｂ状態からＢＲ状態に遷移する。し
かし、共有メモリモジュール３０の読み出しが異常終了
のときは、システムバス制御回路４２により内部バッフ
ァ（デュアルポートＲＡＭ４６）は図１１にで示す如
くＢ状態からＥＰ状態へ遷移する。

【００４４】また、内部バッファ（デュアルポートＲＡ
Ｍ４６）がＢＲ状態のときに、無効化の指示があると、
図１１にで示す如くＡ状態に遷移する。更に、内部バ
ッファ（デュアルポートＲＡＭ４６）がＥＰ状態のとき
は、共有メモリモジュール空間へのアクセスにより、中
央処理ユニット１２に同期割込みを発生させ、図１１に
で示す如くＡ状態に遷移する。

【００４５】次に図１０に示す接続ユニットの一実施例
の動作について説明する。いま、デュアルポートＲＡＭ
４６がＡ状態にあるものとする。この状態で内部バス制
御回路４３が中央処理ユニット（図１，図３の１２）か
ら共有メモリモジュール（図１，図２，図４の３０）へ
の読み出し命令を認識した際にその旨を内部バッファ制
御部６１へ通知する。これにより、内部バッファ制御部
６１はデュアルポートＲＡＭ４６をＢ状態とする。ま
た、上記の共有メモリモジュール３０への読み出し開始
アドレスはＡＢ−ＨＯＬＤ６４に格納される。また、Ｂ
ＣＴ６５の内容がリセットされる。

【００４６】その後、前記したように共有メモリモジュ
ール３０に対してＡＢ−ＨＯＬＤ６４に格納された読み
出し開始アドレスの１ワード４バイトを含む例えば４ワ
ードからなる１ブロック分のブロック読み出し要求が行
なわれ、共有メモリユニット３１から１ブロック分のデ
ータが読み出されてデュアルポートＲＡＭ４６に書き込
まれる。

【００４７】この時システムバス制御回路４２はシステ
ムバス２０を監視し、自己宛の応答転送コマンドＥＣ中
の終結コードから正常終結か異常終結かを検出して内部
バッファ状態検出部６２に通知し、デュアルポートＲＡ
Ｍ４６を正常終結のときはＢＲ状態に遷移させ、異常終
結のときはＥＰ状態に遷移させる。

【００４８】本実施例はこのデュアルポートＲＡＭ４６
がＢＲ状態のときの、無効化機能に特徴があり、次にこ
の無効化機能の夫々について説明する。この無効化機能
にはアドレス連続性判定回路６６による中央処理ユニ
ット１２からの読み出し命令のアクセスアドレスの連続
性の判定機能、内部バッファ制御部６１と内部バッフ
ァタイマ６３とによる設定時間内の読み出し非実行の判
定機能、及び内部バス制御回路４３による読み出し命
令以外の他の命令の検出機能がある。

【００４９】まず、アドレス連続性判定回路６６の動作
につき説明するに、デュアルポートＲＡＭ４６に１ブロ
ック分のデータが格納され、読み出し開始アドレス（こ
れを“ｎ”とする）の１ワード分のデータが中央処理ユ
ニット１２に送出されると、ＢＣＴ６５からは１ワード
であるｍバイト（ここではｍ＝４）が出力され、加算器
６１でＡＢ−ＨＯＬＤ６４からの読み出し開始アドレス
ｎと加算される。これにより加算器６６１からは次のア
ドレスｎ＋１が出力される。

【００５０】この状態で中央処理ユニット１２からアド
レスバスＡＢを介して図１２に示す如く次の読み出しア
ドレスｎ＋１が入力されると、比較器６６２でこの読み
出しアドレスｎ＋１と加算器６６１の出力とが比較され
る。このときの加算器６６１の出力はアドレスｎ＋１を
示しているので、比較器６６２から一致を示す信号が取
り出されて内部バッファ制御部６１に入力される。

【００５１】これにより、内部バッファ制御部６１はア
ドレスの連続性ありと判断してデュアルポートＲＡＭ４
６のアドレス端子に次のアドレス（ｎ＋１）を入力して
１ワード分のデータをデータバスＤＢを介して中央処理
ユニット１２へ送出させる。この１ワード分のデータ読
み出しによりＢＣＴ６５に更にｍが入力され、その結果
ＢＣＴ６５の記憶内容は２ｍとなる。

【００５２】続いて、中央処理ユニット１２から、図１
２に示す如くアドレス（ｎ＋１）の次のアドレス（ｎ＋
２）でなく、仮にアドレス（ｎ＋３）が入力されたもの
とすると、比較器６６２はこの入力アドレス（ｎ＋３）
と、加算器６６１から取り出された（ｎ＋２ｍ）、すな
わち本来の次のアドレス（ｎ＋２）とを比較することと
なるため、不一致信号を発生する。

【００５３】これにより、内部バッファ制御部６１はア
ドレスの連続性がないと判断して、デュアルポートＲＡ
Ｍ４６を書き込み可能なＡ状態に遷移させる（つまり、
デュアルポートＲＡＭ４６の内容を無効とする）。な
お、アドレスの連続性を保ってデュアルポートＲＡＭ４
６から１ブロック分のデータが読み出され終ると、加算
器６６１の出力は１ブロックの最終アドレスの次のアド
レスを示し、比較器６６２から不一致信号が出力されて
デュアルポートＲＡＭ４６がＡ状態とされる。

【００５４】次に前記の読み出し非実行の判定機能に
ついて説明する。内部バッファ制御部６１の一部は図１
３に示す如く内部バッファタイマ６３の出力と設定値発
生回路６１１の出力とを比較器６１２で比較する構成と
されている。内部バッファタイマ６３は内部バッファ制
御部６１によりデュアルポートＲＡＭ４６がＢＲ状態に
遷移したことを示す信号がイネーブル端子に印加されて
カウントを開始する。また、内部バッファタイマ６３は
中央処理ユニット１２からデュアルポートＲＡＭ４６内
の共有メモリユニットのデータ読み出しがある毎にリセ
ットされた後、再びカウントを開始する。従って、通常
は内部バッファタイマ６３の出力値は設定値発生回路６
１１の出力設定値未満であり、比較器６１２からはタイ
ムアウト信号は出力されない。

【００５５】しかし、内部バッファタイマ６３がカウン
トを開始してから（最終読み出し命令の実行から）上記
設定値で表わされる時間経過すると、内部バッファタイ
マ６３の出力値が設定値以上となり、比較器６１２から
タイムアウト信号が出力される。このタイムアウト信号
は内部バッファ制御部６１内の所定部へ出力され、デュ
アルポートＲＡＭ４６をＡ状態にする。一連のデータ処
理が終ったと判断できるからである。

【００５６】次に前記の他命令の検出機能について説
明する。内部バス制御回路４３は図１４に示す如く少な
くともデコーダ７１とゲート回路７２を有している。デ
コーダ７１はアドレスバスＡＢを介して中央処理ユニッ
ト１２から入力されるアドレスをデコードし、共有メモ
リモジュール空間のアドレスをゲート回路７２に入力す
る。

【００５７】ゲート回路７２は内部バス１６の制御信号
からの接続ユニット起動信号と上記のアドレス信号と、
中央処理ユニット１２からの読み出し／書き込みの別を
示す信号とが入力されてこれらの論理積をとり、接続ユ
ニット１３が中央処理ユニット１２から共有メモリモジ
ュール３０の読み出し命令を受けた時とそれ以外の時と
で異なる論理値を示す信号を出力する。

【００５８】このゲート回路７２の出力信号は内部バッ
ファ制御部６１へ入力され、中央処理ユニット１２から
は共有メモリモジュール３０の読み出し命令以外の命令
（例えば共有メモリモジュール３０への書き込み命令）
実行時にはデュアルポートＲＡＭ４６の内容を無効とす
る（Ａ状態とする）。この場合は一連のデータ読み出し
処理が終了したと判断できるからである。

【００５９】このように、本実施例によれば、内部バッ
ファ制御回路４４や内部バス制御回路４３により、デュ
アルポートＲＡＭ４６の内容の無効化を複数の場合に実
現できるため、中央処理ユニット１２のソフトウェアに
よる無効化処理のオーバヘッドを削減することができ
る。

【００６０】なお、本発明は上記の実施例に限定される
ものではなく、例えば図１３に示した設定値発生回路６
１１はその設定値を外部より任意に可変できる構成とし
てもよい。また中央処理ユニット１２からのデュアルポ
ートＲＡＭ４６の無効指示の命令によっても、デュアル
ポートＲＡＭ４６の内容を無効にできることは勿論であ
る。

【００６１】

【発明の効果】上述の如く、本発明によれば、ハードウ
ェアにより複数の無効化機能を実現するようにして、処
理モジュール内の中央処理ユニットのソフトウェアによ
る無効化処理を低減するようにしたため、ソフトウェア
のオーバヘッドを削減することができ、データ破壊等の
重大な障害の発生を共有メモリモジュールのブロック読
み出しを行なう計算機システムにおいて適切に防止する
ことができる等の特長を有するものである。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明が適用される計算機システムの構成図で
ある。

【図３】処理モジュールの構成図である。

【図４】共有メモリモジュールの構成図である。

【図５】接続ユニットの一例の構成図である。

【図６】共有メモリモジュール内の接続ユニットの一例
の構成図である。

【図７】接続ユニットで使用するコマンドのフォーマッ
ト説明図である。

【図８】共有メモリの読み出しアクセスの動作説明図で
ある。

【図９】非同期アクセスによる共有メモリモジュールの
読み出し動作説明図である。

【図１０】本発明の要部の一実施例の構成図である。

【図１１】内部バッファの状態遷移図である。

【図１２】アドレス連続性判定の説明図である。

【図１３】内部バッファ制御部の要部の一実施例の構成
図である。

【図１４】内部バス制御回路の要部の一実施例の回路図
である。

【符号の説明】

１０ 処理モジュール １１ メインメモリ １２ 中央処理ユニット（ＣＰＵ） １３ 接続ユニット（ＳＢＣ） １６，３３ 内部バス ２０ システムバス ３０ 共有メモリモジュール（ＳＳＭ） ３１ 共有メモリユニット ３２ 接続ユニット ４１ 内部バッファ ４２，５２ システムバス制御回路 ４３ 内部バス制御回路 ４４ 内部バッファ制御回路 ４６，５１ デュアルポートＲＡＭ ５３ ＤＭＡ制御回路 ６１ 内部バッファ制御部 ６２ 内部バッファ状態検出部 ６３ 内部バッファタイマ ６４ アクセス開始アドレス保持レジスタ（ＡＢ−ＨＯ
ＬＤ） ６５ バイトカウントレジスタ（ＢＣＴ） ６６ アドレス連続性判定回路 ７１ デコーダ ７２ ゲート回路 ６１１ 設定値発生回路 ６１２，６６２ 比較器 ６６１ 加算器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−298866（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/00 G06F 12/16 G06F 15/177

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 システムバスに接続し、当該システムバ
   スを介して前記システムバスに接続している共有メモリ
   にブロック書き込みを要求するメモリアクセス装置であ
   って、 前記共有メモリから読み出されたデータを格納するデー
   タ格納手段と、 前記共有メモリへの読み出し命令のアクセスアドレスの
   連続性を判定する判定手段と、 前記アクセスアドレスの連続性が途切れた場合に前記デ
   ータ格納手段の内容を無効化する手段と を備えたことを
   特徴とするメモリアクセス装置 。
2. 【請求項２】 システムバスに接続し、当該システムバ
   スを介して前記システムバスに接続している共有メモリ
   にブロック書き込みを要求するメモリアクセス装置であ
   って、 主制御部と、 前記共有メモリから読み出されたデータを格納するデー
   タ格納手段と、 前記主制御部からの最終読み出し命令の実行から所定時
   間内に前記主制御部が前記データ格納手段に対する読み
   出しを実行したか否かを判定する判定手段と、 前記判定手段により所定時間内に読み出しが非実行と判
   定された場合に前記データ格納手段の内容を無効化する
   手段と を備えたことを特徴とするメモリアクセス装置 。
3. 【請求項３】 前記判定手段は、前記所定時間を任意に
   変更することを特徴とする請求項２記載のメモリアクセ
   ス装置。
4. 【請求項４】 システムバスに接続し、当該システムバ
   スを介して前記システムバスに接続している共有メモリ
   にブロック書き込みを要求するメモリアクセス装置であ
   って、 主制御部と、 前記共有メモリから読み出されたデータを格納するデー
   タ格納手段と、 前記主制御部からの読み出し命令以外の他の命令を検出
   する検出手段と、 前記検出手段により前記他の命令を検出した場合に前記
   データ格納手段の内容 を無効化する手段と を備えたこと
   を特徴とするメモリアクセス装置 。