JPH01261748A - バッファ記憶制御装置 - Google Patents
バッファ記憶制御装置Info
- Publication number
- JPH01261748A JPH01261748A JP63090750A JP9075088A JPH01261748A JP H01261748 A JPH01261748 A JP H01261748A JP 63090750 A JP63090750 A JP 63090750A JP 9075088 A JP9075088 A JP 9075088A JP H01261748 A JPH01261748 A JP H01261748A
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- JP
- Japan
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- mpu
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- buffer
- memory
- buffer storage
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- 238000012544 monitoring process Methods 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野Ｊ
本発明は、計算機システムにおいて、主記憶の一部を保
持してマイクロプロセッサにアクセスされるバッファ記
憶を制御するバッファ記憶制御装置に関するものであり
、特にアクセス速度の向上を図るものである。
持してマイクロプロセッサにアクセスされるバッファ記
憶を制御するバッファ記憶制御装置に関するものであり
、特にアクセス速度の向上を図るものである。
ｒ従来の技術」
第３図に示すような計算機システムを例に挙げて従来の
技術を説明する。
技術を説明する。
この計算機システムは、中央処理部１、主記憶２、ＤＭ
Ａマスク等を有する入出力デバイス３かシステム・バス
ＳＢに接続されて構成される。
Ａマスク等を有する入出力デバイス３かシステム・バス
ＳＢに接続されて構成される。
更に、中央処理部１は、マイクロプロセッサＭＰＵ１１
、主記憶２の内容の一部を保持するバッファ記憶１２、
ＭＰＵ１１からのアドレスに応じてバッファ記憶１２ま
たは主記憶２を選択制御すルハッファ制御部１３、シス
テム・バスＳＢに接続するバス・インターフェイス１４
、システム・バスＳＢの状態監視を行なうバス監視部１
５を有する。
、主記憶２の内容の一部を保持するバッファ記憶１２、
ＭＰＵ１１からのアドレスに応じてバッファ記憶１２ま
たは主記憶２を選択制御すルハッファ制御部１３、シス
テム・バスＳＢに接続するバス・インターフェイス１４
、システム・バスＳＢの状態監視を行なうバス監視部１
５を有する。
通常、このような計算機システムにおいて、ＭＰＵＩＩ
がメモリ・アクセスを開始すると、送出されるアドレス
によりバッファ制御部１３はヒット／ミスを判定し、ヒ
ツトの場合はバッファ記憶１２に、ミスの場合はシステ
ム・バスＳＢを介して主記憶２にアクセスする。
がメモリ・アクセスを開始すると、送出されるアドレス
によりバッファ制御部１３はヒット／ミスを判定し、ヒ
ツトの場合はバッファ記憶１２に、ミスの場合はシステ
ム・バスＳＢを介して主記憶２にアクセスする。
ここで、バッファ記憶１２と主記憶２との内容の一致を
確保するため、中央処理部１はシステ、ム・バスＳＢの
監視を行なわなければならない。
確保するため、中央処理部１はシステ、ム・バスＳＢの
監視を行なわなければならない。
即ち、バス監視部１５は、入出力デバイス３側で主記憶
２に書き込み動作が発生した場合、これを検出し、書き
込みアドレスをシステム・バスＳＢより取り込む、これ
によりＭＰＵＩＩに代わってバッファ制御部１３が中央
処理部１内部のバス権を要求する。バッファ制御部１３
は、バス権取得後、書き込みアドレスの指定するデータ
がバッファ記憶１２に存在するかどうかを判定し、存在
する場合はバッファ記憶１２内の該当するデータを無効
とする。存在しない場合は変化はなく、これらの動作が
完了するとバス権をＭＰＵＩＩに返還する。
２に書き込み動作が発生した場合、これを検出し、書き
込みアドレスをシステム・バスＳＢより取り込む、これ
によりＭＰＵＩＩに代わってバッファ制御部１３が中央
処理部１内部のバス権を要求する。バッファ制御部１３
は、バス権取得後、書き込みアドレスの指定するデータ
がバッファ記憶１２に存在するかどうかを判定し、存在
する場合はバッファ記憶１２内の該当するデータを無効
とする。存在しない場合は変化はなく、これらの動作が
完了するとバス権をＭＰＵＩＩに返還する。
ｒ発明が解決しようとする問題点」
ここで、第４図に示すように、同様な構成の複数の中央
処理部１００，２００ （カード機器）が接続され、そ
れぞれ内部にローカル・メモリ１６を有し、更にシステ
ム・バスＳＢに共有メモリ２１を有するマルチプロセッ
サ・システムであり、かつバッファ記憶１２がローカル
・メモリ１６及び共有メモリ２１を対象とする場合を想
定する。
処理部１００，２００ （カード機器）が接続され、そ
れぞれ内部にローカル・メモリ１６を有し、更にシステ
ム・バスＳＢに共有メモリ２１を有するマルチプロセッ
サ・システムであり、かつバッファ記憶１２がローカル
・メモリ１６及び共有メモリ２１を対象とする場合を想
定する。
尚、メモリ・アービタ１７は、バッファ記＋１１２がミ
スの場合、ＭＰＵＩＩからのローカル・メモリ１６への
アクセスと、システム・バスＳＢ上のバス・マスク例え
ば入出力デバイス３からのローカル・メモリ１６へのア
クセスを調停する。
スの場合、ＭＰＵＩＩからのローカル・メモリ１６への
アクセスと、システム・バスＳＢ上のバス・マスク例え
ば入出力デバイス３からのローカル・メモリ１６へのア
クセスを調停する。
例えば、入出力デバイス３がバス・マスクとなり共有メ
モリ２１にデータを転送する場合、バス監視部１５はシ
ステム・バスＳＢ上のこの書き込み動作を検出し、これ
によりバッファ制御部１３はＭＰＵＩＩに中央処理部１
００内部でのバス権を取得し、バッファ記憶１２内のチ
エツクを行なう。
モリ２１にデータを転送する場合、バス監視部１５はシ
ステム・バスＳＢ上のこの書き込み動作を検出し、これ
によりバッファ制御部１３はＭＰＵＩＩに中央処理部１
００内部でのバス権を取得し、バッファ記憶１２内のチ
エツクを行なう。
このとき、ＭＰｔＪｌｌは、自己カード内のローカル・
メモリ１６をアクセスする場合が多いにもかかわらず、
入出力デバイス３が他の中央処理部２．００内のローカ
ル・メモリを書き替えるような場合であっても、内部の
バス権の譲渡を行なってアクセスを中断するため、アク
セス効率が悪かった。
メモリ１６をアクセスする場合が多いにもかかわらず、
入出力デバイス３が他の中央処理部２．００内のローカ
ル・メモリを書き替えるような場合であっても、内部の
バス権の譲渡を行なってアクセスを中断するため、アク
セス効率が悪かった。
本発明はこのような問題を解決するものであり、マイク
ロプロセッサＭＰｔＪとバス監視部がバッファ記憶に競
合アクセスした場合でも効率良くアクセスを行なえるよ
うにしてアクセス速度を高めることを目的とする。
ロプロセッサＭＰｔＪとバス監視部がバッファ記憶に競
合アクセスした場合でも効率良くアクセスを行なえるよ
うにしてアクセス速度を高めることを目的とする。
ｒ問題を解決するための手段」
以上の問題を解決した本発明は、バス監視部とマイクロ
プロセッサとがバッファ記憶に重複アクセスしないよう
にしたものであり、その具体的な構成は次の通りである
。
プロセッサとがバッファ記憶に重複アクセスしないよう
にしたものであり、その具体的な構成は次の通りである
。
即ち、主記憶の一部を保持しマイクロプロセッサからア
クセスされるバッファ記憶と、システム・バスを占有す
るデバイスからの書き込みアクセスを検出し前記バッフ
ァ記憶に書き込みアドレスに対応するデータが格納され
ている際はこれを無効とするバス監視部とを有するバッ
ファ記憶制御装置において、前記マイクロプロセッサの
バッファ記憶読み出しサイクルでかつ前記バス監視部が
前記バッファ記憶を専有している場合、前記マイクロプ
ロセッサを前記主記憶にアクセスするように制御する制
御部を具備することを特徴とするバッファ記憶制御装置
である。
クセスされるバッファ記憶と、システム・バスを占有す
るデバイスからの書き込みアクセスを検出し前記バッフ
ァ記憶に書き込みアドレスに対応するデータが格納され
ている際はこれを無効とするバス監視部とを有するバッ
ファ記憶制御装置において、前記マイクロプロセッサの
バッファ記憶読み出しサイクルでかつ前記バス監視部が
前記バッファ記憶を専有している場合、前記マイクロプ
ロセッサを前記主記憶にアクセスするように制御する制
御部を具備することを特徴とするバッファ記憶制御装置
である。
「作用ｊ
本発明のバッファ記憶制御装置は、マイクロプロセッサ
が読み出しサイクルの場合、システム・バス側に書き込
み動作が発生し、バッファ制御部が当該アドレスのデー
タの有効無効を調べている際にマイクプロセッサがアク
セスを開始すると、マイクロプロセッサから送出された
アドレスは直接主記憶側に与えられアクセスを開始し、
バッファ制御部とマイクロプロセッサが並列に動作する
。
が読み出しサイクルの場合、システム・バス側に書き込
み動作が発生し、バッファ制御部が当該アドレスのデー
タの有効無効を調べている際にマイクプロセッサがアク
セスを開始すると、マイクロプロセッサから送出された
アドレスは直接主記憶側に与えられアクセスを開始し、
バッファ制御部とマイクロプロセッサが並列に動作する
。
「実施例ｊ
第１図に本発明を実施したバッファ記憶制御装置の構成
をブロック図として表わす。
をブロック図として表わす。
この図にあって、第３図、第４図に示した従来の例と符
号が同じものはその機能は同一である。
号が同じものはその機能は同一である。
本′発明装置は、ＭＰＵＩＩから送出されるアドレスは
メモリ・アービタ１７とマルチプレクサ１０１に与えら
れる。マルチプレクサ１０１はＭＰＵ１ｌからのアドレ
スまたはバス監視部１５から与えられるシステム・バス
ＳＢ上の書き込みアドレスを選択し、この選択されたア
ドレスはバッファ記憶１２に与えられるとともに比較器
１０２に与えられる。
メモリ・アービタ１７とマルチプレクサ１０１に与えら
れる。マルチプレクサ１０１はＭＰＵ１ｌからのアドレ
スまたはバス監視部１５から与えられるシステム・バス
ＳＢ上の書き込みアドレスを選択し、この選択されたア
ドレスはバッファ記憶１２に与えられるとともに比較器
１０２に与えられる。
ここで、バッファ記憶１２はタグ部ＴＡＧ１２１、有効
ビット部Ｖ１２２、データ部ＤＡＴＡ１２３よりなり、
比較器１０２はこのタグ部１２１の値とマルチプレクサ
１０１から与えられたアドレスのタグ部に相当する部分
とを比較し、一致していればヒツト、不一致であればミ
スとする。
ビット部Ｖ１２２、データ部ＤＡＴＡ１２３よりなり、
比較器１０２はこのタグ部１２１の値とマルチプレクサ
１０１から与えられたアドレスのタグ部に相当する部分
とを比較し、一致していればヒツト、不一致であればミ
スとする。
また１０３は、本発明装置の主要部となるバッファ制御
部であり、ＭＰＵＩＩからのアクセス要求ＭＰＵＲＱ、
バス監視部１５からのチエ・ｙり要求ＢＵＳＲＱより、
マルチプレクサ１０１の切り替え及びメモリ・アービタ
１７を制御する。
部であり、ＭＰＵＩＩからのアクセス要求ＭＰＵＲＱ、
バス監視部１５からのチエ・ｙり要求ＢＵＳＲＱより、
マルチプレクサ１０１の切り替え及びメモリ・アービタ
１７を制御する。
さて、このように構成された本発明装置の動作を第１図
のブロック図及び第２図のタイムチャートを用いて説明
する。
のブロック図及び第２図のタイムチャートを用いて説明
する。
はじめに、ＭＰＵＩＩの読み出しサイクルについて述べ
る。
る。
（Ａ）ＭＰＵＩ、１は読み出しアクセスを開始すると、
アドレスＡＤＲをメモリ・アービタ１７及びマルチプレ
クサ１０１に出力するとともに、バッファ制御部１０３
にアクセス要求信号ＭＰＵＲＱ″Ｌ”を出力する。これ
によりマルチプレクサ１０１はＭＰＵＩＩから送出され
たアドレスを選択し、バッファ記憶１２はＭＰＵＩＩに
占有される。そして、比較器１０２にてＭＰｔＪｌｌの
アドレスの一部とタグ部１２１の値とを比較し、一致す
ればヒツトであり、データ部１２３よりデータがＭＰＵ
ＩＩに与えられる。
アドレスＡＤＲをメモリ・アービタ１７及びマルチプレ
クサ１０１に出力するとともに、バッファ制御部１０３
にアクセス要求信号ＭＰＵＲＱ″Ｌ”を出力する。これ
によりマルチプレクサ１０１はＭＰＵＩＩから送出され
たアドレスを選択し、バッファ記憶１２はＭＰＵＩＩに
占有される。そして、比較器１０２にてＭＰｔＪｌｌの
アドレスの一部とタグ部１２１の値とを比較し、一致す
ればヒツトであり、データ部１２３よりデータがＭＰＵ
ＩＩに与えられる。
（Ｂ）同様の動作の際、比較器１０２が一致しなければ
ミスであり、バッファ制御部１０３は外部アクセス要求
信号０ＵＴＲＱ″Ｌ”を出力し、これによりメモリ・ア
ービタ１７はＭＰＵＩＩからのアドレスＡＤＨによりロ
ーカル・メモリ１６また・は外部の共有メモリ等即ち主
記憶側にアクセスする。主記憶側からのデータＤＡＴＡ
は内部バスを通ってＭＰＵ１１に与えられる。
ミスであり、バッファ制御部１０３は外部アクセス要求
信号０ＵＴＲＱ″Ｌ”を出力し、これによりメモリ・ア
ービタ１７はＭＰＵＩＩからのアドレスＡＤＨによりロ
ーカル・メモリ１６また・は外部の共有メモリ等即ち主
記憶側にアクセスする。主記憶側からのデータＤＡＴＡ
は内部バスを通ってＭＰＵ１１に与えられる。
（Ｃ）バス監視部１５はシステム・バスＳＢを監視し、
バッファ記憶１２が適用されるメモリ領域（ローカル・
メモリ、共有メモリ等）にデータが書き込まれる場合、
この書き込みアドレスを保持し、バッファ制御部１０３
にチエツク要求信号ＢＵＳＲＱ″Ｌ”を送出する。これ
により、マルチプレクサ１０１はバス監視部１５に保持
されるアドレスをバッファ記憶１２に与える。バッファ
制御部１０３は比較器１０２のヒツト／ミス出力により
このアドレスに対応するデータが存在すればこのデータ
を無効とし、存在しなければそのままとする。データを
無効とするためには、有効ビットＶ（１２２）をクリア
する。そして、マルチプレクサ１０１をＭＰＵＩＩ側に
切り替える。
バッファ記憶１２が適用されるメモリ領域（ローカル・
メモリ、共有メモリ等）にデータが書き込まれる場合、
この書き込みアドレスを保持し、バッファ制御部１０３
にチエツク要求信号ＢＵＳＲＱ″Ｌ”を送出する。これ
により、マルチプレクサ１０１はバス監視部１５に保持
されるアドレスをバッファ記憶１２に与える。バッファ
制御部１０３は比較器１０２のヒツト／ミス出力により
このアドレスに対応するデータが存在すればこのデータ
を無効とし、存在しなければそのままとする。データを
無効とするためには、有効ビットＶ（１２２）をクリア
する。そして、マルチプレクサ１０１をＭＰＵＩＩ側に
切り替える。
以上の動作は従来のバッファ記憶制御装置と同様である
。
。
さて、タイミングｔ１でＭＰＵＩＩがアクセスを開始し
、アクセス実行中に（このタイムチャートの例は（Ｂ）
と同様ミス処理）タイミングｔ２でバス監視部１５から
チエツク要求信号ＢＵＳＲＱ″Ｌ”が発せられた場合、
バッファ制御部１０３即ちバス側はＭ、ＰＵＩＩのアク
セス終了を待ってタイミングｔ３よりバッファ記憶１２
の占有権を得る。
、アクセス実行中に（このタイムチャートの例は（Ｂ）
と同様ミス処理）タイミングｔ２でバス監視部１５から
チエツク要求信号ＢＵＳＲＱ″Ｌ”が発せられた場合、
バッファ制御部１０３即ちバス側はＭ、ＰＵＩＩのアク
セス終了を待ってタイミングｔ３よりバッファ記憶１２
の占有権を得る。
次に、バッファ制御部１０３がバッファ記憶１２のチエ
ツク動作中に、ＭＰＵＩＩからタイミングｔ４でアクセ
ス要求信号ＭＰｔＪＲＱ’Ｌ”が発せられた場合は、バ
ッファ制御部１０３は既にバス監視部１５からチエツク
要求信号ＢＵＳＲＱ“Ｌ”を受信しているため、メモリ
・アービタ１７にローカル・メモリ１６に対する外部ア
クセス要求信号ＯＵ Ｔ ＲＱ″Ｌ′”を送出する。そ
して、ＭＰＵ１１は、送出したアドレスＡＤＲに対応し
たデータをローカル・メモリ１６から読み出す。
ツク動作中に、ＭＰＵＩＩからタイミングｔ４でアクセ
ス要求信号ＭＰｔＪＲＱ’Ｌ”が発せられた場合は、バ
ッファ制御部１０３は既にバス監視部１５からチエツク
要求信号ＢＵＳＲＱ“Ｌ”を受信しているため、メモリ
・アービタ１７にローカル・メモリ１６に対する外部ア
クセス要求信号ＯＵ Ｔ ＲＱ″Ｌ′”を送出する。そ
して、ＭＰＵ１１は、送出したアドレスＡＤＲに対応し
たデータをローカル・メモリ１６から読み出す。
即ち、この場合は、バス監視部１５からのバッファ記憶
１２のチエツク動作とＭＰＵＩＩのローカル・メモリ１
２のアクセス動作を並列に実行している。この時、ＭＰ
ＵＩＩ側からみれば、バッファ記憶１２アクセス・ミス
時の処理と同様となる。そして、バス監視部１５から要
求されたチエツク動作が終了するとバッファ制御部１０
３はマルチプレクサ１０１をＭＰＵＩＩ側に切り替える
。
１２のチエツク動作とＭＰＵＩＩのローカル・メモリ１
２のアクセス動作を並列に実行している。この時、ＭＰ
ＵＩＩ側からみれば、バッファ記憶１２アクセス・ミス
時の処理と同様となる。そして、バス監視部１５から要
求されたチエツク動作が終了するとバッファ制御部１０
３はマルチプレクサ１０１をＭＰＵＩＩ側に切り替える
。
また、タイミングｔ５の時のように、ＭＰＵ １１から
のアクセス要求信号ＭＰＵＲＱ″Ｌ″とバス監視部から
のチエツク要求信号ＢＵＳＲＱ″Ｌ′が同時に発せられ
た場合は、バス監視部１５からの要求を優先する。
のアクセス要求信号ＭＰＵＲＱ″Ｌ″とバス監視部から
のチエツク要求信号ＢＵＳＲＱ″Ｌ′が同時に発せられ
た場合は、バス監視部１５からの要求を優先する。
以上のように、本発明装置は、バス監視部１５のチエツ
ク動作中にＭＰＵＩＩからのアクセス要求が発生した場
合、ＭＰＵＩＩはバッファ記憶１２でなく同一アドレス
によりローカル・メモリ１６に直接アクセスし、ＭＰＵ
ＩＩからのアクセスが中断することはない。
ク動作中にＭＰＵＩＩからのアクセス要求が発生した場
合、ＭＰＵＩＩはバッファ記憶１２でなく同一アドレス
によりローカル・メモリ１６に直接アクセスし、ＭＰＵ
ＩＩからのアクセスが中断することはない。
尚、上記動作は全てＭＰＵＩＩの読み出しサイクルの場
合であり、ＭＰＵＩＩの書き込みサイクルの場合は、バ
ッファ記憶１２と他のメモリ領域の内容の一致を図るた
め、ＭＰＵＩＩはチエツクの動作終了を待って書き込み
動作を実行する。
合であり、ＭＰＵＩＩの書き込みサイクルの場合は、バ
ッファ記憶１２と他のメモリ領域の内容の一致を図るた
め、ＭＰＵＩＩはチエツクの動作終了を待って書き込み
動作を実行する。
「発明の効果」
以上述べたように、本発明のバッファ記憶装置によれば
、マイクロプロセッサが読み出しサイクルの場合、バッ
ファ記憶アクセスとバス監視要求とが競合した場合でも
マイクロプロセッサは主記憶側をアクセスするので、他
デバイスより頻繁に書き込み動作が発生してもマイクロ
プロセッサはアクセスを中止することなく必要なデータ
を効率良く読み出すことができる。
、マイクロプロセッサが読み出しサイクルの場合、バッ
ファ記憶アクセスとバス監視要求とが競合した場合でも
マイクロプロセッサは主記憶側をアクセスするので、他
デバイスより頻繁に書き込み動作が発生してもマイクロ
プロセッサはアクセスを中止することなく必要なデータ
を効率良く読み出すことができる。
第１図は本発明を実施したバッファ記憶制御装置の構成
を表わすブロック図、第２図は本発明装置の動作を表わ
すフローチャート、第３図及び第４図は従来のバッファ
記憶制御装置の例を表わす構成ブロック図である。 １．１００．２００・・・中央処理部、１１・・・マイ
クロプロッサＭＰＵ、 １０１・・・マルチプレクサ、１０２・・・比較器、１
０３．１３・・・バッファ制御部、 １２・・・バッファ記憶、１２１・・・タグ部、１２２
・・・有効ビット部、１２３・・・データ部、１４．１
８・・・バス・インターフェイス、１５・・・バス監視
部、１６・・・ローカル・メモリ、１７・・・メモリ・
アービタ、２１・・・共有メモリ、３・・・入出力デバ
イス、ＳＢ・・・システム・バス。
を表わすブロック図、第２図は本発明装置の動作を表わ
すフローチャート、第３図及び第４図は従来のバッファ
記憶制御装置の例を表わす構成ブロック図である。 １．１００．２００・・・中央処理部、１１・・・マイ
クロプロッサＭＰＵ、 １０１・・・マルチプレクサ、１０２・・・比較器、１
０３．１３・・・バッファ制御部、 １２・・・バッファ記憶、１２１・・・タグ部、１２２
・・・有効ビット部、１２３・・・データ部、１４．１
８・・・バス・インターフェイス、１５・・・バス監視
部、１６・・・ローカル・メモリ、１７・・・メモリ・
アービタ、２１・・・共有メモリ、３・・・入出力デバ
イス、ＳＢ・・・システム・バス。
Claims (1)
- （１）主記憶の一部を保持しマイクロプロセッサからア
クセスされるバッファ記憶と、システム・バスを占有す
るデバイスからの書き込みアクセスを検出し前記バッフ
ァ記憶に書き込みアドレスに対応するデータが格納され
ている際はこれを無効とするバス監視部とを有するバッ
ファ記憶制御装置において、前記マイクロプロセッサの
バッファ記憶読み出しサイクルでかつ前記バス監視部が
前記バッファ記憶を専有している場合、前記マイクロプ
ロセッサを前記主記憶にアクセスするように制御する制
御部を具備することを特徴とするバッファ記憶制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090750A JPH01261748A (ja) | 1988-04-13 | 1988-04-13 | バッファ記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090750A JPH01261748A (ja) | 1988-04-13 | 1988-04-13 | バッファ記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01261748A true JPH01261748A (ja) | 1989-10-18 |
Family
ID=14007277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090750A Pending JPH01261748A (ja) | 1988-04-13 | 1988-04-13 | バッファ記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01261748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591062B2 (en) | 2000-06-21 | 2003-07-08 | Heraeus Noblelight Gmbh | Infrared radiator with carbon fiber heating element centered by spacers |
-
1988
- 1988-04-13 JP JP63090750A patent/JPH01261748A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591062B2 (en) | 2000-06-21 | 2003-07-08 | Heraeus Noblelight Gmbh | Infrared radiator with carbon fiber heating element centered by spacers |
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