JPH05189311A - キャッシュメモリ・システム - Google Patents
キャッシュメモリ・システムInfo
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- JPH05189311A JPH05189311A JP4002083A JP208392A JPH05189311A JP H05189311 A JPH05189311 A JP H05189311A JP 4002083 A JP4002083 A JP 4002083A JP 208392 A JP208392 A JP 208392A JP H05189311 A JPH05189311 A JP H05189311A
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- Japan
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- bus
- signal
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- cache memory
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Abstract
(57)【要約】
【目的】 優先度の異なる複数のバス使用要求レベルを
持つキャッシュメモリ・システムに対して、使用要求レ
ベルの優先度に応じて、システムバスのバス権を獲得
し、システムバスを有効に利用できるようにすることを
目的とする。 【構成】 バス権要求信号送出手段と要求レベル信号送
出手段とを有するキャッシュメモリ、または要求レベル
の異なる複数のバス権要求信号送出手段を有するキャッ
シュメモリと、これらの信号を受けて要求レベルに対応
したバス使用許可を与えるバスアービタを備えた。
持つキャッシュメモリ・システムに対して、使用要求レ
ベルの優先度に応じて、システムバスのバス権を獲得
し、システムバスを有効に利用できるようにすることを
目的とする。 【構成】 バス権要求信号送出手段と要求レベル信号送
出手段とを有するキャッシュメモリ、または要求レベル
の異なる複数のバス権要求信号送出手段を有するキャッ
シュメモリと、これらの信号を受けて要求レベルに対応
したバス使用許可を与えるバスアービタを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、複数の優先順位の異な
るバスアクセス要因によりバス権要求を行なうキャッシ
ュメモリ・システムに関するものである。
るバスアクセス要因によりバス権要求を行なうキャッシ
ュメモリ・システムに関するものである。
【０００２】
【従来の技術】図５は、従来のキャッシュメモリ・シス
テムを示す構成図である。図において、１はＭＰＵ（Ｍ
ＩＣＲＯ ＰＲＯＣＥＳＳＩＮＧ ＵＮＩＴ）、２は主
メモリ、３はＭＰＵ１と主メモリ２に対して直列に接続
されたキャッシュメモリである。４は周辺装置の１つで
あるＤＭＡ装置、５はどのデバイスにバス権を与えるか
を調停するバスアービタ、６はシステムバスである。７
ａはキャッシュメモリ３がバスアービタ５に対してバス
権を要求するバス権要求Ｃ信号、７ｂはバスアービタ５
がキャッシュメモリ３に対してシステムバス６の使用を
許可するバス権許可Ｃ信号である。また、８ａはＤＭＡ
装置４がバスアービタ５に対してバス権を要求するバス
権要求Ｄ信号で、８ｂはバスアービタ５がＤＭＡ装置４
に対してシステムバス６の使用を許可するバス権許可Ｄ
信号、８ｃはバスアービタ５がＤＭＡ装置４に対してシ
ステムバス６のバス権解放を促すバス権解放要求Ｄ信号
である。９はシステムバスに接続された入出力装置（以
下、Ｉ／Ｏ装置と記す。）である。
テムを示す構成図である。図において、１はＭＰＵ（Ｍ
ＩＣＲＯ ＰＲＯＣＥＳＳＩＮＧ ＵＮＩＴ）、２は主
メモリ、３はＭＰＵ１と主メモリ２に対して直列に接続
されたキャッシュメモリである。４は周辺装置の１つで
あるＤＭＡ装置、５はどのデバイスにバス権を与えるか
を調停するバスアービタ、６はシステムバスである。７
ａはキャッシュメモリ３がバスアービタ５に対してバス
権を要求するバス権要求Ｃ信号、７ｂはバスアービタ５
がキャッシュメモリ３に対してシステムバス６の使用を
許可するバス権許可Ｃ信号である。また、８ａはＤＭＡ
装置４がバスアービタ５に対してバス権を要求するバス
権要求Ｄ信号で、８ｂはバスアービタ５がＤＭＡ装置４
に対してシステムバス６の使用を許可するバス権許可Ｄ
信号、８ｃはバスアービタ５がＤＭＡ装置４に対してシ
ステムバス６のバス権解放を促すバス権解放要求Ｄ信号
である。９はシステムバスに接続された入出力装置（以
下、Ｉ／Ｏ装置と記す。）である。
【０００３】次に動作について説明する。まず、ＭＰＵ
１が即時処理が必要なオンデマンド（即時）要求による
リード動作の例を説明する。ＭＰＵ１はデータをオンデ
マンド要求する場合、まずキャッシュメモリ３にアクセ
スに行く。この時、ＭＰＵ１が要求したアドレスに対す
るデータがキャッシュメモリ３内に存在する場合は、キ
ャッシュメモリ３はそのデータをＭＰＵ１に返し、オン
デマンド要求によるリード動作を終了する。この動作に
おいてはシステムバス６を使用する必要はない。
１が即時処理が必要なオンデマンド（即時）要求による
リード動作の例を説明する。ＭＰＵ１はデータをオンデ
マンド要求する場合、まずキャッシュメモリ３にアクセ
スに行く。この時、ＭＰＵ１が要求したアドレスに対す
るデータがキャッシュメモリ３内に存在する場合は、キ
ャッシュメモリ３はそのデータをＭＰＵ１に返し、オン
デマンド要求によるリード動作を終了する。この動作に
おいてはシステムバス６を使用する必要はない。
【０００４】ところが、ＭＰＵ１が要求したアドレスに
対するデータがキャッシュメモリにない場合は、主メモ
リ２にデータを取りに行く必要がある。この時、キャッ
シュメモリ３はバスアービタ５に対してバス権要求Ｃ信
号７ａを送る。これに対して、バスアービタ５はシステ
ムバス６の使用状況を判断して、キャッシュメモリ３に
バス権許可Ｃ信号７ｂを与える。キャッシュメモリ３
は、バス権許可Ｃ信号７ｂを受け取りバス使用権を持
ち、システムバス６を介して主メモリ２をアクセスす
る。そして、ＭＰＵ１から要求のあったアドレスに対す
るデータを取りに行く。キャッシュメモリ３がこのデー
タを取り込むと同時に、ＭＰＵ１もこのデータを取り込
みオンデマンド要求によるリード動作を終了する。
対するデータがキャッシュメモリにない場合は、主メモ
リ２にデータを取りに行く必要がある。この時、キャッ
シュメモリ３はバスアービタ５に対してバス権要求Ｃ信
号７ａを送る。これに対して、バスアービタ５はシステ
ムバス６の使用状況を判断して、キャッシュメモリ３に
バス権許可Ｃ信号７ｂを与える。キャッシュメモリ３
は、バス権許可Ｃ信号７ｂを受け取りバス使用権を持
ち、システムバス６を介して主メモリ２をアクセスす
る。そして、ＭＰＵ１から要求のあったアドレスに対す
るデータを取りに行く。キャッシュメモリ３がこのデー
タを取り込むと同時に、ＭＰＵ１もこのデータを取り込
みオンデマンド要求によるリード動作を終了する。
【０００５】次に、バスアービタ５の動作について述べ
る。まず、システムを構築する際に、バス使用権を持っ
ている各装置はシステムバス６を使用する優先順位が決
定される。バスアービタ５はこの優先順位に従って調停
できるように構築される。図５のシステム構成例の場合
の各装置のバス権獲得優先順位表を図６に示す。バスア
ービタ５はキャッシュメモリ３、又はＤＭＡ装置４どち
らか一方からのバス権要求信号のみであれば、バス権を
要求している装置に対してバス権許可信号を与える。
る。まず、システムを構築する際に、バス使用権を持っ
ている各装置はシステムバス６を使用する優先順位が決
定される。バスアービタ５はこの優先順位に従って調停
できるように構築される。図５のシステム構成例の場合
の各装置のバス権獲得優先順位表を図６に示す。バスア
ービタ５はキャッシュメモリ３、又はＤＭＡ装置４どち
らか一方からのバス権要求信号のみであれば、バス権を
要求している装置に対してバス権許可信号を与える。
【０００６】キャッシュメモリ３が既にバスを使用して
いる時に、ＤＭＡ装置４がバス権要求Ｄ信号８ａにより
バス権を要求した場合には、バスアービタ５は図６に示
す優先順位に従い、キャッシュメモリ３からのバス権要
求Ｃ信号７ａが消失するまで、ＤＭＡ装置４からのバス
権要求をバス権待状態とする。
いる時に、ＤＭＡ装置４がバス権要求Ｄ信号８ａにより
バス権を要求した場合には、バスアービタ５は図６に示
す優先順位に従い、キャッシュメモリ３からのバス権要
求Ｃ信号７ａが消失するまで、ＤＭＡ装置４からのバス
権要求をバス権待状態とする。
【０００７】次に、ＤＭＡ装置４が既にバスを使用して
おり、Ｉ／０装置９と主メモリ２間でＤＭＡ転送を行な
っている時に、キャッシュメモリ３がオンデマンド要求
によるバス権要求Ｃ信号７ａによりバス権を要求した場
合には、バスアービタ５は図６に示す優先順位に従い、
バス権解放要求Ｄ信号８ｃを出力し、ＤＭＡ装置４に対
してバス権の解放を促す。ＤＭＡ装置４はＩ／０装置９
と主メモリ２間のＤＭＡ転送をバスサイクルの切れ目で
中止し、バス権要求Ｄ信号８ａを一旦、停止して消すこ
とにより、バス権を解放する。バスアービタ５は、この
バス権要求Ｄ信号８ａの消失を確認して、バス権許可Ｄ
信号８ｂをオフにする。そして、キャッシュメモリ３に
対して、バス権許可Ｃ信号７ｂを送ることによりバス権
を与える。以上のように、バスアービタ５は各バスマス
タ装置からのバス権要求を調停する。
おり、Ｉ／０装置９と主メモリ２間でＤＭＡ転送を行な
っている時に、キャッシュメモリ３がオンデマンド要求
によるバス権要求Ｃ信号７ａによりバス権を要求した場
合には、バスアービタ５は図６に示す優先順位に従い、
バス権解放要求Ｄ信号８ｃを出力し、ＤＭＡ装置４に対
してバス権の解放を促す。ＤＭＡ装置４はＩ／０装置９
と主メモリ２間のＤＭＡ転送をバスサイクルの切れ目で
中止し、バス権要求Ｄ信号８ａを一旦、停止して消すこ
とにより、バス権を解放する。バスアービタ５は、この
バス権要求Ｄ信号８ａの消失を確認して、バス権許可Ｄ
信号８ｂをオフにする。そして、キャッシュメモリ３に
対して、バス権許可Ｃ信号７ｂを送ることによりバス権
を与える。以上のように、バスアービタ５は各バスマス
タ装置からのバス権要求を調停する。
【０００８】
【発明が解決しようとする課題】従来のキャッシュメモ
リは以上のように１本のバス権要求信号を用いる構成と
なっているので、例えば、ＭＰＵからオンデマンド要求
や、やゝ優先度の低いプリフェッチ要求など、複数のバ
スアクセス要求レベルを持つキャッシュメモリにおいて
も、同一のバス権要求信号を用いることになる。キャッ
シュメモリはシステム構成時にバスアービタで決定され
た優先順位に従いバス調停されるので、例えばＤＭＡコ
ントローラからのバス権要求を、キャッシュメモリのプ
リフェッチ要求より優先度の高いバス権要求に設定した
くとも、バス権要求信号が１本しかないので設定できな
い。従って、キャッシュメモリのプリフェッチ要求があ
れば、ＭＰＵからのオンデマンド要求と同じ優先度のバ
ス権要求信号でシステムバスを要求することになる。
又、ＤＭＡコントローラからのバス権要求があったとし
ても、キャッシュメモリのプリフェッチ要求によるバス
権要求が終了しなければ与えられない。従来のキャッシ
ュメモリは、このように構成されているので、システム
優先度とバス使用優先度が一致せず、全体のシステムの
性能が低下するという課題があった。
リは以上のように１本のバス権要求信号を用いる構成と
なっているので、例えば、ＭＰＵからオンデマンド要求
や、やゝ優先度の低いプリフェッチ要求など、複数のバ
スアクセス要求レベルを持つキャッシュメモリにおいて
も、同一のバス権要求信号を用いることになる。キャッ
シュメモリはシステム構成時にバスアービタで決定され
た優先順位に従いバス調停されるので、例えばＤＭＡコ
ントローラからのバス権要求を、キャッシュメモリのプ
リフェッチ要求より優先度の高いバス権要求に設定した
くとも、バス権要求信号が１本しかないので設定できな
い。従って、キャッシュメモリのプリフェッチ要求があ
れば、ＭＰＵからのオンデマンド要求と同じ優先度のバ
ス権要求信号でシステムバスを要求することになる。
又、ＤＭＡコントローラからのバス権要求があったとし
ても、キャッシュメモリのプリフェッチ要求によるバス
権要求が終了しなければ与えられない。従来のキャッシ
ュメモリは、このように構成されているので、システム
優先度とバス使用優先度が一致せず、全体のシステムの
性能が低下するという課題があった。
【０００９】本発明は、上記のような課題を解消するた
めになされたもので、優先度の異なる複数のバス使用要
求レベルを持つキャッシュメモリ・システムに対して、
バス使用要求のレベルの優先度に応じて、システムバス
のバス権を獲得し、システムバスを有効に利用できるよ
うにしたキャッシュメモリ・システムを得ることを目的
とする。
めになされたもので、優先度の異なる複数のバス使用要
求レベルを持つキャッシュメモリ・システムに対して、
バス使用要求のレベルの優先度に応じて、システムバス
のバス権を獲得し、システムバスを有効に利用できるよ
うにしたキャッシュメモリ・システムを得ることを目的
とする。
【００１０】
【課題を解決するための手段】本発明に係わるキャッシ
ュメモリ・システムは、システムバスの使用権を要求す
るバス権要求信号送出手段と、システムバスの使用権の
優先度信号を出す要求レベル信号送出手段とを有するキ
ャッシュメモリと、他の装置及びキャッシュメモリから
のバス権要求信号と、バス使用優先度を表す要求レベル
信号を受けてバス使用の許可を与えるバスアービタを備
えた。またはシステムバスの使用権を要求する信号を、
要求レベルの数に対応して複数出すバス権要求手段を有
するキャッシュメモリと、他の装置及びキャッシュメモ
リからの複数のバス権要求信号を受け、要求レベルに対
応したバス使用許可を与えるバスアービタを備えた。
ュメモリ・システムは、システムバスの使用権を要求す
るバス権要求信号送出手段と、システムバスの使用権の
優先度信号を出す要求レベル信号送出手段とを有するキ
ャッシュメモリと、他の装置及びキャッシュメモリから
のバス権要求信号と、バス使用優先度を表す要求レベル
信号を受けてバス使用の許可を与えるバスアービタを備
えた。またはシステムバスの使用権を要求する信号を、
要求レベルの数に対応して複数出すバス権要求手段を有
するキャッシュメモリと、他の装置及びキャッシュメモ
リからの複数のバス権要求信号を受け、要求レベルに対
応したバス使用許可を与えるバスアービタを備えた。
【００１１】
【作用】本発明におけるキャッシュメモリ・システム
は、バス権要求信号の他に要求レベル信号が与えられ、
これを受けてバスアービタ中の優先度設定順位表に従
い、バス使用の許可信号が与えられる。または要求レベ
ルの数に対応した複数のバス権要求信号が与えられ、こ
れを受けてバスアービタ中の優先度設定順位表に従い、
バス使用の許可信号が与えられる。
は、バス権要求信号の他に要求レベル信号が与えられ、
これを受けてバスアービタ中の優先度設定順位表に従
い、バス使用の許可信号が与えられる。または要求レベ
ルの数に対応した複数のバス権要求信号が与えられ、こ
れを受けてバスアービタ中の優先度設定順位表に従い、
バス使用の許可信号が与えられる。
【００１２】
実施例１．以下、本発明の実施例を図に基いて説明す
る。図１は本発明の一実施例であるキャッシュメモリ・
システムの構成図である。図において、図５と同じ符号
のものは既に説明した同符号のものと同じか、相当部分
なので説明を省略する。図１で新規な部分は以下の通り
である。まず、キャッシュメモリからはバス使用権の優
先度を表す要求レベル信号２０が出る。２１はキャッシ
ュメモリ３からの要求レベル信号２０をエンコードして
バス権要求Ｃ１信号１０ａ、又はバス権要求Ｃ２信号１
１ａを出力するエンコーダである。２２はバスアービタ
５が出力するバス権許可Ｃ１信号１０ｂとバス権許可Ｃ
２信号１１ｂとの論理和を取り、キャッシュメモリ３に
対してバス権許可Ｃ信号７ｂとして出力する論理回路で
ある。また、７ｃはバスアービタ５がキャッシュメモリ
３に対してシステムバス６のバス権解放を促すバス権解
放要求Ｃ信号である。３１は上記のバス使用権を要求す
る信号を出すバス権要求信号送出手段、３２は優先度を
示す信号を出す要求レベル信号送出手段である。また、
５１、５２は上記のバス使用を与えるバス権許可信号送
出手段、５３はバス権解放要求送出手段である。
る。図１は本発明の一実施例であるキャッシュメモリ・
システムの構成図である。図において、図５と同じ符号
のものは既に説明した同符号のものと同じか、相当部分
なので説明を省略する。図１で新規な部分は以下の通り
である。まず、キャッシュメモリからはバス使用権の優
先度を表す要求レベル信号２０が出る。２１はキャッシ
ュメモリ３からの要求レベル信号２０をエンコードして
バス権要求Ｃ１信号１０ａ、又はバス権要求Ｃ２信号１
１ａを出力するエンコーダである。２２はバスアービタ
５が出力するバス権許可Ｃ１信号１０ｂとバス権許可Ｃ
２信号１１ｂとの論理和を取り、キャッシュメモリ３に
対してバス権許可Ｃ信号７ｂとして出力する論理回路で
ある。また、７ｃはバスアービタ５がキャッシュメモリ
３に対してシステムバス６のバス権解放を促すバス権解
放要求Ｃ信号である。３１は上記のバス使用権を要求す
る信号を出すバス権要求信号送出手段、３２は優先度を
示す信号を出す要求レベル信号送出手段である。また、
５１、５２は上記のバス使用を与えるバス権許可信号送
出手段、５３はバス権解放要求送出手段である。
【００１３】図１に示したシステム構成例の場合の各バ
スマスタ装置のバス権獲得優先順位表を図２に示す。次
に動作について説明する。まず、ＭＰＵ１のオンデマン
ド要求によるリード動作について述べる。ＭＰＵ１はデ
ータをオンデマンド要求する場合、まずキャッシュメモ
リ３にアクセスに行く。この時、ＭＰＵ１が要求したア
ドレスに対するデータがキャッシュメモリ３内に存在す
る場合は、従来例で説明した動作と同じようにキャッシ
ュメモリ３はそのデータをＭＰＵ１に返し、オンデマン
ド要求によるリード動作を終了する。
スマスタ装置のバス権獲得優先順位表を図２に示す。次
に動作について説明する。まず、ＭＰＵ１のオンデマン
ド要求によるリード動作について述べる。ＭＰＵ１はデ
ータをオンデマンド要求する場合、まずキャッシュメモ
リ３にアクセスに行く。この時、ＭＰＵ１が要求したア
ドレスに対するデータがキャッシュメモリ３内に存在す
る場合は、従来例で説明した動作と同じようにキャッシ
ュメモリ３はそのデータをＭＰＵ１に返し、オンデマン
ド要求によるリード動作を終了する。
【００１４】しかし、ＭＰＵ１が要求したアドレスに対
するデータがキャッシュメモリ３に存在しない場合は、
主メモリ２にデータを取りに行く必要がある。この時、
キャッシュメモリ３のバス権要求信号送出手段３１はバ
スアービタ５に対してバス権要求Ｃ信号７ａを出力する
と同時に、要求レベル送出手段３２は要求レベル信号２
０として、例えば、“Ｈ”レベルを出力する。エンコー
ダ２１では、要求レベル信号２０の“Ｈ”を判断してバ
ス権要求Ｃ１信号１０ａを出力する。図３に、エンコー
ダ２１の一構成例を示す。なお、バスアービタからのバ
ス使用許可信号の送出方式は後述する実施例２の構成で
あってもよい。
するデータがキャッシュメモリ３に存在しない場合は、
主メモリ２にデータを取りに行く必要がある。この時、
キャッシュメモリ３のバス権要求信号送出手段３１はバ
スアービタ５に対してバス権要求Ｃ信号７ａを出力する
と同時に、要求レベル送出手段３２は要求レベル信号２
０として、例えば、“Ｈ”レベルを出力する。エンコー
ダ２１では、要求レベル信号２０の“Ｈ”を判断してバ
ス権要求Ｃ１信号１０ａを出力する。図３に、エンコー
ダ２１の一構成例を示す。なお、バスアービタからのバ
ス使用許可信号の送出方式は後述する実施例２の構成で
あってもよい。
【００１５】ところで、バスアービタ５は、図２に示す
優先順位に従い、バス権許可信号送出手段５１は、キャ
ッシュメモリ３にバス権許可Ｃ１信号１０ｂを送る。こ
のバス権許可Ｃ１信号１０ｂは、論理回路２２で、もう
一方のバス権許可Ｃ２信号１１ｂとの論理和が取られ、
バス権許可Ｃ信号７ｂとしてキャッシュメモリ３に与え
られる。キャッシュメモリ３は、バス権許可Ｃ信号７ｂ
を受け取りバス使用権を得て、システムバス６を介して
主メモリ２をアクセスし、ＭＰＵ１から要求のあったア
ドレスに対するデータを取りに行く。キャッシュメモリ
３がこのデータを取り込むと同時に、ＭＰＵ１もこのデ
ータを取り込みオンデマンド要求によるリード動作を終
了する。
優先順位に従い、バス権許可信号送出手段５１は、キャ
ッシュメモリ３にバス権許可Ｃ１信号１０ｂを送る。こ
のバス権許可Ｃ１信号１０ｂは、論理回路２２で、もう
一方のバス権許可Ｃ２信号１１ｂとの論理和が取られ、
バス権許可Ｃ信号７ｂとしてキャッシュメモリ３に与え
られる。キャッシュメモリ３は、バス権許可Ｃ信号７ｂ
を受け取りバス使用権を得て、システムバス６を介して
主メモリ２をアクセスし、ＭＰＵ１から要求のあったア
ドレスに対するデータを取りに行く。キャッシュメモリ
３がこのデータを取り込むと同時に、ＭＰＵ１もこのデ
ータを取り込みオンデマンド要求によるリード動作を終
了する。
【００１６】次に、キャッシュメモリ３のプリフェッチ
時の動作について述べる。キャッシュメモリのプリフェ
ッチ動作とは、ＭＰＵから出力されるアドレスより先の
アドレスのデータを主メモリに取りに行く動作のことを
指す。これは即時処理が必要なオンデマンド要求に比較
して、即時動作の優先度は低い。キャッシュメモリ３
は、ＭＰＵ１からプリフェッチアドレスを受け取ると、
バス権を獲得し主メモリ２にアクセスに行く。この時、
キャッシュメモリ３のバス権要求信号送出手段３１はバ
スアービタ５に対してバス権要求Ｃ信号７ａを送ると同
時に、要求レベル送出手段３２は要求レベル信号２０と
して、例えば“Ｌ”レベルを出力する。エンコーダ２１
では、要求レベル信号２０の“Ｌ”を判断してバス権要
求Ｃ２信号１１ａを出力する。
時の動作について述べる。キャッシュメモリのプリフェ
ッチ動作とは、ＭＰＵから出力されるアドレスより先の
アドレスのデータを主メモリに取りに行く動作のことを
指す。これは即時処理が必要なオンデマンド要求に比較
して、即時動作の優先度は低い。キャッシュメモリ３
は、ＭＰＵ１からプリフェッチアドレスを受け取ると、
バス権を獲得し主メモリ２にアクセスに行く。この時、
キャッシュメモリ３のバス権要求信号送出手段３１はバ
スアービタ５に対してバス権要求Ｃ信号７ａを送ると同
時に、要求レベル送出手段３２は要求レベル信号２０と
して、例えば“Ｌ”レベルを出力する。エンコーダ２１
では、要求レベル信号２０の“Ｌ”を判断してバス権要
求Ｃ２信号１１ａを出力する。
【００１７】これに対し、バスアービタ５のバス権許可
信号送出手段５２は、図２に示す優先順位に従い、キャ
ッシュメモリ３にバス権許可Ｃ２信号１１ｂを送出す
る。このバス権許可Ｃ２信号１１ｂは、論理回路２２
で、もう一方のバス権許可Ｃ１信号１０ｂとの論理和が
取られ、バス権許可Ｃ信号７ｂとしてキャッシュメモリ
３に与えられる。キャッシュメモリ３は、バス権許可Ｃ
信号７ｂを受け取りバス使用権を得て、システムバス６
を介して主メモリ２をアクセスし、プリフェッチアドレ
スに対するデータを取りに行く。キャッシュメモリ３が
このデータを取り込み１回のプリフェッチ動作が終了す
る。こゝで、ＤＭＡ装置４の方が優先度が高いので、プ
リフェッチ動作中にＤＭＡ装置４からバス権要求信号が
出た場合には、バスアービタ５はバス権解放要求Ｃ信号
７Ｃを出し、キャッシュメモリからバス権要求Ｃ信号７
ａがオフになって、これによりバス権要求Ｃ２信号１１
ａをオフにする。一旦、プリフェッチ動作が中止される
ことになる。そしてＤＭＡ装置にバス権許可Ｄ信号８ｂ
を送る。
信号送出手段５２は、図２に示す優先順位に従い、キャ
ッシュメモリ３にバス権許可Ｃ２信号１１ｂを送出す
る。このバス権許可Ｃ２信号１１ｂは、論理回路２２
で、もう一方のバス権許可Ｃ１信号１０ｂとの論理和が
取られ、バス権許可Ｃ信号７ｂとしてキャッシュメモリ
３に与えられる。キャッシュメモリ３は、バス権許可Ｃ
信号７ｂを受け取りバス使用権を得て、システムバス６
を介して主メモリ２をアクセスし、プリフェッチアドレ
スに対するデータを取りに行く。キャッシュメモリ３が
このデータを取り込み１回のプリフェッチ動作が終了す
る。こゝで、ＤＭＡ装置４の方が優先度が高いので、プ
リフェッチ動作中にＤＭＡ装置４からバス権要求信号が
出た場合には、バスアービタ５はバス権解放要求Ｃ信号
７Ｃを出し、キャッシュメモリからバス権要求Ｃ信号７
ａがオフになって、これによりバス権要求Ｃ２信号１１
ａをオフにする。一旦、プリフェッチ動作が中止される
ことになる。そしてＤＭＡ装置にバス権許可Ｄ信号８ｂ
を送る。
【００１８】次に、バスアービタ５の動作について説明
する。従来例で説明したように、各バスマスタ装置はシ
ステムを構築する際にシステムバスを獲得する優先順位
が決定される。バスアービタ５はこの優先順位に従って
調停できるように構築されている。バスアービタ５はキ
ャッシュメモリ３、又はＤＭＡ装置４のどれか一つのバ
ス権要求信号のみであれば、バス権を要求している信号
に対してバス権許可信号を与える。
する。従来例で説明したように、各バスマスタ装置はシ
ステムを構築する際にシステムバスを獲得する優先順位
が決定される。バスアービタ５はこの優先順位に従って
調停できるように構築されている。バスアービタ５はキ
ャッシュメモリ３、又はＤＭＡ装置４のどれか一つのバ
ス権要求信号のみであれば、バス権を要求している信号
に対してバス権許可信号を与える。
【００１９】ＭＰＵ１からのオンデマンド要求に対し
て、バス権要求Ｃ信号７ａと要求レベル信号２０“Ｈ”
よりエンコーダ２１で判断されたバス権要求Ｃ１信号１
０ａによりキャッシュメモリ３が既にバスを使用してい
る時に、ＤＭＡ装置４がバス権要求Ｄ信号８ａによりバ
ス権を要求した場合には、バスアービタ５は図２に示す
優先順位に従い、キャッシュメモリ３からのバス権要求
Ｃ信号７ａがオフになるまで、ＤＭＡ装置４からのバス
権要求をバス権待状態とする。ＤＭＡ装置４が既にバス
を使用しており、Ｉ／０装置９と主メモリ２間でＤＭＡ
転送を行なっている時に、キャッシュメモリ３がオンデ
マンド要求によるバス権要求Ｃ信号７ａと要求レベル信
号２０“Ｈ”によりバス権を要求した場合には、このバ
ス権要求Ｃ信号７ａと要求レベル信号“Ｈ”をエンコー
ダ２１でエンコードしてバスアービタ５に対してバス権
要求Ｃ１信号１０ａを出力する。バスアービタ５ではこ
のバス権要求Ｃ１信号１０ａを受けて図２に示した優先
順位に従い、従来例で示したような動作でバス調停を
し、キャッシュメモリ３にバス権を与える。
て、バス権要求Ｃ信号７ａと要求レベル信号２０“Ｈ”
よりエンコーダ２１で判断されたバス権要求Ｃ１信号１
０ａによりキャッシュメモリ３が既にバスを使用してい
る時に、ＤＭＡ装置４がバス権要求Ｄ信号８ａによりバ
ス権を要求した場合には、バスアービタ５は図２に示す
優先順位に従い、キャッシュメモリ３からのバス権要求
Ｃ信号７ａがオフになるまで、ＤＭＡ装置４からのバス
権要求をバス権待状態とする。ＤＭＡ装置４が既にバス
を使用しており、Ｉ／０装置９と主メモリ２間でＤＭＡ
転送を行なっている時に、キャッシュメモリ３がオンデ
マンド要求によるバス権要求Ｃ信号７ａと要求レベル信
号２０“Ｈ”によりバス権を要求した場合には、このバ
ス権要求Ｃ信号７ａと要求レベル信号“Ｈ”をエンコー
ダ２１でエンコードしてバスアービタ５に対してバス権
要求Ｃ１信号１０ａを出力する。バスアービタ５ではこ
のバス権要求Ｃ１信号１０ａを受けて図２に示した優先
順位に従い、従来例で示したような動作でバス調停を
し、キャッシュメモリ３にバス権を与える。
【００２０】次に、ＤＭＡ装置４が既にバスを使用して
おり、Ｉ／Ｏ装置９と主メモリ２間でＤＭＡ転送を行な
っている時に、キャッシュメモリ３がプリフェッチ要求
によるバス権要求Ｃ信号７ａと要求レベル信号２０
“Ｌ”によりバス権を要求した場合には、このバス権要
求Ｃ信号７ａと要求レベル信号２０“Ｌ”をエンコーダ
２１でエンコードしてバスアービタ５に対してバス権要
求Ｃ２信号１１ａを出力する。バスアービタ５ではこの
バス権要求Ｃ２信号１１ａを受けて図２に示した優先順
位に従い、ＤＭＡ装置４からのバス権要求Ｄ信号８ａが
消失するまで、キャッシュメモリ３からのプリフェッチ
要求によるバス権要求Ｃ２信号１１ａをバス権待状態と
する。
おり、Ｉ／Ｏ装置９と主メモリ２間でＤＭＡ転送を行な
っている時に、キャッシュメモリ３がプリフェッチ要求
によるバス権要求Ｃ信号７ａと要求レベル信号２０
“Ｌ”によりバス権を要求した場合には、このバス権要
求Ｃ信号７ａと要求レベル信号２０“Ｌ”をエンコーダ
２１でエンコードしてバスアービタ５に対してバス権要
求Ｃ２信号１１ａを出力する。バスアービタ５ではこの
バス権要求Ｃ２信号１１ａを受けて図２に示した優先順
位に従い、ＤＭＡ装置４からのバス権要求Ｄ信号８ａが
消失するまで、キャッシュメモリ３からのプリフェッチ
要求によるバス権要求Ｃ２信号１１ａをバス権待状態と
する。
【００２１】実施例２．図４は請求項２の発明の一実施
例であるキャッシュメモリ・システムの構成図である。
実施例１と同様、既に説明した部分と同一または相当部
分は同一符号を付してその説明は省略する。図４におい
て、バス権要求Ｃ１信号１０ａ、バス権要求Ｃ２信号１
１ａの意味は実施例１と同様であるが、キャッシュメモ
リ内に複数のバス権要求信号送出手段３３と３４を設
け、直接アービタに送出する。同様にバスアービタ内に
設けた複数のバス権許可信号送出手段とバス権許可Ｃ１
信号１０ｂ、バス権許可Ｃ２信号１１ｂの意味は実施例
１と同じで、直接キャッシュメモリに送られる。また、
バス権解放要求送出手段５４の出力である１１ｃは、バ
スアービタ５がキャッシュメモリ３に対してシステムバ
ス６のバス権解放を促す第２のバス権解放要求Ｃ２信号
である。実施例２においては、キャッシュメモリ内にバ
スアービタからの複数のバス権許可信号を受け、またレ
ベルの異なるバス権解放要求信号を受けて、キャッシュ
メモリの動作を続行／中断することが出来るよう構築さ
れている。図４のシステム構成例の場合の各バスマスタ
装置のバス権獲得優先順位表は図２と同じとする。
例であるキャッシュメモリ・システムの構成図である。
実施例１と同様、既に説明した部分と同一または相当部
分は同一符号を付してその説明は省略する。図４におい
て、バス権要求Ｃ１信号１０ａ、バス権要求Ｃ２信号１
１ａの意味は実施例１と同様であるが、キャッシュメモ
リ内に複数のバス権要求信号送出手段３３と３４を設
け、直接アービタに送出する。同様にバスアービタ内に
設けた複数のバス権許可信号送出手段とバス権許可Ｃ１
信号１０ｂ、バス権許可Ｃ２信号１１ｂの意味は実施例
１と同じで、直接キャッシュメモリに送られる。また、
バス権解放要求送出手段５４の出力である１１ｃは、バ
スアービタ５がキャッシュメモリ３に対してシステムバ
ス６のバス権解放を促す第２のバス権解放要求Ｃ２信号
である。実施例２においては、キャッシュメモリ内にバ
スアービタからの複数のバス権許可信号を受け、またレ
ベルの異なるバス権解放要求信号を受けて、キャッシュ
メモリの動作を続行／中断することが出来るよう構築さ
れている。図４のシステム構成例の場合の各バスマスタ
装置のバス権獲得優先順位表は図２と同じとする。
【００２２】次に動作を説明するが、ＭＰＵ１がオンデ
マンド要求の時の動作や、単独使用時のキャッシュメモ
リのプリフェッチ動作等は、実施例１と同様であるので
詳細は省略する。次にＤＭＡ装置４とキャッシュメモリ
とが競合して動作する場合を説明する。ＤＭＡ装置４が
既にバスを使用しており、Ｉ／Ｏ装置９と主メモリ２間
でＤＭＡ転送を行なっている時に、キャッシュメモリ３
がオンデマンド要求によるバス権要求Ｃ１信号１０ａに
よりバス権を要求した場合は、既に従来例で示したよう
な動作でバス調停し、キャッシュメモリ３にバス権を与
える。
マンド要求の時の動作や、単独使用時のキャッシュメモ
リのプリフェッチ動作等は、実施例１と同様であるので
詳細は省略する。次にＤＭＡ装置４とキャッシュメモリ
とが競合して動作する場合を説明する。ＤＭＡ装置４が
既にバスを使用しており、Ｉ／Ｏ装置９と主メモリ２間
でＤＭＡ転送を行なっている時に、キャッシュメモリ３
がオンデマンド要求によるバス権要求Ｃ１信号１０ａに
よりバス権を要求した場合は、既に従来例で示したよう
な動作でバス調停し、キャッシュメモリ３にバス権を与
える。
【００２３】次に、ＤＭＡ装置４が既にバスを使用して
おり、Ｉ／Ｏ装置９と主メモリ２間でＤＭＡ転送を行な
っている時に、キャッシュメモリ３のバス権要求信号送
出手段３４が、プリフェッチ要求によるバス権要求Ｃ２
信号１１ａによりバス権を要求した場合は、バスアービ
タ５は優先順位に従い、バス権要求Ｃ２信号１１ａを、
ＤＭＡ装置４のバス権要求Ｄ信号９ａがオフになるまで
待たせる。さらに、キャッシュメモリ３がプリフェッチ
動作中にＤＭＡ装置４からのバス権要求Ｄ信号９ａが来
た場合には以下の動作となる。バスアービタ５のバス権
解放要求送出手段５４は、キャッシュメモリ３に対しバ
ス権解放要求Ｃ２信号１１Ｃを出し、これを受けて、キ
ャッシュメモリは１回のプリフェッチ動作が終わると、
バス権要求信号送出手段３４によりバス権要求Ｃ２信号
１１ａをオフにし、これによりバスアービタ５はＤＭＡ
装置４にバス使用権を与える。
おり、Ｉ／Ｏ装置９と主メモリ２間でＤＭＡ転送を行な
っている時に、キャッシュメモリ３のバス権要求信号送
出手段３４が、プリフェッチ要求によるバス権要求Ｃ２
信号１１ａによりバス権を要求した場合は、バスアービ
タ５は優先順位に従い、バス権要求Ｃ２信号１１ａを、
ＤＭＡ装置４のバス権要求Ｄ信号９ａがオフになるまで
待たせる。さらに、キャッシュメモリ３がプリフェッチ
動作中にＤＭＡ装置４からのバス権要求Ｄ信号９ａが来
た場合には以下の動作となる。バスアービタ５のバス権
解放要求送出手段５４は、キャッシュメモリ３に対しバ
ス権解放要求Ｃ２信号１１Ｃを出し、これを受けて、キ
ャッシュメモリは１回のプリフェッチ動作が終わると、
バス権要求信号送出手段３４によりバス権要求Ｃ２信号
１１ａをオフにし、これによりバスアービタ５はＤＭＡ
装置４にバス使用権を与える。
【００２４】このように、バスアービタ５は、キャッシ
ュメモリ３からの優先順位の異なるバスアクセス要因に
対するバス権要求や、他のバス使用権を持つ装置からの
バス権要求を、その優先度に従い調停する。なお、バス
アービタからのバス使用許可信号の送出方式は図１に示
す方式であってもよい。
ュメモリ３からの優先順位の異なるバスアクセス要因に
対するバス権要求や、他のバス使用権を持つ装置からの
バス権要求を、その優先度に従い調停する。なお、バス
アービタからのバス使用許可信号の送出方式は図１に示
す方式であってもよい。
【００２５】
【発明の効果】以上のようにこの発明によれば、バス権
要求信号送出手段と要求レベル信号送出手段とを有する
キャッシュメモリ、または要求レベルの異なる複数のバ
ス権要求信号送出手段を有するキャッシュメモリと、こ
れらの信号を受けて要求レベルに対応したバス使用許可
を与えるバスアービタを備えたので、システムの性能低
下が防げる効果がある。
要求信号送出手段と要求レベル信号送出手段とを有する
キャッシュメモリ、または要求レベルの異なる複数のバ
ス権要求信号送出手段を有するキャッシュメモリと、こ
れらの信号を受けて要求レベルに対応したバス使用許可
を与えるバスアービタを備えたので、システムの性能低
下が防げる効果がある。
【図１】本発明の一実施例であるキャッシュメモリ・シ
ステム構成図である。
ステム構成図である。
【図２】図１に示したシステム構成のバス権獲得優先順
位表である。
位表である。
【図３】図１におけるエンコーダの一構成例である。
【図４】本発明の他の実施例であるキャッシュメモリ・
システムの構成図である。
システムの構成図である。
【図５】従来のキャッシュメモリ・システムの構成図で
ある。
ある。
【図６】図５に示した従来のシステム構成時のバス権獲
得優先順位表である。
得優先順位表である。
３ キャッシュメモリ ５ バスアービタ ６ システムバス ７ａ バス権要求Ｃ信号 ７ｂ バス権許可Ｃ信号 ７ｃ バス権解放要求Ｃ信号 １０ａ バス権要求Ｃ１信号 １０ｂ バス権許可Ｃ１信号 １１ａ バス権要求Ｃ２信号 １１ｂ バス権許可Ｃ２信号 １１ｃ バス権解放要求Ｃ２信号 ２０ 要求レベル信号 ２１ エンコーダ ３１ バス権要求信号送出手段 ３２ 要求レベル信号送出手段 ３３、３４ バス権要求信号送出手段 ５１、５２ バス権許可信号送出手段 ５３、５４ バス権解放要求送出手段
Claims (2)
- 【請求項１】 共通のシステムバスの使用権を要求する
信号を出すバス権要求信号送出手段と、上記システムバ
スの使用権の優先度信号を出す要求レベル信号送出手段
とを有するキャッシュメモリと、 他の装置及び上記キャッシュメモリからのバス権要求信
号と、上記要求レベル信号を受けてバス使用の許可を与
えるバスアービタを備えたキャッシュメモリ・システ
ム。 - 【請求項２】 共通のシステムバスの使用権を要求する
信号を、要求レベルの数に対応して複数出すバス権要求
信号送出手段を有するキャッシュメモリと、 他の装置及び上記キャッシュメモリからの複数のバス権
要求信号を受け、要求レベルに対応したバス使用許可信
号を与えるバスアービタを備えたキャッシュメモリ・シ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002083A JPH05189311A (ja) | 1992-01-09 | 1992-01-09 | キャッシュメモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002083A JPH05189311A (ja) | 1992-01-09 | 1992-01-09 | キャッシュメモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189311A true JPH05189311A (ja) | 1993-07-30 |
Family
ID=11519460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4002083A Pending JPH05189311A (ja) | 1992-01-09 | 1992-01-09 | キャッシュメモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189311A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005119465A1 (en) * | 2004-06-01 | 2005-12-15 | Ssd Company Limited | Data processing unit and bus arbitration unit |
| WO2009098737A1 (ja) * | 2008-02-08 | 2009-08-13 | Panasonic Corporation | 外部デバイスアクセス装置、その制御方法及びシステムｌｓｉ |
| JP2010049708A (ja) * | 1999-01-19 | 2010-03-04 | Arm Ltd | データ処理システムに於けるメモリ制御 |
-
1992
- 1992-01-09 JP JP4002083A patent/JPH05189311A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010049708A (ja) * | 1999-01-19 | 2010-03-04 | Arm Ltd | データ処理システムに於けるメモリ制御 |
| WO2005119465A1 (en) * | 2004-06-01 | 2005-12-15 | Ssd Company Limited | Data processing unit and bus arbitration unit |
| JP2008501157A (ja) * | 2004-06-01 | 2008-01-17 | 新世代株式会社 | データ処理装置及びバス調停装置 |
| US7908416B2 (en) | 2004-06-01 | 2011-03-15 | Ssd Company Limited | Data processing unit and bus arbitration unit |
| WO2009098737A1 (ja) * | 2008-02-08 | 2009-08-13 | Panasonic Corporation | 外部デバイスアクセス装置、その制御方法及びシステムｌｓｉ |
| JPWO2009098737A1 (ja) * | 2008-02-08 | 2011-05-26 | パナソニック株式会社 | 外部デバイスアクセス装置、その制御方法及びシステムｌｓｉ |
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