JP3458439B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は中央演算処理装置（以下
ＣＰＵと略す），ダイレクトメモリアクセス（以下ＤＭ
Ａと略す）機構等からなる２以上のバスマスタによって
システムバスを共用するマルチバスマスタ方式の情報処
理装置に関するものである。 【０００２】 【従来の技術】近年、ＣＰＵの処理速度の向上に伴い、
このＣＰＵが接続されるシステムバスにおけるデータ転
送速度を向上させて、情報処理装置全体での処理速度を
向上させることが種々行われている。 【０００３】以下に従来の情報処理装置について図面を
参照しながら説明する。図６は従来の情報処理装置にお
ける回路ブロック図である。１は後述のシステムバス８
の使用権を要求するＣＰＵやＤＭＡ機構等からなる第１
のバスマスタ、２は第１のバスマスタ１と同様な第２の
バスマスタ、３はシステムバス８の使用権を要求したバ
スマスタにシステムバス８を使用することを許可するバ
スアービタ、４は後述のシステムバス８と第１のバスマ
スタ１との切り離しを行うための第１のバスバッファ、
５は後述のシステムバス８と第２のバスマスタ２との切
り離しを行うための第２のバスバッファ、６はＲＡＭ，
ＲＯＭ等からなりデータ等を記憶する内部記憶装置、７
はプリンタ（図示せず）等の機器を情報処理装置に接続
するための入出力装置、８は各バスマスタや内部記憶装
置６及び入出力装置７等を接続してデータの転送を行う
ためのシステムバス、９は第１のバスマスタ１がシステ
ムバス８の使用権を要求するための第１のバスリクエス
ト信号、１０は第１のバスマスタ１がシステムバス８の
使用権を獲得したことを示す第１のバスグラント信号、
１１は第１のバスマスタ１がシステムバス８を使用して
いることを示す第１のバスアクノーリッジ信号、１２は
第２のバスマスタ２がシステムバス８の使用権を要求す
るための第２のバスリクエスト信号、１３は第２のバス
マスタ２がシステムバス８の使用権を獲得したことを示
す第２のバスグラント信号、１４は第２のバスマスタ２
がシステムバス８を使用していることを示す第２のバス
アクノーリッジ信号である。 【０００４】以上のように構成された従来の情報処理装
置について、以下その動作を説明する。図７は従来の情
報処理装置におけるフローチャートであり、図８は従来
の情報処理装置におけるタイミングチャートである。 【０００５】初めに、図８に示すように、システムバス
８が未使用状態の時に、第１のバスマスタ１が、システ
ムバス８を獲得して、入出力装置７にアクセスを要求す
るために第１のバスリクエスト信号９を出力する（Ｓ
１）。次に、現在、システムバス８は未使用中なので、
バスアービタ３が第１のバスマスタ１にシステムバス８
の使用権の獲得を許可して、第１のバスグラント信号１
０を出力する（Ｓ２）。次に、第１のバスマスタ１はシ
ステムバス８を使用していることを示す第１のバスアク
ノーリッジ信号１１を出力する（Ｓ３）。ここで、シス
テムバス８の使用権を獲得した第１のバスマスタ１は、
入出力装置７へのアクセスを開始する。次に、第２のバ
スマスタ２が内部記憶装置６へアクセスするために、第
２のバスリクエスト信号１２を出力する（Ｓ４）。ここ
で、第２のバスマスタ２は、システムバス８を第１のバ
スマスタ１が使用しているために、この入出力装置７で
の処理が終了するのを待ち続ける。次に、第１のバスマ
スタ１の処理が終了したか判断するために、第１のバス
アクノーリッジ信号１１が解除されたか判別する（Ｓ
５）。Ｎｏである場合は、第１のバスアクノーリッジ信
号１１の解除を待機し、Ｙｅｓである場合は、バスアー
ビタ３が第２のバスマスタ２にシステムバス８の使用権
を獲得することを許可する第２のバスグラント信号１３
を出力する（Ｓ６）。次に、第２のバスマスタ２はシス
テムバス８を使用していることを示す第２のバスアクノ
ーリッジ信号１４を出力する（Ｓ７）。この時点で、シ
ステムバス８の使用権を獲得した第２のバスマスタ２
は、内部記憶装置６へのアクセスを開始する。 【０００６】 【発明が解決しようとする課題】しかしながら上記従来
の構成では、１つのバスマスタが、内部メモリー等より
も低速の入出力装置等をアクセスしている場合に、他の
バスマスタがシステムバス使用権の獲得を要求すると、
システムバスの使用権を持つバスマスタによる所要時間
の長い処理が終了するまでの間、システムバスの使用権
を要求したバスマスタが処理待ち状態になるために、情
報処理装置全体での処理時間が増大して作業性に欠ける
という問題点を有していた。 【０００７】本発明は上記従来の問題点を解決するもの
で、バスマスタの処理待ち状態を減少させて、全体とし
ての処理速度を向上させることのできる作業性に優れた
情報処理装置を提供することを目的とする。 【０００８】 【課題を解決するための手段】この目的を達成するため
に本発明の情報処理装置は、中央演算処理装置等からな
る２以上のバスマスタと、前記バスマスタによって共用
される２以上のバススレーブと、前記バスマスタと前記
バススレーブとを接続するシステムバスと、を備えた情
報処理装置であって、前記バススレーブを構成する内部
メモリーと、前記バススレーブを構成し前記内部メモリ
ーよりも低速の入出力部と、各前記バスマスタと前記シ
ステムバスとの間に各々接続されたバスバッファと、前
記入出力部の前記システムバス上のアドレスを記憶する
アドレス記憶部と、前記バスマスタが前記システムバス
を使用している際に他の前記バスマスタから前記システ
ムバスの使用が要求されて競合が生じたか判定する競合
判定部と、前記競合判定部で競合が生じたと判定された
場合に前記システムバスを使用している前記バスマスタ
がアクセスしている前記システムバス上のアドレスが前
記アドレス記憶部に記憶されているアドレスと等しいか
比較する比較部と、前記比較部での比較結果が一致して
いた場合に前記バスバッファによって前記システムバス
を使用している前記バスマスタを切り離すとともに前記
システムバスの使用を要求した前記バスマスタに前記シ
ステムバスの使用権を与える高速処理優先実行部と、を
備えた構成を有している。 【０００９】ここで、バスマスタとしては、ＣＰＵ，Ｄ
ＭＡ機構等があげられる。 【００１０】 【作用】この構成によって、アドレス記憶部が、入出力
部等の処理速度の遅いバススレーブのシステムバス上で
のアドレスを記憶し、競合判定部が、あるバスマスタが
システムバスを使用している際に他のバスマスタがシス
テムバスの使用権を要求して競合が生じたか判定し、比
較部が、競合判定部で競合が生じたと判定された際にシ
ステムバスを使用しているバスマスタがアクセスしてい
るシステムバス上のアドレスをアドレス記憶部に記憶さ
れているアドレスと比較し、この両者が一致していた場
合に、高速処理優先実行部が、現在システムバスを使用
して低速の入出力部等をアクセスしているバスマスタ
を、バスバッファを用いてシステムバスから切り離し、
システムバスの使用権を要求してきた他のバスマスタに
システムバスの使用権を与えるので、他のバスマスタに
よる処理を優先して実行させて、バスマスタの処理待ち
状態を減少させることができ、全体としての処理速度を
向上させることができる。 【００１１】 【実施例】以下本発明の一実施例における情報処理装置
について、図面を参照しながら説明する。図１は本発明
の一実施例における情報処理装置の機能ブロック図であ
り、図２は本発明の一実施例における情報処理装置の回
路ブロック図である。１は第１のバスマスタ、２は第２
のバスマスタ、３はバスアービタ、４は第１のバスバッ
ファ、５は第２のバスバッファ、６は内部記憶装置、７
は入出力装置、８はシステムバス、９は第１のバスリク
エスト信号、１０は第１のバスグラント信号、１１は第
１のバスアクノーリッジ信号、１２は第２のバスリクエ
スト信号、１３は第２のバスグラント信号、１４は第２
のバスアクノーリッジ信号であり、これらは従来例と同
様なものなので、同一の符号を付し説明を省略する。１
５はシステムバス８の使用権を持つ第１のバスマスタ、
１６は第１のバスマスタ１５と同様な第２のバスマス
タ、１７は第１のバスマスタ１５または第２のバスマス
タ１６によってアクセスされる内部メモリー、１８は第
１のバスマスタ１５または第２のバスマスタ１６によっ
てアクセスされる内部メモリー１７よりも低速な入出力
部、１９はシステムバス８と入出力部１８との間に接続
されてシステムバス８上の情報を一時的に記憶する入出
力バスラッチ部、２０は第１のバスマスタ１５とシステ
ムバス８との間に接続されて第１のバスマスタ１５をシ
ステムバス８から切り離すための第１のバスバッファ、
２１は第２のバスマスタ１６とシステムバス８との間に
接続される第１のバスバッファ２０と同様な第２のバス
バッファ、２２は処理速度の遅い入出力部１８等のシス
テムバス８上のアドレスを記憶するアドレス記憶部、２
３は一方のバスマスタがシステムバス８を使用している
際に他のバスマスタからシステムバス８の使用が要求さ
れて競合が生じたか判定する競合判定部、２４は競合判
定部２３で競合が生じたと判定された場合にシステムバ
ス８を使用しているバスマスタがアクセスしているシス
テムバス８上のアドレスがアドレス記憶部２２に記憶さ
れているアドレスと等しいか比較する比較部、２５は比
較部２４での比較結果が一致していた場合にバスバッフ
ァによって現在システムバス８を使用しているバスマス
タをシステムバス８から切り離すとともにシステムバス
８の使用を要求したバスマスタにシステムバス８の使用
権を与える高速処理優先実行部である。図２において、
２６は高速処理優先実行部２５を構成しバスマスタ及び
バスバッファを制御するバスバッファ・バスマスタ制御
装置、２７はシステムバス８を使用しているバスマスタ
がアクセスしているシステムバス８上のアドレスと後述
のアドレス登録記憶装置２８に登録されたアドレスを比
較するコンパレータ、２８はアドレス記憶部２２を構成
し処理速度が低速である入出力装置７等のシステムバス
８上のアドレスを登録するアドレス登録記憶装置、２９
は入出力バスラッチ部１９を構成しシステムバス８の情
報を一時的に記憶するバスラッチ、３０は第１のバスマ
スタ１からの情報の出力を許可する第１のアウトプット
イネーブル信号、３１は第１のバスマスタ１での処理を
停止させる第１のウェイト信号、３２は第２のバスマス
タ２からの情報の出力を許可する第２のアウトプットイ
ネーブル信号、３３は第２のバスマスタ２での処理を停
止させる第２のウェイト信号、３４はバスラッチ２９を
制御するためのラッチ信号、３５はバスバッファ・バス
マスタ制御装置２６にどのバスマスタがシステムバス８
を使用しているか知らせるためのバスマスタナンバー信
号、３６は現在システムバス８を使用しているバスマス
タのシステムバス８からの切り離しを指示するディスコ
ネクト信号、３７はシステムバス８を使用しているバス
マスタのシステムバス８からの切り離しを要求するディ
スコネクト要求信号である。 【００１２】以上のように構成された本発明の一実施例
における情報処理装置について、以下その動作を説明す
る。図３は本発明の一実施例における情報処理装置のフ
ローチャートであり、図４は本発明の一実施例における
情報処理装置のバスが競合する場合のタイミングチャー
トであり、図５は本発明の一実施例における情報処理装
置のバスが競合しない場合のタイミングチャートであ
る。ここでは、まず、図４に示すように、第１のバスマ
スタ１が入出力装置７へのアクセスをしている間に、第
２のバスマスタ２が内部記憶装置６にアクセスの要求を
行う場合について説明する。 【００１３】初めに、第１のバスマスタ１が、入出力装
置７にアクセスするために、第１のバスリクエスト信号
９を出力する（Ｓ８）。次に、バスアービタ３が、いず
れのバスマスタがシステムバス８をアクセスしているか
を示す各バスアクノーリッジ信号及びディスコネクト信
号３６によって、システムバス８が未使用であることを
認識する（Ｓ９）。次に、バスアービタ３は、第１のバ
スマスタ１にシステムバス８の使用を許可する第１のバ
スグラント信号１０及び第１のバスマスタ１がシステム
バス８の使用権を獲得していることを示すバスマスタナ
ンバー信号３５を出力する（Ｓ１０）。次に、バスバッ
ファ・バスマスタ制御装置２６によって、第１のアウト
プットイネーブル信号３０を出力し、第１のバスマスタ
１とシステムバス８を接続する（Ｓ１１）。次に、第１
のバスマスタ１によって、第１のバスリクエスト信号９
を解除するとともに、第１のバスマスタ１がシステムバ
ス８を使用中であることを通知する第１のバスアクノー
リッジ信号１１を出力し、第１のバスマスタ１がシステ
ムバス８の制御権を得る。一方、これと同時に、第２の
バスマスタ２によって、システムバス８の使用権を要求
する第２のバスリエスト信号１２を出力する（Ｓ１
２）。次に、バスアービタ３は、競合が生じたと判定し
て、システムバス８を使用中である第１のバスマスタ１
とシステムバス８との切り離しを要求するディスコネク
ト要求信号３７を出力する（Ｓ１３）。次に、コンパレ
ータ２７によって、システムバス８のアドレスラインが
示す第１のバスマスタ１がアクセスしているアドレス
と、アドレス登録記憶装置２８に登録されたアドレスを
比較し、両者が一致しているか調べる（Ｓ１４）。ここ
では、アドレス登録記憶装置２８に処理速度の遅い入出
力装置７のシステムバス８上のアドレスが記憶されてい
るものとする。 【００１４】Ｙｅｓである場合、すなわち第１のバスマ
スタ１が低速のスレーブをアクセスしている場合は、現
在システムバス８を使用中である第１のバスマスタ１と
システムバス８とを切り離すディスコネクト信号３６を
出力する（Ｓ１５）。次に、バスアービタ３が、第２の
バスマスタ２に第２のバスグラント信号１３と、第２の
バスマスタ２がシステムバス８の使用権を獲得している
ことを示すバスマスタナンバー信号３５を出力する（Ｓ
１６）。次に、バスバッファ・バスマスタ制御装置２６
によって、第１のウェイト信号３１及び第２のアウトプ
ットイネーブル信号３２を出力するとともに、第１のア
ウトプットイネーブル信号３０を一旦解除し、第１のバ
スマスタ１をシステムバス８から切り離す（Ｓ１７）。
ここで、この時点で第２のバスマスタ２がシステムバス
８の使用権を得て、内部記憶装置６にアクセスを開始す
る。次に、第２のバスマスタ２によって内部記憶装置６
への処理が終了した際に、システムバス８の使用権が解
除されたか判断するために、第２のバスアクノーリッジ
信号１４が解除されたか判別する（Ｓ１８）。Ｎｏであ
る場合は、Ｓ１８にジャンプし、Ｙｅｓである場合は、
バスアービタ３が、競合がなくなったことを判定して、
第１のバスマスタ１とシステムバス８の切り離しを要求
するディスコネクト要求信号３７を解除する（Ｓ１
９）。次に、コンパレータ２７が、ディスコネクト要求
信号３７が解除されたことを認識して、ディスコネクト
信号３６を解除する（Ｓ２０）。次に、バスアービタ３
は、第１のバスマスタ１がシステムバス８上の使用権を
獲得したことを示すバスマスタナンバー信号３５を出力
する（Ｓ２１）。次に、バスバッファ・バスマスタ制御
装置２６によって、システムバス８と第２のバスマスタ
２とを切り離すため、第２のアウトプットイネーブル信
号３２と第１のバスマスタ１の第１のウェイト信号３１
を解除するとともに、再び第１のバスマスタ１にシステ
ムバス８の使用権を与えるための第１のアウトプットイ
ネーブル信号３０を出力する（Ｓ２２）。ここで、この
時点から第１のバスマスタ１が再びシステムバス８の使
用権を得て、入出力装置７へのアクセスを再開する。 【００１５】一方、Ｓ１４でＮｏである場合、すなわち
第１のバスマスタ１が高速のスレーブをアクセスしてい
る場合は、図５に示すようにコンパレータ２７からディ
スコネクト信号３６が出力されないので、第１のバスマ
スタ１の処理が終了したかを判断するために、第１のバ
スアクノーリッジ信号１１が解除されたかを判別する
（Ｓ２３）。Ｎｏである場合は、Ｓ２３にジャンプし、
Ｙｅｓである場合は、ディスコネクト要求信号３７を解
除するとともに第２のバスグラント信号１３及びバスマ
スタナンバー信号３５を出力する（Ｓ２４）。次に、第
１のアウトプットイネーブル信号３０を解除するととも
に、第２のアウトプットイネーブル信号３２を出力する
（Ｓ２５）。ここで、この時点から第２のバスマスタ２
がシステムバス８の使用権を得て、入出力装置７での処
理が開始される。 【００１６】 【発明の効果】以上のように本発明は、アドレス記憶部
が、入出力部等の処理速度の遅いバススレーブのシステ
ムバス上でのアドレスを記憶し、競合判定部が、あるバ
スマスタがシステムバスを使用している際に他のバスマ
スタがシステムバスの使用権を要求して競合が生じたか
判定し、比較部が、競合判定部で競合が生じたと判定さ
れた際にシステムバスを使用しているバスマスタかアク
セスしているシステムバス上のアドレスをアドレス記憶
部に記憶されているアドレスと比較し、この両者が一致
していた場合に、高速処理優先実行部が、現在システム
バスを使用して低速の入出力部等をアクセスしているバ
スマスタを、バスバッファを用いてシステムバスから切
り離し、システムバスの使用権を要求してきた他のバス
マスタにシステムバスの使用権を与えるので、他のバス
マスタによる処理を優先して実行させて、バスマスタの
処理待ち状態を減少させることができ、全体としての処
理速度を向上させることができる作業性に優れた情報処
理装置を実現できるものである。

【図面の簡単な説明】 【図１】本発明の一実施例における情報処理装置の機能
ブロック図 【図２】本発明の一実施例における情報処理装置の回路
ブロック図 【図３】本発明の一実施例における情報処理装置のフロ
ーチャート 【図４】本発明の一実施例における情報処理装置のバス
が競合する場合のタイミングチャート 【図５】本発明の一実施例における情報処理装置のバス
が競合しない場合のタイミングチャート 【図６】従来の情報処理装置における回路ブロック図 【図７】従来の情報処理装置におけるフローチャート 【図８】従来の情報処理装置におけるタイミングチャー
ト 【符号の説明】 １，１５ 第１のバスマスタ ２，１６ 第２のバスマスタ ３ バスアービタ ４，２０ 第１のバスバッファ ５，２１ 第２のバスバッファ ６ 内部記憶装置 ７ 入出力装置 ８ システムバス ９ 第１のバスリクエスト信号 １０ 第１のバスグラント信号 １１ 第１のバスアクノーリッジ信号 １２ 第２のバスリクエスト信号 １３ 第２のバスグラント信号 １４ 第２のバスアクノーリッジ信号 １７ 内部メモリー １８ 入出力部 １９ 入出力バスラッチ部 ２２ アドレス記憶部 ２３ 競合判定部 ２４ 比較部 ２５ 高速処理優先実行部 ２６ バスバッファ・バスマスタ制御装置 ２７ コンパレータ ２８ アドレス登録記憶装置 ２９ バスラッチ ３０ 第１のアウトプットイネーブル信号 ３１ 第１のウェイト信号 ３２ 第２のアウトプットイネーブル信号 ３３ 第２のウェイト信号 ３４ ラッチ信号 ３５ バスマスタナンバー信号 ３６ ディスコネクト信号 ３７ ディスコネクト要求信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36 310 G06F 13/362 510 G06F 15/167

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】中央演算処理装置等からなる２以上のバス
   マスタと、前記バスマスタによって共用される２以上の
   バススレーブと、前記バスマスタと前記バススレーブと
   を接続するシステムバスと、を備えた情報処理装置であ
   って、前記バススレーブを構成する内部メモリーと、前
   記バススレーブを構成し前記内部メモリーよりも低速の
   入出力部と、各前記バスマスタと前記システムバスとの
   間に各々接続されたバスバッファと、前記入出力部の前
   記システムバス上のアドレスを記憶するアドレス記憶部
   と、前記バスマスタが前記システムバスを使用している
   際に他の前記バスマスタから前記システムバスの使用が
   要求されて競合が生じたか判定する競合判定部と、前記
   競合判定部で競合が生じたと判定された場合に前記シス
   テムバスを使用している前記バスマスタがアクセスして
   いる前記システムバス上のアドレスが前記アドレス記憶
   部に記憶されているアドレスと等しいか比較する比較部
   と、前記比較部での比較結果が一致していた場合に前記
   バスバッファによって前記システムバスを使用している
   前記バスマスタを切り離すとともに前記システムバスの
   使用を要求した前記バスマスタに前記システムバスの使
   用権を与える高速処理優先実行部と、を備えたことを特
   徴とする情報処理装置。