JP2632049B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JP2632049B2 JP2632049B2 JP23621989A JP23621989A JP2632049B2 JP 2632049 B2 JP2632049 B2 JP 2632049B2 JP 23621989 A JP23621989 A JP 23621989A JP 23621989 A JP23621989 A JP 23621989A JP 2632049 B2 JP2632049 B2 JP 2632049B2
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- Japan
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- circuit
- bus
- buffer circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサシステムに関し、特に
複数のマイクロプロセッサシステムと、これらのマイク
ロプロセッサシステムが共通に接続されたシステムバス
とにより構成され、これらのマイクロプロセッサシステ
ム相互間でデータ転送を行うマイクロプロセッサシステ
ムに関する。
複数のマイクロプロセッサシステムと、これらのマイク
ロプロセッサシステムが共通に接続されたシステムバス
とにより構成され、これらのマイクロプロセッサシステ
ム相互間でデータ転送を行うマイクロプロセッサシステ
ムに関する。
複数のマイクロプロセッサシステム相互間のデータ転
送では、夫夫マイクロプロセッサシステムが共通に使用
できるマルチシステムバスを経由して行なわれることが
一般的である。
送では、夫夫マイクロプロセッサシステムが共通に使用
できるマルチシステムバスを経由して行なわれることが
一般的である。
この種のマルチシステムバスには、アイ・イー・イー
・ハイフン・796（IEEE−796） ザ・インスティテュー
ト・オブ・エレクトリカル・アンド・エレクトロニクス
エンジニア・ハイフン−796（The Institute of Electr
ical Electronics Engineer−796）のマルチバスや、ア
イ・イー・イー・イー・ハイフン・ピー・1014（IEEE−
P1014）のVMEバスが採用されている。
・ハイフン・796（IEEE−796） ザ・インスティテュー
ト・オブ・エレクトリカル・アンド・エレクトロニクス
エンジニア・ハイフン−796（The Institute of Electr
ical Electronics Engineer−796）のマルチバスや、ア
イ・イー・イー・イー・ハイフン・ピー・1014（IEEE−
P1014）のVMEバスが採用されている。
第３図に示すように、複数のマイクロプロセッサシス
テムがマルチシステムバス上に接続されている時、マル
チシステムバス300上に複数のマイクロプロセッサシス
テム310,320,330が存在可能であり、夫夫がマスターモ
ード（システムバスの使用に当って主導権を握って動作
するモード）や、スレーブモード（システムバスの使用
に当って従属で動作するモード）になることができる。
また、スレーブの機能だけを持つスレーブシステム340
も存在可能である。
テムがマルチシステムバス上に接続されている時、マル
チシステムバス300上に複数のマイクロプロセッサシス
テム310,320,330が存在可能であり、夫夫がマスターモ
ード（システムバスの使用に当って主導権を握って動作
するモード）や、スレーブモード（システムバスの使用
に当って従属で動作するモード）になることができる。
また、スレーブの機能だけを持つスレーブシステム340
も存在可能である。
夫夫のマイクロプロセッサシステム310,320,330は、
マルチシステムバス300を使用する際、マルチシステム
バスのバス交換信号301を介して夫夫のシステム内に設
けてあるバス交換制御回路312,322,332の調停を受け、
ローカルバス314,326,337およびバッファ回路313,323,3
33を介してマルチシステムバス300上にアドレス情報お
よびデータ情報と制御信号とを入出力する。
マルチシステムバス300を使用する際、マルチシステム
バスのバス交換信号301を介して夫夫のシステム内に設
けてあるバス交換制御回路312,322,332の調停を受け、
ローカルバス314,326,337およびバッファ回路313,323,3
33を介してマルチシステムバス300上にアドレス情報お
よびデータ情報と制御信号とを入出力する。
マルチシステムバス300のアーキテクチャは、第４図
に示すように、アドレス情報およびデータ情報と制御信
号とが図のようなタイミングをとる。
に示すように、アドレス情報およびデータ情報と制御信
号とが図のようなタイミングをとる。
これらは、夫夫のマイクロプロセッサシステム310,32
0,330内のどれか一つのCPU311,321,331がマスターモー
ドになり、このCPUとスレーブモードのマイクロプロセ
ッサシステムやスレーブシステム340との間でデータ転
送を行なう。
0,330内のどれか一つのCPU311,321,331がマスターモー
ドになり、このCPUとスレーブモードのマイクロプロセ
ッサシステムやスレーブシステム340との間でデータ転
送を行なう。
第３図において、マイクロプロセッサシステム320に
は、入出力装置（I/O）327とスレーブバッファ回路328
とが、またマイクロプロセッサシステム330には、CPU33
1とマルチシステムバス300からアクセスできる記憶回路
335およびスレーブバッファ回路338とが、またスレーブ
システム340には、記憶回路341とスレーブバッファ回路
342とが夫夫設けられている。
は、入出力装置（I/O）327とスレーブバッファ回路328
とが、またマイクロプロセッサシステム330には、CPU33
1とマルチシステムバス300からアクセスできる記憶回路
335およびスレーブバッファ回路338とが、またスレーブ
システム340には、記憶回路341とスレーブバッファ回路
342とが夫夫設けられている。
これらの回路は、CPU321およびCPU331の動作制御に関
与せず、他のマスターモードになっているマイクロプロ
セッサシステムから直接アクセスすることができる。こ
れらの回路は、スレーブシステム340と同じように、ス
レーブシステムおよびスレーブ回路と呼んでいる。
与せず、他のマスターモードになっているマイクロプロ
セッサシステムから直接アクセスすることができる。こ
れらの回路は、スレーブシステム340と同じように、ス
レーブシステムおよびスレーブ回路と呼んでいる。
従来、マイクロプロセッサシステムのマルチシステム
バスにインタフェースするアドレス情報バッファ回路
と、データ情報バッファ回路と、制御信号バッファ回路
（以後、マルチシステムバッファ回路とも呼ぶ）および
スレーブシステム用アドレス情報バッファ回路とデータ
情報バッファ回路と、制御信号バッファ回路（以後、ス
レーブバッファ回路とも呼ぶ）は、第５図の従来のマル
チプロセッサシステムのブロック図に示すように、マル
チシステムバスに対して並列に接続されているのが、回
路構成上簡単なため、一般的である。
バスにインタフェースするアドレス情報バッファ回路
と、データ情報バッファ回路と、制御信号バッファ回路
（以後、マルチシステムバッファ回路とも呼ぶ）および
スレーブシステム用アドレス情報バッファ回路とデータ
情報バッファ回路と、制御信号バッファ回路（以後、ス
レーブバッファ回路とも呼ぶ）は、第５図の従来のマル
チプロセッサシステムのブロック図に示すように、マル
チシステムバスに対して並列に接続されているのが、回
路構成上簡単なため、一般的である。
スレーブシステムは第３図のI/Oディバイス327や、記
憶回路335といった、いわゆるインテリジェンシーを持
たないシステムでは、システム構成が簡単である。しか
し、DMAC（Direct Memory Access Controller）やMPSC
（Multipl Protocol Serial Controller）といったイン
テリジェンシーを持ったシステムで構成し、スレーブシ
ステムに他のマイクロプロセッサシステムからデータ転
送を受け、それを処理するとすれば、CPUプロセッサー
がDMACやMPSCを制御しなければならず、ハードウェアが
非常に複雑になるという欠点がある。
憶回路335といった、いわゆるインテリジェンシーを持
たないシステムでは、システム構成が簡単である。しか
し、DMAC（Direct Memory Access Controller）やMPSC
（Multipl Protocol Serial Controller）といったイン
テリジェンシーを持ったシステムで構成し、スレーブシ
ステムに他のマイクロプロセッサシステムからデータ転
送を受け、それを処理するとすれば、CPUプロセッサー
がDMACやMPSCを制御しなければならず、ハードウェアが
非常に複雑になるという欠点がある。
これに対処するためには、第５図に示すように、ロー
カルシステムに具備されてDMACやMPSCをCPU120で制御し
て処理する方法がある。他のマイクロプロセッサシステ
ムからのデータは、CPU120の制御のもとに各種バッファ
回路127〜130を介してローカルシステム内に転送され、
DMACとMPSCで処理されていた。
カルシステムに具備されてDMACやMPSCをCPU120で制御し
て処理する方法がある。他のマイクロプロセッサシステ
ムからのデータは、CPU120の制御のもとに各種バッファ
回路127〜130を介してローカルシステム内に転送され、
DMACとMPSCで処理されていた。
しかし、CPU120およびローカルシステムにおいて、CP
U120とDMACが含まれるシステムでは、CPU120とDMACは同
時にローカルシステムバスを占有することはできず、必
ずどちらか一方のデバイスがバスを占有してデータ処理
を行う必要がある。
U120とDMACが含まれるシステムでは、CPU120とDMACは同
時にローカルシステムバスを占有することはできず、必
ずどちらか一方のデバイスがバスを占有してデータ処理
を行う必要がある。
これによって、DMACが動作しているときは、CPU120の
動作は、一時アイドル状態になっており、CPU120が本来
行なうべき処理が中断され、実効処理速度の低下につな
がっていた。
動作は、一時アイドル状態になっており、CPU120が本来
行なうべき処理が中断され、実効処理速度の低下につな
がっていた。
本発明のマイクロプロセッサシステムの構成は、複数
のマイクロプロセッサシステム相互間のデータ転送をマ
ルチシステムバスを介して行なうシステムにおいて、他
のマイクロプロセッサシステムのデータをダイレクトメ
モリアクセスコントローラ（DMAC）およびマルチプロト
コルシルアルコントローラ（MPSC）の機能によりパラレ
ルデータをシリアルデータに変換して他のマイクロプロ
セッサシステムとの間でデータ送受信を行なう手段と、
この手段をローカルシステムではなくスレーブシステム
に具備し、前記他のマイクロプロセッサシステムからの
データを前記マルチシステムバスを経由して双方向から
アクセス可能なｎ（ｎは２以上の整数）面の記憶回路
と、また、その記憶回路はローカルシステム内の中央処
理装置（CPU）からもアクセスが可能な手段を有し、前
記CPUからのアクセスと前記DMACからのアクセスによ
り、前記マルチシステムバスのダブルアクセスを調停す
る手段と、また前記CPUとDMACからのどちらかのアクセ
スを優先するかをあらかじめ設定することができる手段
と、前記ｎ面の双方向アクセス可能な記憶回路を前記CP
Uから切換える手段とを備え、前記CPUとローカルシステ
ムの動作に影響を与えずに高速なデータ処理が行なえる
こと、また前記他のマイクロプロセッサシステムからの
データ転送を前記ｎ面の記憶回路を交互に切換えること
により、高い実効転送速度が得られることを特徴とす
る。
のマイクロプロセッサシステム相互間のデータ転送をマ
ルチシステムバスを介して行なうシステムにおいて、他
のマイクロプロセッサシステムのデータをダイレクトメ
モリアクセスコントローラ（DMAC）およびマルチプロト
コルシルアルコントローラ（MPSC）の機能によりパラレ
ルデータをシリアルデータに変換して他のマイクロプロ
セッサシステムとの間でデータ送受信を行なう手段と、
この手段をローカルシステムではなくスレーブシステム
に具備し、前記他のマイクロプロセッサシステムからの
データを前記マルチシステムバスを経由して双方向から
アクセス可能なｎ（ｎは２以上の整数）面の記憶回路
と、また、その記憶回路はローカルシステム内の中央処
理装置（CPU）からもアクセスが可能な手段を有し、前
記CPUからのアクセスと前記DMACからのアクセスによ
り、前記マルチシステムバスのダブルアクセスを調停す
る手段と、また前記CPUとDMACからのどちらかのアクセ
スを優先するかをあらかじめ設定することができる手段
と、前記ｎ面の双方向アクセス可能な記憶回路を前記CP
Uから切換える手段とを備え、前記CPUとローカルシステ
ムの動作に影響を与えずに高速なデータ処理が行なえる
こと、また前記他のマイクロプロセッサシステムからの
データ転送を前記ｎ面の記憶回路を交互に切換えること
により、高い実効転送速度が得られることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図
は第１図におけるローカルシステムとスレーブシステム
の詳細図である。
は第１図におけるローカルシステムとスレーブシステム
の詳細図である。
始めに、第１図にて本発明のマイクロプロセッサシス
テムの概要を述べ、詳細は第２図を用いて説明する。
テムの概要を述べ、詳細は第２図を用いて説明する。
第１図は、大きく分けると７つのブロックから構成さ
ている。
ている。
CPU10とローカルシステムバス14を分離する制御信号
バッファ回路（１）11とアドレス情報バッファ回路
（１）12とデータ情報バッファ回路（１）13,ローカル
システムLS,スレーブシステムSS,バッファ制御回路15,
マルチシステムバス25へインタフェースするためのバス
変換回路17と、制御信号バッファ回路（２）18と、アド
レス情報バッファ回路（２）19と、データ情報バッファ
回路（２−１），（２−２）20と、SWAPバッファ回路21
およびスレーブとしてスレーブ制御信号バッファ回路22
とスレーブアドレス情報バッファ回路23と、スレーブデ
ータ情報バッファ回路24から構成されている。
バッファ回路（１）11とアドレス情報バッファ回路
（１）12とデータ情報バッファ回路（１）13,ローカル
システムLS,スレーブシステムSS,バッファ制御回路15,
マルチシステムバス25へインタフェースするためのバス
変換回路17と、制御信号バッファ回路（２）18と、アド
レス情報バッファ回路（２）19と、データ情報バッファ
回路（２−１），（２−２）20と、SWAPバッファ回路21
およびスレーブとしてスレーブ制御信号バッファ回路22
とスレーブアドレス情報バッファ回路23と、スレーブデ
ータ情報バッファ回路24から構成されている。
CPU10は、通常ローカルシステムにアクセスしている
が、他のマイクロプロセッサシステムとデータ転送を行
なう必要が生じた時、マルチシステムバス要求信号31を
アクティブにし、バス変換制御回路17に起動をかける。
が、他のマイクロプロセッサシステムとデータ転送を行
なう必要が生じた時、マルチシステムバス要求信号31を
アクティブにし、バス変換制御回路17に起動をかける。
マルチシステムバス25の使用に際して調停した結果、
成功であれば、マルチシステムバス応答信号32をアクテ
ィブにし、バッファ制御回路15へ送る。
成功であれば、マルチシステムバス応答信号32をアクテ
ィブにし、バッファ制御回路15へ送る。
以後、CPU10は、マルチシステムバス25を経由して他
のマイクロプロセッサシステムとデータ転送を行なう。
データ転送が終わり次第、マルチシステムバス要求信号
31は非アクティブとなる。これに伴い、マルチシステム
バス応答信号32も非アクティブとなる。
のマイクロプロセッサシステムとデータ転送を行なう。
データ転送が終わり次第、マルチシステムバス要求信号
31は非アクティブとなる。これに伴い、マルチシステム
バス応答信号32も非アクティブとなる。
一方、スレーブシステムSSは、マルチシステムバス25
とスレーブシステムバス16を分離しているスレーブ制御
信号バッファ回路22と、スレーブアドレス情報23と、ス
レーブデータ情報バッファ回路24は、マルチシステムバ
ス25からの各種信号をスレーブシステム内に常時取込ん
でいる。
とスレーブシステムバス16を分離しているスレーブ制御
信号バッファ回路22と、スレーブアドレス情報23と、ス
レーブデータ情報バッファ回路24は、マルチシステムバ
ス25からの各種信号をスレーブシステム内に常時取込ん
でいる。
次に、第２図を参照して詳細に説明する。
従来、ローカルシステム内に位置していたDMAC42とパ
ラレルデータをシリアルデータに変換するMPSCは、この
スレーブシステム内に位置している。これによって、他
のマイクロプロセッサシステムから転送されるデータ
は、ローカルシステムの動作に影響を与えずにパラレル
からシリアルのデータ列に変換でき、高速な実効処理速
度が得られる。
ラレルデータをシリアルデータに変換するMPSCは、この
スレーブシステム内に位置している。これによって、他
のマイクロプロセッサシステムから転送されるデータ
は、ローカルシステムの動作に影響を与えずにパラレル
からシリアルのデータ列に変換でき、高速な実効処理速
度が得られる。
次に、第２図の構成について述べる。
ローカルシステムとスレーブシステムは、制御信号バ
ッファ回路（３）29と、アドレス情報バッファ回路
（３）28と、テータ情報バッファ回路（３）27で分離さ
れている。また、マルチシステムバス25は、スレーブ制
御信号バッファ回路22と、スレーブ情報バッファ回路23
と、スレーブデータ情報バッファ回路24でスレーブシス
テムにインタフェースされる。
ッファ回路（３）29と、アドレス情報バッファ回路
（３）28と、テータ情報バッファ回路（３）27で分離さ
れている。また、マルチシステムバス25は、スレーブ制
御信号バッファ回路22と、スレーブ情報バッファ回路23
と、スレーブデータ情報バッファ回路24でスレーブシス
テムにインタフェースされる。
ローカルシステムからのデータと、マルチシステムバ
ス25を経由して転送されるデータは、２面の記憶回路
（Ａ）40と、記憶回路（Ｂ）41に記憶される。ローカル
システムからのデータは、CPU10の制御で、これらの記
憶回路（Ａ）40および（Ｂ）41に記憶されるし、また、
マルチシステムバス25を経由して転送されるデータは、
まず、記憶回路（Ａ）40または、記憶回路（Ｂ）41のデ
バイス選択信号54の発生およびマッピングを自由に設定
できる。
ス25を経由して転送されるデータは、２面の記憶回路
（Ａ）40と、記憶回路（Ｂ）41に記憶される。ローカル
システムからのデータは、CPU10の制御で、これらの記
憶回路（Ａ）40および（Ｂ）41に記憶されるし、また、
マルチシステムバス25を経由して転送されるデータは、
まず、記憶回路（Ａ）40または、記憶回路（Ｂ）41のデ
バイス選択信号54の発生およびマッピングを自由に設定
できる。
アドレスデコーダ回路46から出力されるこのデバイス
選択信号54と、スレーブ制御信号で記憶されるこれらの
記憶回路（Ａ）40または記憶回路（Ｂ）41に記憶された
データは、CPU10からのデータ転送起動を、MPSC44とDMA
Cコントローラ42に行ない、DMACコントローラ42の機能
で記憶回路に記憶されたパラレルデータをシルアルデー
タに連続的に変換して出力する。また、反面、シリアル
データをパラレルに変換して記憶回路に転送することも
できる。
選択信号54と、スレーブ制御信号で記憶されるこれらの
記憶回路（Ａ）40または記憶回路（Ｂ）41に記憶された
データは、CPU10からのデータ転送起動を、MPSC44とDMA
Cコントローラ42に行ない、DMACコントローラ42の機能
で記憶回路に記憶されたパラレルデータをシルアルデー
タに連続的に変換して出力する。また、反面、シリアル
データをパラレルに変換して記憶回路に転送することも
できる。
しかし、CPU10から記憶回路（Ａ）40または、記憶回路
（Ｂ）41にアクセスする場合、記憶回路（Ｂ）41にアク
セスする場合、記憶回路（Ａ）40または、記憶回路
（Ｂ）41は、すでにDMAC42とアクセス中である場合や、
また、反面、CPU10が上記記憶回路にアクセス中である
場合、DMAC42がアクセスしようとする場合がある。この
ように、CPU10からのアクセスとDMACコントローラ42か
らのアドレスとが競合する場合が生じる。
（Ｂ）41にアクセスする場合、記憶回路（Ｂ）41にアク
セスする場合、記憶回路（Ａ）40または、記憶回路
（Ｂ）41は、すでにDMAC42とアクセス中である場合や、
また、反面、CPU10が上記記憶回路にアクセス中である
場合、DMAC42がアクセスしようとする場合がある。この
ように、CPU10からのアクセスとDMACコントローラ42か
らのアドレスとが競合する場合が生じる。
もし、バスの競合が生じた時は、記憶回路へ記憶すべ
きデータに誤りが発生してしまい、正しいデータ転送が
行なえなくなる。これを防止するため、優先順位調停回
路45を具備し、外部からあらかじめ設定された優先順位
判定手順に従ってバスの調停を行ない、バスのダブルア
クセスによる競合を防いでいる。
きデータに誤りが発生してしまい、正しいデータ転送が
行なえなくなる。これを防止するため、優先順位調停回
路45を具備し、外部からあらかじめ設定された優先順位
判定手順に従ってバスの調停を行ない、バスのダブルア
クセスによる競合を防いでいる。
また、上記２面の記憶回路（Ａ）42と記憶回路（Ｂ）
44は、A/B切換信号48に従って切換えられる。
44は、A/B切換信号48に従って切換えられる。
たとえば、CPU10が記憶回路（Ａ）40にアクセスして
いるときは、DMAC42にアクセスしている。また反応のと
きもある。さらに、マルチシステムバス25からのアクセ
スにおいても、このA/B切換信号48にて、それぞれ切換
を行なう。これによってデータ転送の実効速度を高速に
することができる。
いるときは、DMAC42にアクセスしている。また反応のと
きもある。さらに、マルチシステムバス25からのアクセ
スにおいても、このA/B切換信号48にて、それぞれ切換
を行なう。これによってデータ転送の実効速度を高速に
することができる。
以上説明したように本発明は、従来、ローカルシステ
ム内に具備されたDMACとデータをパラレルからシルアル
に変換するMPSCとをスレーブシステム内に具備すること
によって、CPUの動作に何んの制限も与えずに高速な処
理が行なえるという効果と、２面ある記憶回路をCPUに
よて適切に切換えることによって、他のマイクロプロセ
ッサシステムからのデータ転送とこのパラレルなデータ
をシルアルに高速に変換でき、実効転送速度を高めるこ
とができるという効果がある。
ム内に具備されたDMACとデータをパラレルからシルアル
に変換するMPSCとをスレーブシステム内に具備すること
によって、CPUの動作に何んの制限も与えずに高速な処
理が行なえるという効果と、２面ある記憶回路をCPUに
よて適切に切換えることによって、他のマイクロプロセ
ッサシステムからのデータ転送とこのパラレルなデータ
をシルアルに高速に変換でき、実効転送速度を高めるこ
とができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるローカルシステムとスレーブシステムの
詳細を示したブロック図、第３図は複数のマイクロプロ
セッサシステムが、マルチシステムバス上に接続されて
いることを示すブロック図、第４図はマルチシステムバ
スのアーキテクチャを示すタイミングチャート、第５図
は従来のマルチプロセッサシステムのブロック図であ
る。 10…CPU、11…制御信号バッファ回路（１）、12…アド
レス情報バッファ回路（１）、13…データ情報バッファ
回路（１）、14…ローカルシステムバス、15…バッファ
制御回路、16…スレーブシステムバス、17…バス交換制
御回路、18…制御信号バッファ回路２、19…アドレス情
報バッファ回路（２）、20…データ情報バッファ回路
（２−１），（２−２）、21…SWAPバッファ回路、22…
スレーブ制御信号バッファ回路、23…スレーブアドレス
情報バッファ回路、25…マルチシステムバス、27…デー
タ情報バッファ回路（３）、28…アドレス情報バッファ
回路、（３）29…制御信号バッファ回路（３）、30…ス
レーブチップ選択信号、31…マルチシステムバス要求信
号、32…マルチシステムバス応答信号、33…バッファ制
御信号、34…シリアルデータ、40…記憶回路（Ａ）、41
…記憶回路（Ｂ）、42…DMAC、43…DMA要求／応答信
号、44…MPSS、45…優先順位調停回路、46…アドレスデ
コーダ回路、48…A/B切換信号、49…バッファ許可信
号、50,54…ディバイス選択信号、51…HOLD要求信号、5
2…HOLD許可信号、53…割込み要求信号、55…転送ACK信
号。
第１図におけるローカルシステムとスレーブシステムの
詳細を示したブロック図、第３図は複数のマイクロプロ
セッサシステムが、マルチシステムバス上に接続されて
いることを示すブロック図、第４図はマルチシステムバ
スのアーキテクチャを示すタイミングチャート、第５図
は従来のマルチプロセッサシステムのブロック図であ
る。 10…CPU、11…制御信号バッファ回路（１）、12…アド
レス情報バッファ回路（１）、13…データ情報バッファ
回路（１）、14…ローカルシステムバス、15…バッファ
制御回路、16…スレーブシステムバス、17…バス交換制
御回路、18…制御信号バッファ回路２、19…アドレス情
報バッファ回路（２）、20…データ情報バッファ回路
（２−１），（２−２）、21…SWAPバッファ回路、22…
スレーブ制御信号バッファ回路、23…スレーブアドレス
情報バッファ回路、25…マルチシステムバス、27…デー
タ情報バッファ回路（３）、28…アドレス情報バッファ
回路、（３）29…制御信号バッファ回路（３）、30…ス
レーブチップ選択信号、31…マルチシステムバス要求信
号、32…マルチシステムバス応答信号、33…バッファ制
御信号、34…シリアルデータ、40…記憶回路（Ａ）、41
…記憶回路（Ｂ）、42…DMAC、43…DMA要求／応答信
号、44…MPSS、45…優先順位調停回路、46…アドレスデ
コーダ回路、48…A/B切換信号、49…バッファ許可信
号、50,54…ディバイス選択信号、51…HOLD要求信号、5
2…HOLD許可信号、53…割込み要求信号、55…転送ACK信
号。
Claims (1)
- 【請求項１】データ転送路であるマルチシステムバス
と、これに接続される複数のマイクロプロセッサシステ
ムからなるマルチプロセッサシステムにおいて、 前記複数のマイクロプロセッサシステムのうち前記マル
チシステムバスの最優先使用権をもつプロセッサシステ
ム以外の固定または動的な下位使用権を付与された複数
マイクロプロッサシステム内に、ダイレクトメモリアク
セスコントローラおよびマルチプロトコルシリアルコン
トローラを具備し、下位使用権をもつ複数マイクロプロ
セッサシステム間にシリアル伝送路を設けたことを特徴
とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621989A JP2632049B2 (ja) | 1989-09-11 | 1989-09-11 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621989A JP2632049B2 (ja) | 1989-09-11 | 1989-09-11 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0398146A JPH0398146A (ja) | 1991-04-23 |
| JP2632049B2 true JP2632049B2 (ja) | 1997-07-16 |
Family
ID=16997547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23621989A Expired - Lifetime JP2632049B2 (ja) | 1989-09-11 | 1989-09-11 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632049B2 (ja) |
-
1989
- 1989-09-11 JP JP23621989A patent/JP2632049B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0398146A (ja) | 1991-04-23 |
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