JPH0343804A - シーケンス制御装置 - Google Patents

シーケンス制御装置

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Publication number
JPH0343804A
JPH0343804A JP1179563A JP17956389A JPH0343804A JP H0343804 A JPH0343804 A JP H0343804A JP 1179563 A JP1179563 A JP 1179563A JP 17956389 A JP17956389 A JP 17956389A JP H0343804 A JPH0343804 A JP H0343804A
Authority
JP
Japan
Prior art keywords
cpu
receiving means
bus
serial
transmitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1179563A
Other languages
English (en)
Inventor
Toshihiro Ide
井手 利弘
Hiroto Miyazaki
浩人 宮崎
Akio Hirahata
平畑 秋穂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP1179563A priority Critical patent/JPH0343804A/ja
Priority to KR1019900010497A priority patent/KR910003475A/ko
Publication of JPH0343804A publication Critical patent/JPH0343804A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00Programme-control systems
    • G05B19/02Programme-control systems electric
    • G05B19/18Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form

Landscapes

  • Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、システムバスを介してCPUモジュールと入
出力モジュールが接続されているシーケンス制御装置に
関するものである。
従来の技術 近年、シーケンス制御装置は、小型から、大型まで制御
範囲が拡大してきている。
以下、図面を参照しながら、従来のシーケンス制御装置
の一例について説明する。第3図は、従来のシーケンス
制御装置のCPUモジュールト入出力モジュールのブロ
ック図を示したものである。第4図12 、入出力モジ
ュールのアクセスタイミング図を示したものである。第
3図においては、1は入出力モジュールで、入出力回路
9及びパラレル送受信手段20を備えている。パラレル
送受信手段20はアドレスバッファ2とデータバッファ
3からなる。4はシステムバスで、アドレスバス5、コ
マンドバス6、データバス7、調停バス8からなる。1
0はCPUモジュールである。21 ハCP U パラ
レル送受信手段で、アドレスバッファ11とデータバッ
ファ12からなる。
13はバス調停手段である。14はCPU及びCPU周
辺回路である。
以上のように構成されたシーケンス制御装置について、
以下その動作について説明する。まず、CPUモジュー
ル10が、入出力モジュール1のアクセスを開始する。
バス調停手段13は、他のCPUモジュールがシステム
バス4を使用していないか調査する。もし他のCPUモ
ジュールがシステムバス4を使用していると、アクセス
が完了するまで待つ。アクセスが完了すると、パラレル
送受信手段21を能動にし、システムバス4を能動にす
る。入出力モジュール1はパラレル送受信手段20を介
して、システムバス4と入出力回路9を接続する。アク
セスが完了するとバス調停手段13は、パラレル送受信
手段21をオフし、システムバス4もオフする。以上で
1回のアクセスサイクルが完了する。
前記入出力モジュールのアクセスサイクルのタイミング
を示す第4図において、斜線部は、他のCPUモジュー
ルが、システムバス4を使用しているため、待ちを表し
ている。なおCPUI。
CPU2はCPUモジ−−ルを、i / o 1 。
1102,1103は入出力モジュールを示している。
発明が解決しようとする課題 しかしながら、上記のような構成では、システムバスの
信号線の数で制御できる入出力モジュールの数が制限さ
れるという問題点を有していた。
またマルチCPU構成時は他のCPUモジュールがシス
テムバス4をアクセスしていると待ち時間が発生するの
で、処理速度が遅くなるという問題点を有していた。
本発明は上記問題点に鑑み、システムバスをパラレルバ
スでもシリアルバスでも選択でき、システムバスによる
入出力モジュールの数の制限を無<シ、またマルチCP
U構成においても待ち時間無しで入出力のアクセスがで
きるシーケンス制御装置を提供するものである。
課題を解決するための手段 上記問題点を解決するために本発明のシーケンス制御装
置は、入出力モジュールにパラレル送受信手段と、シリ
アル送受信手段を備え、システムバスに前記シリアル送
受信手段と接続されるシリアルデータバスを備え、CP
Uモジュールに、CPUパラレル送受信手段と、CPU
シリアル送受信手段と、両手段を一方から他方に切り替
える切り替え手段とを備えたものに係るものである。
作   用 本発明は上記した構成によって、システムバスをパラレ
ルバスでもシリアルバスでも選択でき、システムバスの
信号線による入出力モジュールの数の制限を無くシ、マ
ルチCPU構成時においては、一方のCPUモジュール
がCPUパラレル送受信手段を選°択し、他方のCPU
モジュールがCPUシリアル送受信手段を選択すること
により、システムバスの競合が無いため、入出力モジュ
ールのアクセスにおいて待ち時間をなくすことができる
実  施  例 以下本発明の一実施例のシーケンス制御装置について、
図面を参照しながら説明する。
第工図は、本発明のシーケンス制御装置のCPUモジュ
ールと入出力モジュールのブロック図を示したものであ
る。第2図は、入出力モジュールのアクセスタイミング
図を示したものである。従来例と同一の手段には、同一
番号を付して、詳細な説明は省略する。
第1図において、1は入出力モジュールである。20は
パラレル送受信手段で、アドレスバツフア2とデータバ
ッファ3からなる。9はシリアル送受信手段である。4
はシステムバスで、アドレスバス5、コマンドバス6、
データバス7、シリアルデータバス17からなる。9は
入出力回路である。lOはCPUモジュールである。2
1はCPUパラレル送受信手段で、アドレスバッファ1
1とデータバッファ12からなる。14はCPU及びC
PU周辺回路である。15はCPUシリアル送受信手段
であって、シリアルメモリ16を有している。19は切
り替え手段である。
以上のように構成されたシーケンス制御装置について、
以下第1図及び第2図を用いてその動作を説明する。
まず切り替え手段19でパラレル送受信手段21を選択
した場合について説明する。CPUモジュール10が、
入出力モジュール1のアクセスを開始する。CPUパラ
レル送受信手段21は常に能動であり、システムバス4
を能動にする。入出力モジュール1はパラレル送受信手
段20を介して、システムバス4と入出力回路9を接続
する。
以上で1回のアクセスサイクルが完了する。本実施例に
おいて前記従来例と異なる点は、バス調停手段が不用で
あることである。
次に、切り替え手段19でシリアル送受信手段13を選
択した場合について説明する。システムバス4のシリア
ルデータバス17には、入出力モジュール1のデータが
常に転送されている。即ち入力モジュールのデータはC
PUモジュール10のCPUシリアル送受信手段15の
メモリ16にリフレッシュされている。出力モジュール
には、前記CPUシリアル送受信手段15のメモリ16
のデータでリフレッシュされている。CPUモジュール
10が、入出力モジュール1のアクセスを開始する。C
PU回路14はシステムバス4を介さずにCPUシリア
ル送受信手段15のメモリ16をアクセスする。以上で
一回のアクセスが完了する。
次に、マルチCPU構成した場合について説明する。一
方のCPUIモジュールは切り替え手段19でCPUパ
ラレル送受信手段21を選択する。他方のCPU2モジ
ユールはCPUシリアル送受信手段15を選択する。C
PUシリアル送受信手段15を使用するCPU2モジユ
ールは、システムバス4は使用しないのでシステムバス
4のアドレスバス5、コマンドバス6、データバス7は
CPUパラレル送受信手段21を使用しているCPLT
モジュールが常に専有でき待ち時間はない。
以上のように本実施例によれば、入出力モジュールにパ
ラレル送受信手段と、シリアル送受信手段を備え、シス
テムバスに前記シリアル送受信手段と接続されるシリア
ルデータバスを備え、CPUモジュールに、CPUパラ
レル送受信手段と、CPUシリアル送受信手段と、切り
替え手段とを備えることにより、システムバスをパラレ
ルバスでもシリアルバスでも選択でき、システムバスに
よる入出力モジュールの数の制限をなくすことができる
。又マルチCPU構成において、一方のCPUモジュー
ルがCPUパラレル送受信手段を使用し、他方がCPU
シリアル送受信手段を使用することにより、システムバ
スの競合が無いため、入出力モジュールのアクセスにお
いて待ち時間をなくすことができる。
発明の効果 以上のように本発明は入出力モジュールにパラレル送受
信手段と、シリアル送受信手段を備え、システムバスに
前記シリアル送受信手段と接続されるシリアルデータバ
スを備え、CPUモジュールに、CPUパラレル送受信
手段と、CPUシリアル送受信手段と、切り替え手段と
を備えることにより、アドレスバスによる入出力点数の
制限を無くすことができ、またマルチCPU構成におい
ても入出力モジュールのアクセスにおいて待ち時間をな
くすことができる。
【図面の簡単な説明】
第1図は本発明の一実施例におけるシーケンス制御装置
の入出力モジュール及びCPUモジュールのブロック図
、第2図は第1図の構成に於けるバスのタイミング図、
第3図は従来例のシーケンス制御装置の入出力モジュー
ル及びCPUモジュールのブロック図、第4図は第3図
の構成に於けるバスのタイミング図である。 4・・・・・・システムバス、15・・・・・・CPU
シリアル送受信手段、16・・・・・・シリアルメモリ
、17・・・・・・シリアルデータバス、18・・・・
・・シリアル送受信手段、19・・・・・・切り替え手
段、20・・・・・・パラレル送受信手段、21・・・
・・・CPUパラレル送受信手段。

Claims (2)

    【特許請求の範囲】
  1. (1)バスを介してデータの送受信を行うシーケンス制
    御装置において、入出力モジュールにパラレル送受信手
    段と、シリアル送受信手段を備え、システムバスに前記
    シリアル送受信手段と接続されるシリアルデータバスを
    備え、CPUモジュールに、CPUパラレル送受信手段
    と、CPUシリアル送受信手段と、前記CPUパラレル
    送受信手段と前記CPUシリアル送受信手段とを切り替
    える切り替え手段とを備えたことを特徴とするシーケン
    ス制御装置。
  2. (2)マルチCPU構成時に、一方のCPUがCPUパ
    ラレル送受信手段を選択し、他方のCPUモジュールが
    CPUシリアル送受信手段を選択するように構成した請
    求項1記載のシーケンス制御装置。
JP1179563A 1989-07-11 1989-07-11 シーケンス制御装置 Pending JPH0343804A (ja)

Priority Applications (2)

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JP1179563A JPH0343804A (ja) 1989-07-11 1989-07-11 シーケンス制御装置
KR1019900010497A KR910003475A (ko) 1989-07-11 1990-07-11 시퀀스 제어장치

Applications Claiming Priority (1)

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JPH0343804A true JPH0343804A (ja) 1991-02-25

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ID=16067919

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JP1179563A Pending JPH0343804A (ja) 1989-07-11 1989-07-11 シーケンス制御装置

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KR (1) KR910003475A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
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