JPH0343804A - シーケンス制御装置 - Google Patents
シーケンス制御装置Info
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- JPH0343804A JPH0343804A JP1179563A JP17956389A JPH0343804A JP H0343804 A JPH0343804 A JP H0343804A JP 1179563 A JP1179563 A JP 1179563A JP 17956389 A JP17956389 A JP 17956389A JP H0343804 A JPH0343804 A JP H0343804A
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- cpu
- receiving means
- bus
- serial
- transmitting
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Links
- 230000005540 biological transmission Effects 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、システムバスを介してＣＰＵモジュールと入
出力モジュールが接続されているシーケンス制御装置に
関するものである。
出力モジュールが接続されているシーケンス制御装置に
関するものである。
従来の技術
近年、シーケンス制御装置は、小型から、大型まで制御
範囲が拡大してきている。
範囲が拡大してきている。
以下、図面を参照しながら、従来のシーケンス制御装置
の一例について説明する。第３図は、従来のシーケンス
制御装置のＣＰＵモジュールト入出力モジュールのブロ
ック図を示したものである。第４図１２ 、入出力モジ
ュールのアクセスタイミング図を示したものである。第
３図においては、１は入出力モジュールで、入出力回路
９及びパラレル送受信手段２０を備えている。パラレル
送受信手段２０はアドレスバッファ２とデータバッファ
３からなる。４はシステムバスで、アドレスバス５、コ
マンドバス６、データバス７、調停バス８からなる。１
０はＣＰＵモジュールである。２１ ハＣＰ Ｕ パラ
レル送受信手段で、アドレスバッファ１１とデータバッ
ファ１２からなる。
の一例について説明する。第３図は、従来のシーケンス
制御装置のＣＰＵモジュールト入出力モジュールのブロ
ック図を示したものである。第４図１２ 、入出力モジ
ュールのアクセスタイミング図を示したものである。第
３図においては、１は入出力モジュールで、入出力回路
９及びパラレル送受信手段２０を備えている。パラレル
送受信手段２０はアドレスバッファ２とデータバッファ
３からなる。４はシステムバスで、アドレスバス５、コ
マンドバス６、データバス７、調停バス８からなる。１
０はＣＰＵモジュールである。２１ ハＣＰ Ｕ パラ
レル送受信手段で、アドレスバッファ１１とデータバッ
ファ１２からなる。
１３はバス調停手段である。１４はＣＰＵ及びＣＰＵ周
辺回路である。
辺回路である。
以上のように構成されたシーケンス制御装置について、
以下その動作について説明する。まず、ＣＰＵモジュー
ル１０が、入出力モジュール１のアクセスを開始する。
以下その動作について説明する。まず、ＣＰＵモジュー
ル１０が、入出力モジュール１のアクセスを開始する。
バス調停手段１３は、他のＣＰＵモジュールがシステム
バス４を使用していないか調査する。もし他のＣＰＵモ
ジュールがシステムバス４を使用していると、アクセス
が完了するまで待つ。アクセスが完了すると、パラレル
送受信手段２１を能動にし、システムバス４を能動にす
る。入出力モジュール１はパラレル送受信手段２０を介
して、システムバス４と入出力回路９を接続する。アク
セスが完了するとバス調停手段１３は、パラレル送受信
手段２１をオフし、システムバス４もオフする。以上で
１回のアクセスサイクルが完了する。
バス４を使用していないか調査する。もし他のＣＰＵモ
ジュールがシステムバス４を使用していると、アクセス
が完了するまで待つ。アクセスが完了すると、パラレル
送受信手段２１を能動にし、システムバス４を能動にす
る。入出力モジュール１はパラレル送受信手段２０を介
して、システムバス４と入出力回路９を接続する。アク
セスが完了するとバス調停手段１３は、パラレル送受信
手段２１をオフし、システムバス４もオフする。以上で
１回のアクセスサイクルが完了する。
前記入出力モジュールのアクセスサイクルのタイミング
を示す第４図において、斜線部は、他のＣＰＵモジュー
ルが、システムバス４を使用しているため、待ちを表し
ている。なおＣＰＵＩ。
を示す第４図において、斜線部は、他のＣＰＵモジュー
ルが、システムバス４を使用しているため、待ちを表し
ている。なおＣＰＵＩ。
ＣＰＵ２はＣＰＵモジ−−ルを、ｉ ／ ｏ １ 。
１１０２，１１０３は入出力モジュールを示している。
発明が解決しようとする課題
しかしながら、上記のような構成では、システムバスの
信号線の数で制御できる入出力モジュールの数が制限さ
れるという問題点を有していた。
信号線の数で制御できる入出力モジュールの数が制限さ
れるという問題点を有していた。
またマルチＣＰＵ構成時は他のＣＰＵモジュールがシス
テムバス４をアクセスしていると待ち時間が発生するの
で、処理速度が遅くなるという問題点を有していた。
テムバス４をアクセスしていると待ち時間が発生するの
で、処理速度が遅くなるという問題点を有していた。
本発明は上記問題点に鑑み、システムバスをパラレルバ
スでもシリアルバスでも選択でき、システムバスによる
入出力モジュールの数の制限を無＜シ、またマルチＣＰ
Ｕ構成においても待ち時間無しで入出力のアクセスがで
きるシーケンス制御装置を提供するものである。
スでもシリアルバスでも選択でき、システムバスによる
入出力モジュールの数の制限を無＜シ、またマルチＣＰ
Ｕ構成においても待ち時間無しで入出力のアクセスがで
きるシーケンス制御装置を提供するものである。
課題を解決するための手段
上記問題点を解決するために本発明のシーケンス制御装
置は、入出力モジュールにパラレル送受信手段と、シリ
アル送受信手段を備え、システムバスに前記シリアル送
受信手段と接続されるシリアルデータバスを備え、ＣＰ
Ｕモジュールに、ＣＰＵパラレル送受信手段と、ＣＰＵ
シリアル送受信手段と、両手段を一方から他方に切り替
える切り替え手段とを備えたものに係るものである。
置は、入出力モジュールにパラレル送受信手段と、シリ
アル送受信手段を備え、システムバスに前記シリアル送
受信手段と接続されるシリアルデータバスを備え、ＣＰ
Ｕモジュールに、ＣＰＵパラレル送受信手段と、ＣＰＵ
シリアル送受信手段と、両手段を一方から他方に切り替
える切り替え手段とを備えたものに係るものである。
作 用
本発明は上記した構成によって、システムバスをパラレ
ルバスでもシリアルバスでも選択でき、システムバスの
信号線による入出力モジュールの数の制限を無くシ、マ
ルチＣＰＵ構成時においては、一方のＣＰＵモジュール
がＣＰＵパラレル送受信手段を選°択し、他方のＣＰＵ
モジュールがＣＰＵシリアル送受信手段を選択すること
により、システムバスの競合が無いため、入出力モジュ
ールのアクセスにおいて待ち時間をなくすことができる
。
ルバスでもシリアルバスでも選択でき、システムバスの
信号線による入出力モジュールの数の制限を無くシ、マ
ルチＣＰＵ構成時においては、一方のＣＰＵモジュール
がＣＰＵパラレル送受信手段を選°択し、他方のＣＰＵ
モジュールがＣＰＵシリアル送受信手段を選択すること
により、システムバスの競合が無いため、入出力モジュ
ールのアクセスにおいて待ち時間をなくすことができる
。
実 施 例
以下本発明の一実施例のシーケンス制御装置について、
図面を参照しながら説明する。
図面を参照しながら説明する。
第工図は、本発明のシーケンス制御装置のＣＰＵモジュ
ールと入出力モジュールのブロック図を示したものであ
る。第２図は、入出力モジュールのアクセスタイミング
図を示したものである。従来例と同一の手段には、同一
番号を付して、詳細な説明は省略する。
ールと入出力モジュールのブロック図を示したものであ
る。第２図は、入出力モジュールのアクセスタイミング
図を示したものである。従来例と同一の手段には、同一
番号を付して、詳細な説明は省略する。
第１図において、１は入出力モジュールである。２０は
パラレル送受信手段で、アドレスバツフア２とデータバ
ッファ３からなる。９はシリアル送受信手段である。４
はシステムバスで、アドレスバス５、コマンドバス６、
データバス７、シリアルデータバス１７からなる。９は
入出力回路である。ｌＯはＣＰＵモジュールである。２
１はＣＰＵパラレル送受信手段で、アドレスバッファ１
１とデータバッファ１２からなる。１４はＣＰＵ及びＣ
ＰＵ周辺回路である。１５はＣＰＵシリアル送受信手段
であって、シリアルメモリ１６を有している。１９は切
り替え手段である。
パラレル送受信手段で、アドレスバツフア２とデータバ
ッファ３からなる。９はシリアル送受信手段である。４
はシステムバスで、アドレスバス５、コマンドバス６、
データバス７、シリアルデータバス１７からなる。９は
入出力回路である。ｌＯはＣＰＵモジュールである。２
１はＣＰＵパラレル送受信手段で、アドレスバッファ１
１とデータバッファ１２からなる。１４はＣＰＵ及びＣ
ＰＵ周辺回路である。１５はＣＰＵシリアル送受信手段
であって、シリアルメモリ１６を有している。１９は切
り替え手段である。
以上のように構成されたシーケンス制御装置について、
以下第１図及び第２図を用いてその動作を説明する。
以下第１図及び第２図を用いてその動作を説明する。
まず切り替え手段１９でパラレル送受信手段２１を選択
した場合について説明する。ＣＰＵモジュール１０が、
入出力モジュール１のアクセスを開始する。ＣＰＵパラ
レル送受信手段２１は常に能動であり、システムバス４
を能動にする。入出力モジュール１はパラレル送受信手
段２０を介して、システムバス４と入出力回路９を接続
する。
した場合について説明する。ＣＰＵモジュール１０が、
入出力モジュール１のアクセスを開始する。ＣＰＵパラ
レル送受信手段２１は常に能動であり、システムバス４
を能動にする。入出力モジュール１はパラレル送受信手
段２０を介して、システムバス４と入出力回路９を接続
する。
以上で１回のアクセスサイクルが完了する。本実施例に
おいて前記従来例と異なる点は、バス調停手段が不用で
あることである。
おいて前記従来例と異なる点は、バス調停手段が不用で
あることである。
次に、切り替え手段１９でシリアル送受信手段１３を選
択した場合について説明する。システムバス４のシリア
ルデータバス１７には、入出力モジュール１のデータが
常に転送されている。即ち入力モジュールのデータはＣ
ＰＵモジュール１０のＣＰＵシリアル送受信手段１５の
メモリ１６にリフレッシュされている。出力モジュール
には、前記ＣＰＵシリアル送受信手段１５のメモリ１６
のデータでリフレッシュされている。ＣＰＵモジュール
１０が、入出力モジュール１のアクセスを開始する。Ｃ
ＰＵ回路１４はシステムバス４を介さずにＣＰＵシリア
ル送受信手段１５のメモリ１６をアクセスする。以上で
一回のアクセスが完了する。
択した場合について説明する。システムバス４のシリア
ルデータバス１７には、入出力モジュール１のデータが
常に転送されている。即ち入力モジュールのデータはＣ
ＰＵモジュール１０のＣＰＵシリアル送受信手段１５の
メモリ１６にリフレッシュされている。出力モジュール
には、前記ＣＰＵシリアル送受信手段１５のメモリ１６
のデータでリフレッシュされている。ＣＰＵモジュール
１０が、入出力モジュール１のアクセスを開始する。Ｃ
ＰＵ回路１４はシステムバス４を介さずにＣＰＵシリア
ル送受信手段１５のメモリ１６をアクセスする。以上で
一回のアクセスが完了する。
次に、マルチＣＰＵ構成した場合について説明する。一
方のＣＰＵＩモジュールは切り替え手段１９でＣＰＵパ
ラレル送受信手段２１を選択する。他方のＣＰＵ２モジ
ユールはＣＰＵシリアル送受信手段１５を選択する。Ｃ
ＰＵシリアル送受信手段１５を使用するＣＰＵ２モジユ
ールは、システムバス４は使用しないのでシステムバス
４のアドレスバス５、コマンドバス６、データバス７は
ＣＰＵパラレル送受信手段２１を使用しているＣＰＬＴ
モジュールが常に専有でき待ち時間はない。
方のＣＰＵＩモジュールは切り替え手段１９でＣＰＵパ
ラレル送受信手段２１を選択する。他方のＣＰＵ２モジ
ユールはＣＰＵシリアル送受信手段１５を選択する。Ｃ
ＰＵシリアル送受信手段１５を使用するＣＰＵ２モジユ
ールは、システムバス４は使用しないのでシステムバス
４のアドレスバス５、コマンドバス６、データバス７は
ＣＰＵパラレル送受信手段２１を使用しているＣＰＬＴ
モジュールが常に専有でき待ち時間はない。
以上のように本実施例によれば、入出力モジュールにパ
ラレル送受信手段と、シリアル送受信手段を備え、シス
テムバスに前記シリアル送受信手段と接続されるシリア
ルデータバスを備え、ＣＰＵモジュールに、ＣＰＵパラ
レル送受信手段と、ＣＰＵシリアル送受信手段と、切り
替え手段とを備えることにより、システムバスをパラレ
ルバスでもシリアルバスでも選択でき、システムバスに
よる入出力モジュールの数の制限をなくすことができる
。又マルチＣＰＵ構成において、一方のＣＰＵモジュー
ルがＣＰＵパラレル送受信手段を使用し、他方がＣＰＵ
シリアル送受信手段を使用することにより、システムバ
スの競合が無いため、入出力モジュールのアクセスにお
いて待ち時間をなくすことができる。
ラレル送受信手段と、シリアル送受信手段を備え、シス
テムバスに前記シリアル送受信手段と接続されるシリア
ルデータバスを備え、ＣＰＵモジュールに、ＣＰＵパラ
レル送受信手段と、ＣＰＵシリアル送受信手段と、切り
替え手段とを備えることにより、システムバスをパラレ
ルバスでもシリアルバスでも選択でき、システムバスに
よる入出力モジュールの数の制限をなくすことができる
。又マルチＣＰＵ構成において、一方のＣＰＵモジュー
ルがＣＰＵパラレル送受信手段を使用し、他方がＣＰＵ
シリアル送受信手段を使用することにより、システムバ
スの競合が無いため、入出力モジュールのアクセスにお
いて待ち時間をなくすことができる。
発明の効果
以上のように本発明は入出力モジュールにパラレル送受
信手段と、シリアル送受信手段を備え、システムバスに
前記シリアル送受信手段と接続されるシリアルデータバ
スを備え、ＣＰＵモジュールに、ＣＰＵパラレル送受信
手段と、ＣＰＵシリアル送受信手段と、切り替え手段と
を備えることにより、アドレスバスによる入出力点数の
制限を無くすことができ、またマルチＣＰＵ構成におい
ても入出力モジュールのアクセスにおいて待ち時間をな
くすことができる。
信手段と、シリアル送受信手段を備え、システムバスに
前記シリアル送受信手段と接続されるシリアルデータバ
スを備え、ＣＰＵモジュールに、ＣＰＵパラレル送受信
手段と、ＣＰＵシリアル送受信手段と、切り替え手段と
を備えることにより、アドレスバスによる入出力点数の
制限を無くすことができ、またマルチＣＰＵ構成におい
ても入出力モジュールのアクセスにおいて待ち時間をな
くすことができる。
第１図は本発明の一実施例におけるシーケンス制御装置
の入出力モジュール及びＣＰＵモジュールのブロック図
、第２図は第１図の構成に於けるバスのタイミング図、
第３図は従来例のシーケンス制御装置の入出力モジュー
ル及びＣＰＵモジュールのブロック図、第４図は第３図
の構成に於けるバスのタイミング図である。 ４・・・・・・システムバス、１５・・・・・・ＣＰＵ
シリアル送受信手段、１６・・・・・・シリアルメモリ
、１７・・・・・・シリアルデータバス、１８・・・・
・・シリアル送受信手段、１９・・・・・・切り替え手
段、２０・・・・・・パラレル送受信手段、２１・・・
・・・ＣＰＵパラレル送受信手段。
の入出力モジュール及びＣＰＵモジュールのブロック図
、第２図は第１図の構成に於けるバスのタイミング図、
第３図は従来例のシーケンス制御装置の入出力モジュー
ル及びＣＰＵモジュールのブロック図、第４図は第３図
の構成に於けるバスのタイミング図である。 ４・・・・・・システムバス、１５・・・・・・ＣＰＵ
シリアル送受信手段、１６・・・・・・シリアルメモリ
、１７・・・・・・シリアルデータバス、１８・・・・
・・シリアル送受信手段、１９・・・・・・切り替え手
段、２０・・・・・・パラレル送受信手段、２１・・・
・・・ＣＰＵパラレル送受信手段。
Claims (2)
- （１）バスを介してデータの送受信を行うシーケンス制
御装置において、入出力モジュールにパラレル送受信手
段と、シリアル送受信手段を備え、システムバスに前記
シリアル送受信手段と接続されるシリアルデータバスを
備え、ＣＰＵモジュールに、ＣＰＵパラレル送受信手段
と、ＣＰＵシリアル送受信手段と、前記ＣＰＵパラレル
送受信手段と前記ＣＰＵシリアル送受信手段とを切り替
える切り替え手段とを備えたことを特徴とするシーケン
ス制御装置。 - （２）マルチＣＰＵ構成時に、一方のＣＰＵがＣＰＵパ
ラレル送受信手段を選択し、他方のＣＰＵモジュールが
ＣＰＵシリアル送受信手段を選択するように構成した請
求項１記載のシーケンス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179563A JPH0343804A (ja) | 1989-07-11 | 1989-07-11 | シーケンス制御装置 |
| KR1019900010497A KR910003475A (ko) | 1989-07-11 | 1990-07-11 | 시퀀스 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179563A JPH0343804A (ja) | 1989-07-11 | 1989-07-11 | シーケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0343804A true JPH0343804A (ja) | 1991-02-25 |
Family
ID=16067919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179563A Pending JPH0343804A (ja) | 1989-07-11 | 1989-07-11 | シーケンス制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0343804A (ja) |
| KR (1) | KR910003475A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329280A (ja) * | 2001-04-27 | 2002-11-15 | Haamorinku:Kk | 制御・監視信号伝送システム |
| JP2002351533A (ja) * | 2001-05-29 | 2002-12-06 | Giken Seisakusho Co Ltd | 土木工機システム |
| JP2006133924A (ja) * | 2004-11-04 | 2006-05-25 | Toshiba Corp | 制御装置 |
| JP2009205598A (ja) * | 2008-02-29 | 2009-09-10 | Omron Corp | Ｉ／ｏシステム |
| US8765155B2 (en) | 2007-08-30 | 2014-07-01 | Colgate-Palmolive Company | Oral care strip or tape and methods of use and manufacture thereof |
| KR20160120290A (ko) * | 2015-03-11 | 2016-10-17 | 미쓰비시덴키 가부시키가이샤 | Cpu 유닛, 타겟 유닛 및 plc 시스템 |
-
1989
- 1989-07-11 JP JP1179563A patent/JPH0343804A/ja active Pending
-
1990
- 1990-07-11 KR KR1019900010497A patent/KR910003475A/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329280A (ja) * | 2001-04-27 | 2002-11-15 | Haamorinku:Kk | 制御・監視信号伝送システム |
| JP2002351533A (ja) * | 2001-05-29 | 2002-12-06 | Giken Seisakusho Co Ltd | 土木工機システム |
| JP4527904B2 (ja) * | 2001-05-29 | 2010-08-18 | 株式会社技研製作所 | 土木工機システム |
| JP2006133924A (ja) * | 2004-11-04 | 2006-05-25 | Toshiba Corp | 制御装置 |
| US8765155B2 (en) | 2007-08-30 | 2014-07-01 | Colgate-Palmolive Company | Oral care strip or tape and methods of use and manufacture thereof |
| JP2009205598A (ja) * | 2008-02-29 | 2009-09-10 | Omron Corp | Ｉ／ｏシステム |
| KR20160120290A (ko) * | 2015-03-11 | 2016-10-17 | 미쓰비시덴키 가부시키가이샤 | Cpu 유닛, 타겟 유닛 및 plc 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003475A (ko) | 1991-02-27 |
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