JPH01211152A - バス転送制御方式 - Google Patents
バス転送制御方式Info
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- JPH01211152A JPH01211152A JP3705888A JP3705888A JPH01211152A JP H01211152 A JPH01211152 A JP H01211152A JP 3705888 A JP3705888 A JP 3705888A JP 3705888 A JP3705888 A JP 3705888A JP H01211152 A JPH01211152 A JP H01211152A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、同期バスによるＣＰＵやチャネル等のバス
マスタと、記憶装置等のバススレーブトの間のデータの
転送を制御するバス転送制御方式、特にバスの専有を競
合する競合制御方式に関する。
マスタと、記憶装置等のバススレーブトの間のデータの
転送を制御するバス転送制御方式、特にバスの専有を競
合する競合制御方式に関する。
［従来の技術］
第２図は従来一般のバス転送制御方式の全体構成図で、
図において、（１）は、アドレス情報線（１１）、デー
タ情報線（１２）、要求制御情報線（１３）、応答情報
線（１４）、競合制御線（１５）及び共通制御線（１６
）からなり、システムクロックに同期して信号を転送す
るバス、 （２）、（３）は、バス（１）に対してケー
タ書込み要求、データ読出し要求を発行することができ
る、ＣＰＵやチャネル等のバスマスタ、（４）はバス（
１）に対して読出し応答を発行することができる記憶装
置等のバススレーブである。第３図は従来のバスマスタ
（２）における競合制御回路を示す回路図で、図におい
て、（２０）は自バスマスタ゛（２）からのデータ読出
し要求及びデータ書込み要求を出すためのナントゲート
、（２１）はバス（１）の競合制御線（１５）に読書き
要求信号を送出するナンド動作をする読書き要求用ドラ
イバ、 （２２）はバススレーブ（４）から競合制御線
（１５）をへての読出し応答要求信号受信用のインバー
タ動作をするレシーバ、（２３）はバススレーブ（４）
からのビジー信号受信用レシーバ、（２４）は他の優先
度の高いバスマスタ（３）からの読書き要求信号受信用
レシーバ、（２５）はその外の優先度の高いバスマスタ
からの読書き要求信号受信用レシーバ、（２６）は優先
度の高い他の要求があるかどうかを検出する論理積回路
、（２７）は自マスクがバスを専有したかどうかを検出
するアンドゲートである。
図において、（１）は、アドレス情報線（１１）、デー
タ情報線（１２）、要求制御情報線（１３）、応答情報
線（１４）、競合制御線（１５）及び共通制御線（１６
）からなり、システムクロックに同期して信号を転送す
るバス、 （２）、（３）は、バス（１）に対してケー
タ書込み要求、データ読出し要求を発行することができ
る、ＣＰＵやチャネル等のバスマスタ、（４）はバス（
１）に対して読出し応答を発行することができる記憶装
置等のバススレーブである。第３図は従来のバスマスタ
（２）における競合制御回路を示す回路図で、図におい
て、（２０）は自バスマスタ゛（２）からのデータ読出
し要求及びデータ書込み要求を出すためのナントゲート
、（２１）はバス（１）の競合制御線（１５）に読書き
要求信号を送出するナンド動作をする読書き要求用ドラ
イバ、 （２２）はバススレーブ（４）から競合制御線
（１５）をへての読出し応答要求信号受信用のインバー
タ動作をするレシーバ、（２３）はバススレーブ（４）
からのビジー信号受信用レシーバ、（２４）は他の優先
度の高いバスマスタ（３）からの読書き要求信号受信用
レシーバ、（２５）はその外の優先度の高いバスマスタ
からの読書き要求信号受信用レシーバ、（２６）は優先
度の高い他の要求があるかどうかを検出する論理積回路
、（２７）は自マスクがバスを専有したかどうかを検出
するアンドゲートである。
次に動作について説明する。まず、最初に競合制御線（
１５）にどこからも信号が送出されておらずＨレベルで
、自バスマスタ（２）から読出し要求も書込み要求もな
い初期状態の各ゲートの入出力レベルを考える。その時
、レシーバ（２２） 、 （２３） 、 （２４）、
（２５）の入力はＨ１出力はし、ゲート（２０）の入力
はり、Ｌ、出力はＨ、ドライバ（２１）の入力はＨ，Ｌ
、出力はＨ１論理積回路（２６）の入力はすべてＬ、出
力はＨ，ゲート（２７）の入力はり、Ｈ，Ｈ１出力はＬ
である。
１５）にどこからも信号が送出されておらずＨレベルで
、自バスマスタ（２）から読出し要求も書込み要求もな
い初期状態の各ゲートの入出力レベルを考える。その時
、レシーバ（２２） 、 （２３） 、 （２４）、
（２５）の入力はＨ１出力はし、ゲート（２０）の入力
はり、Ｌ、出力はＨ、ドライバ（２１）の入力はＨ，Ｌ
、出力はＨ１論理積回路（２６）の入力はすべてＬ、出
力はＨ，ゲート（２７）の入力はり、Ｈ，Ｈ１出力はＬ
である。
次に、他の優先度の高いバスマスタ（３）から読書き要
求がなく、記憶装置であるバススレーブ（４）からも読
出し応答要求がない状態で、バスマスタ（２）において
データ書込み要求が発生したとする。
求がなく、記憶装置であるバススレーブ（４）からも読
出し応答要求がない状態で、バスマスタ（２）において
データ書込み要求が発生したとする。
それによりナントゲート（２０）の一方の入力がＨとな
るが他方の入力がＬであるので出力はＨのままで、ドラ
イバ（２１）の入力はＨ，Ｈとなり次のクロックサイク
ルでそれの出力はＬとなり、競合制御線（１５）に読書
き要求信号が送出される。一方、アンドゲート（２７）
の全入力がＨとなるので出力はＨとなりバス（１）が専
有されたことが検出され、図示されていない回路により
、アドレス情報線（１１）に書込むべきバススレーブ（
４）の書込先アドレスが、データ情報線（１２）に書込
むべきデータが、要求制御情報線（１３）に書込み要求
制御情報がそれぞれ送出される。
るが他方の入力がＬであるので出力はＨのままで、ドラ
イバ（２１）の入力はＨ，Ｈとなり次のクロックサイク
ルでそれの出力はＬとなり、競合制御線（１５）に読書
き要求信号が送出される。一方、アンドゲート（２７）
の全入力がＨとなるので出力はＨとなりバス（１）が専
有されたことが検出され、図示されていない回路により
、アドレス情報線（１１）に書込むべきバススレーブ（
４）の書込先アドレスが、データ情報線（１２）に書込
むべきデータが、要求制御情報線（１３）に書込み要求
制御情報がそれぞれ送出される。
バスマスタ（２）においてデータ読出し要求が発生した
時も同様に動作するが、この場合はバス（１）が専有さ
れた後に読出し先アドレス及び読出し要求制御情報のみ
がバス（１）に送出され、データの送出はない。
時も同様に動作するが、この場合はバス（１）が専有さ
れた後に読出し先アドレス及び読出し要求制御情報のみ
がバス（１）に送出され、データの送出はない。
以上の動作時、バススレーブ（４）が動作中で受付は不
能の時は、これからビジー信号が競合制御線（１５）に
送出されてＬとなっているので、レシーバ（２３）の出
力がＨとなりナントゲート（２０）の入力は共にＨとな
りその出力はＬとなり、ドライバ（２１）の入力がり、
Ｈとなり読書き要求信号の送出は阻止され、アンドゲー
ト（２７）の入力がり、Ｈ，Ｈとなり、その出力はＬと
なりバス（１）が専有されたことが検出されないので、
アドレス、データ及び要求制御情報は送出されない。
能の時は、これからビジー信号が競合制御線（１５）に
送出されてＬとなっているので、レシーバ（２３）の出
力がＨとなりナントゲート（２０）の入力は共にＨとな
りその出力はＬとなり、ドライバ（２１）の入力がり、
Ｈとなり読書き要求信号の送出は阻止され、アンドゲー
ト（２７）の入力がり、Ｈ，Ｈとなり、その出力はＬと
なりバス（１）が専有されたことが検出されないので、
アドレス、データ及び要求制御情報は送出されない。
また、バススレーブ（４）において読出されたデータが
送出される場合は、競合制御線（１５）に読出し応答要
求信号が送出されるが、その時バスマスタ（２）におい
てデータ読出し要求が発生したとすると、この時はレシ
ーバ（２２）の出力がＨとなり、それに応じて論理積回
路（２６）の出力はＬ、アンドゲート（２７）の出力は
Ｌとなりバス（１）が専有されたことが検出されないの
で、アドレス、データ及び要求制御情報の送出が阻止さ
れる。即ちバススレーブ（４）からの読出し応答要求信
号の送出が優先される。
送出される場合は、競合制御線（１５）に読出し応答要
求信号が送出されるが、その時バスマスタ（２）におい
てデータ読出し要求が発生したとすると、この時はレシ
ーバ（２２）の出力がＨとなり、それに応じて論理積回
路（２６）の出力はＬ、アンドゲート（２７）の出力は
Ｌとなりバス（１）が専有されたことが検出されないの
で、アドレス、データ及び要求制御情報の送出が阻止さ
れる。即ちバススレーブ（４）からの読出し応答要求信
号の送出が優先される。
一方、他の優先度の高いバスマスタ（３）から読書き要
求信号が競合制御線（１５）に送出されている時はレシ
ーバ（２４）の出力がＨとなり、それに応じて論理積回
路（２６）の出力はし、アンドゲート（２７）の出力は
Ｌとなるので、例えバスマスタ（２）において読書き要
求が発生してもバス（１）は専有されない。即ち優先度
の高いバスマスタからの読書き要求信号の送出が優先さ
れる。最優先塵のパスマスタにおいてはレシーバ（２４
） （２５）の入力は競合制御線（１５）に接続されず
Ｈレベルにロックされる。
求信号が競合制御線（１５）に送出されている時はレシ
ーバ（２４）の出力がＨとなり、それに応じて論理積回
路（２６）の出力はし、アンドゲート（２７）の出力は
Ｌとなるので、例えバスマスタ（２）において読書き要
求が発生してもバス（１）は専有されない。即ち優先度
の高いバスマスタからの読書き要求信号の送出が優先さ
れる。最優先塵のパスマスタにおいてはレシーバ（２４
） （２５）の入力は競合制御線（１５）に接続されず
Ｈレベルにロックされる。
［発明が解決しようとする課題］
従来のバス転送制御方式の競合制御は以上のように、バ
スマスタからの読書き要求信号、バススレーブからの読
出し応答要求信号が競合した場合。
スマスタからの読書き要求信号、バススレーブからの読
出し応答要求信号が競合した場合。
常にバススレーブからの読出し応答要求信号が最優先さ
れ、バスマスタ間では予め定められた傷先度に従ってバ
スが専有されるようなされるので、例えば、バススレー
ブからの読出し応答要求とバスマスタからのデータ読出
し要求が同時に発生しても、バススレーブからの読出し
応答要求によってのみバスが専有されるが、実際に使用
されるバスは、バススレーブからの読出し応答要求によ
って応答情報線（１４）及びデータ情報線（１２）が、
バスマスタからのデータ読出し要求によってアドレス情
報線（１１）及び要求制御情報線（１３）が使用される
のみで、バスマスタとバススレーブ間に何の競合が起ら
ないにもかかわらず、読出し応答要求のあったバススレ
ーブによってバスが専有され、バスマスクからのデータ
読出し要求が受付られないという問題点があった。
れ、バスマスタ間では予め定められた傷先度に従ってバ
スが専有されるようなされるので、例えば、バススレー
ブからの読出し応答要求とバスマスタからのデータ読出
し要求が同時に発生しても、バススレーブからの読出し
応答要求によってのみバスが専有されるが、実際に使用
されるバスは、バススレーブからの読出し応答要求によ
って応答情報線（１４）及びデータ情報線（１２）が、
バスマスタからのデータ読出し要求によってアドレス情
報線（１１）及び要求制御情報線（１３）が使用される
のみで、バスマスタとバススレーブ間に何の競合が起ら
ないにもかかわらず、読出し応答要求のあったバススレ
ーブによってバスが専有され、バスマスクからのデータ
読出し要求が受付られないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、同時にバススレーブからの読出し応答要求と
バスマスタからのデータ読出し要求が発生しても、両者
に同時にバスの使用権を与えることができるバス転送制
御方式を得ることを目的とする。
たもので、同時にバススレーブからの読出し応答要求と
バスマスタからのデータ読出し要求が発生しても、両者
に同時にバスの使用権を与えることができるバス転送制
御方式を得ることを目的とする。
［課題を解決するための手段］
この発明に係るバス転送制御方式は、バスマスタにおけ
るバススレーブからの応答要求信号の受信に応じ、それ
と同一サイクルのデータ書込み要求に応する読書き要求
信号の発生は抑止するが、これと同一サイクルのデータ
読出し要求に応する読書き要求信号の発生を可能とする
読書き要求信号発生手段を設けたものである。
るバススレーブからの応答要求信号の受信に応じ、それ
と同一サイクルのデータ書込み要求に応する読書き要求
信号の発生は抑止するが、これと同一サイクルのデータ
読出し要求に応する読書き要求信号の発生を可能とする
読書き要求信号発生手段を設けたものである。
［作 用コ
この発明おけるバス転送制御方式は、バススレーブから
の読出し応答要求とバスマスタからのデータ読出し要求
が同時に発生し、競合制御線に送出された応答要求信号
をバスマスタで受信しても、これによってはデータ読出
し要求に応する読書き要求信号の発生は抑止されないの
で、同一サイクルで、バススレーブから応答制御情報と
ともにデータ情報線により読出されたデータがバススレ
ーブからバスマスタに転送され、バスマスタから読出し
要求制御情報とともにアドレス情報線によりアドレス情
報がバススレーブに転送される。
の読出し応答要求とバスマスタからのデータ読出し要求
が同時に発生し、競合制御線に送出された応答要求信号
をバスマスタで受信しても、これによってはデータ読出
し要求に応する読書き要求信号の発生は抑止されないの
で、同一サイクルで、バススレーブから応答制御情報と
ともにデータ情報線により読出されたデータがバススレ
ーブからバスマスタに転送され、バスマスタから読出し
要求制御情報とともにアドレス情報線によりアドレス情
報がバススレーブに転送される。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例におけるバスマスタの競合制御
回路を示す回路図、第２図はこの実施例にも使用される
全体構成図である。図において、（１）はバス、（２）
、（３）はＣＰＵやチャネル等のバスマスタ、（４）は
記憶装置等のバススレーブ、（１１）はアドレス情報線
、 （１２）はデータ情報線、（１３）は要求制御情報
線、 （１４）は応答情報線、（１５）は競合制御線、
（１６）は共通制御線、（２１）は読書き要求用ドライ
バ、（２２）は応答要求信号受信用レシーバ、（２３）
はビジー信号受信用レシーバ、（２４）。
図はこの発明の一実施例におけるバスマスタの競合制御
回路を示す回路図、第２図はこの実施例にも使用される
全体構成図である。図において、（１）はバス、（２）
、（３）はＣＰＵやチャネル等のバスマスタ、（４）は
記憶装置等のバススレーブ、（１１）はアドレス情報線
、 （１２）はデータ情報線、（１３）は要求制御情報
線、 （１４）は応答情報線、（１５）は競合制御線、
（１６）は共通制御線、（２１）は読書き要求用ドライ
バ、（２２）は応答要求信号受信用レシーバ、（２３）
はビジー信号受信用レシーバ、（２４）。
（２５）は高優先度読書き要求信号受信用レシーバ、（
２６）は高優先度要求検出用論理積回路、（２７）は自
マスタバス専有検出用ゲートで、以上は第３図で示す従
来例と同様のものである。（２８）は、２個のアンド素
子と１個のノア素子からなる読書き要求送出用ゲートで
、読書き要求用ドライバ（２１）と共に読書き要求信号
発生手段（２９）を構成している。
２６）は高優先度要求検出用論理積回路、（２７）は自
マスタバス専有検出用ゲートで、以上は第３図で示す従
来例と同様のものである。（２８）は、２個のアンド素
子と１個のノア素子からなる読書き要求送出用ゲートで
、読書き要求用ドライバ（２１）と共に読書き要求信号
発生手段（２９）を構成している。
次に動作について説明する。まず、最初に競合制御線（
１５）にどこからも信号が送出されておらずＨレベルで
、自バスマスタ（２）から読出し要求も書込み要求もな
い初期状態の各ゲートの入出力レベルを考える。その時
、レシーバ（２２） 、 （２３） 、 （２４）、（
２５）の入力はＨ１出力はし、ゲート（２８）の入力は
り、Ｌ、Ｌ、Ｌ、出力はＨ，ドライバ（２１）の入力は
Ｈ，Ｌ、出力はＨ１論理積回路（２６）の入力はすべて
し、出力はＨ、ゲート（２７）の入力はり、Ｈ，Ｈ１出
力はＬである。
１５）にどこからも信号が送出されておらずＨレベルで
、自バスマスタ（２）から読出し要求も書込み要求もな
い初期状態の各ゲートの入出力レベルを考える。その時
、レシーバ（２２） 、 （２３） 、 （２４）、（
２５）の入力はＨ１出力はし、ゲート（２８）の入力は
り、Ｌ、Ｌ、Ｌ、出力はＨ，ドライバ（２１）の入力は
Ｈ，Ｌ、出力はＨ１論理積回路（２６）の入力はすべて
し、出力はＨ、ゲート（２７）の入力はり、Ｈ，Ｈ１出
力はＬである。
次に、他の優先度の高いバスマスタ（３）から読書き要
求がなく、記憶装置であるバススレーブ（４）からも読
出し応答要求がない状態で、バスマスタ（２）において
データ書込み要求が発生したとする。
求がなく、記憶装置であるバススレーブ（４）からも読
出し応答要求がない状態で、バスマスタ（２）において
データ書込み要求が発生したとする。
それによりゲート（２８）の入力はり、Ｈ，Ｌ、Ｈとな
り出力はＨのままで、ドライバ（２１）の入力はＨｌＨ
となり次のクロックサイクルでそれの出力はＬとなり、
競合制御線（１５）に読書き要求信号が送出される。一
方、アンドゲート（２７）の全入力がＨとなるので出力
はＨとなりバス（１）が専有されたことが検出され、図
示されていない回路により、アドレス情報線（１１）に
書込むべきバススレーブ（４）の書込先アドレスが、デ
ータ情報線（１２）に書込むべきデータが、要求制御情
報線（１３）に書込み要求制御情報がそれぞれ送出され
る。
り出力はＨのままで、ドライバ（２１）の入力はＨｌＨ
となり次のクロックサイクルでそれの出力はＬとなり、
競合制御線（１５）に読書き要求信号が送出される。一
方、アンドゲート（２７）の全入力がＨとなるので出力
はＨとなりバス（１）が専有されたことが検出され、図
示されていない回路により、アドレス情報線（１１）に
書込むべきバススレーブ（４）の書込先アドレスが、デ
ータ情報線（１２）に書込むべきデータが、要求制御情
報線（１３）に書込み要求制御情報がそれぞれ送出され
る。
バスマスタ（２）においてデータ読出し要求が発生した
時は、ゲート（２９）の入力はり、Ｈ，Ｌ、Ｌとなるが
出力はＨのままで、データ書込み要求が発生した時と同
様に動作するが、この場合はバス（１）が専有された後
に読出し先アドレス及び読出し要求制御情報のみがバス
（１）に送出され、データの送出はない。
時は、ゲート（２９）の入力はり、Ｈ，Ｌ、Ｌとなるが
出力はＨのままで、データ書込み要求が発生した時と同
様に動作するが、この場合はバス（１）が専有された後
に読出し先アドレス及び読出し要求制御情報のみがバス
（１）に送出され、データの送出はない。
以上の動作時、バススレーブ（４）が動作中で受付は不
能の時は、これからビジー信号が競合制御線（１５）に
送出されてＬとなっているので、レシーバ（２３）の出
力がＨとなりゲート（２９）の入力はＨ２Ｈ，Ｌ、Ｈ，
戒はＨ、Ｈ、Ｌ 、 Ｌ、出力はＬとなりドライバ（２
１）の入力がり、Ｈとなり読書き要求信号の送出は阻止
され、アンドゲート（２７）の入力がり。
能の時は、これからビジー信号が競合制御線（１５）に
送出されてＬとなっているので、レシーバ（２３）の出
力がＨとなりゲート（２９）の入力はＨ２Ｈ，Ｌ、Ｈ，
戒はＨ、Ｈ、Ｌ 、 Ｌ、出力はＬとなりドライバ（２
１）の入力がり、Ｈとなり読書き要求信号の送出は阻止
され、アンドゲート（２７）の入力がり。
Ｈ，Ｈとなり、その出力はＬとなりバス（１）が専有さ
れたことが検出されないので、アドレス、データ及び要
求制御情報は送出されない。
れたことが検出されないので、アドレス、データ及び要
求制御情報は送出されない。
さらに、バススレーブ（４）において読出されたデータ
が送出される場合は、競合制御線（１５）に読出し応答
要求信号が送出されるが、その時バスマスタ（２）にお
いてデータ書込み要求が発生したとすると、この時はレ
シーバ（２２）の出力がＨとなり、それに応じてゲート
（２９）の入力はり、Ｈ，Ｈ，Ｈ１出力はＬとなり上記
ビジー信号受信の場合と同様読書き要求信号の送出は阻
止され、アドレス、データ及び要求制御情報は送出され
ない。
が送出される場合は、競合制御線（１５）に読出し応答
要求信号が送出されるが、その時バスマスタ（２）にお
いてデータ書込み要求が発生したとすると、この時はレ
シーバ（２２）の出力がＨとなり、それに応じてゲート
（２９）の入力はり、Ｈ，Ｈ，Ｈ１出力はＬとなり上記
ビジー信号受信の場合と同様読書き要求信号の送出は阻
止され、アドレス、データ及び要求制御情報は送出され
ない。
また、バススレーブ（４）から競合制御線（１５）に読
出し応答要求信号が送出される時にバスマスタ（２）に
おいてデータ読出し要求が発生した場合は、ゲート（２
９）の入力はり、Ｈ，Ｈ，Ｌ、出力はＨとなり、ドライ
バ（２１）により次のクロックサイクルで競合制御線（
１５）に読書き要求信号が送出され、アンドゲート（２
７）によりバス（１）の使用可能が検出され１図示され
ていない回路により、アドレス情報線（１１）に書込む
べきバススレーブ（４）の書込先アドレスが、要求制御
情報線（１３）に書込み要求制御情報がそれぞれ送出さ
れる。その時、バススレーブ（４）からはデータ情報線
（１２）に読出しデータが、応答情報線（１４）に読出
し応答制御情報がそれぞれ送出され、バス（１）がバス
マスタ（２）のデータ読出し転送サイクルとバススレー
ブ（４）の読出しデータ応答サイクルとにおいて共用さ
れる。
出し応答要求信号が送出される時にバスマスタ（２）に
おいてデータ読出し要求が発生した場合は、ゲート（２
９）の入力はり、Ｈ，Ｈ，Ｌ、出力はＨとなり、ドライ
バ（２１）により次のクロックサイクルで競合制御線（
１５）に読書き要求信号が送出され、アンドゲート（２
７）によりバス（１）の使用可能が検出され１図示され
ていない回路により、アドレス情報線（１１）に書込む
べきバススレーブ（４）の書込先アドレスが、要求制御
情報線（１３）に書込み要求制御情報がそれぞれ送出さ
れる。その時、バススレーブ（４）からはデータ情報線
（１２）に読出しデータが、応答情報線（１４）に読出
し応答制御情報がそれぞれ送出され、バス（１）がバス
マスタ（２）のデータ読出し転送サイクルとバススレー
ブ（４）の読出しデータ応答サイクルとにおいて共用さ
れる。
一方、バスマスタ（２）において他の優先度の高いバス
マスタ（３）と同時に読出し又は書込み要求が発生した
時は、競合制御線（１５）に両方から同時に読出し要求
信号が送出されるが、バスマスタ（２）ではレシーバ（
２４）の出力がＨとなり、それに応じて論理積回路（２
６）の出力はり、アントゲ−）−（２７）の出力はＬと
なるのでバス（１）は専有されない。
マスタ（３）と同時に読出し又は書込み要求が発生した
時は、競合制御線（１５）に両方から同時に読出し要求
信号が送出されるが、バスマスタ（２）ではレシーバ（
２４）の出力がＨとなり、それに応じて論理積回路（２
６）の出力はり、アントゲ−）−（２７）の出力はＬと
なるのでバス（１）は専有されない。
しかし、バスマスタ（３）ではバスマスタ（２）からの
応答要求信号は受信されないのでバス（１）はバスマス
タ（３）によって専有される。即ち優先度の高いバスマ
スタからの読書き要求信号の送出が優先される。
応答要求信号は受信されないのでバス（１）はバスマス
タ（３）によって専有される。即ち優先度の高いバスマ
スタからの読書き要求信号の送出が優先される。
しかし、バススレーブ（４）において読出しデータ応答
が、バスマスタ（３）においてデータ書込み要求が、そ
してバスマスタ（２）においてデータ読出し要求が同時
に発生したとすると、競合制御線（１５）へのバススレ
ーブ（４）からの応答要求信号の送出によりバスマスタ
（３）からのデータ書込み要求に応する読書き要求信号
の送出が阻止されるので、バスマスタ（２）のレシーバ
（２４）には受信信号がなく、一方バスマスタ（２）の
データ読出し要求による読書き要求信号の送出は応答要
求信号の受信によっても何等阻止されないので、バス（
１）のアドレス情報！！ （１１）及び要求制御情報線
（１３）はバスマスタ（２）によって専有される。
が、バスマスタ（３）においてデータ書込み要求が、そ
してバスマスタ（２）においてデータ読出し要求が同時
に発生したとすると、競合制御線（１５）へのバススレ
ーブ（４）からの応答要求信号の送出によりバスマスタ
（３）からのデータ書込み要求に応する読書き要求信号
の送出が阻止されるので、バスマスタ（２）のレシーバ
（２４）には受信信号がなく、一方バスマスタ（２）の
データ読出し要求による読書き要求信号の送出は応答要
求信号の受信によっても何等阻止されないので、バス（
１）のアドレス情報！！ （１１）及び要求制御情報線
（１３）はバスマスタ（２）によって専有される。
なお、上記実施例ではバスマスタ２つの場合について説
明したが、３つ以上の場合でも全く同様であり、また、
競合制御の方式が並列に限らず。
明したが、３つ以上の場合でも全く同様であり、また、
競合制御の方式が並列に限らず。
直列方式、直並列混合方式の何れにも適用できる。
以上のようにこの発明によれば、バスマスタにおけるバ
ススレーブからの応答要求信号の受信に応じ、それと同
一サイクルのデータ書込み要求に応する読書き要求信号
の発生は抑止するが、これと同一サイクルのデータ読出
し要求に応する読書き要求信号の発生を可能とする読書
き要求信号発生手段を設けたので、同時にバススレーブ
からの読出し応答要求とバスマスタからのデータ読出し
要求が発生しても、両者に同時にバスの使用権を与える
ことができ、バスの転送量が向上し性能の高いバス転送
制御方式が得られる効果がある。４、
ススレーブからの応答要求信号の受信に応じ、それと同
一サイクルのデータ書込み要求に応する読書き要求信号
の発生は抑止するが、これと同一サイクルのデータ読出
し要求に応する読書き要求信号の発生を可能とする読書
き要求信号発生手段を設けたので、同時にバススレーブ
からの読出し応答要求とバスマスタからのデータ読出し
要求が発生しても、両者に同時にバスの使用権を与える
ことができ、バスの転送量が向上し性能の高いバス転送
制御方式が得られる効果がある。４、
第１図はこの発明の一実施例におけるバスマスタの競合
制御回路を示す回路図、第２図はこの実施例及び従来一
般のバス転送制御方式の全体構成図、第３図は従来のバ
ス転送制御方式におけるバスマスタの競合制御回路を示
す回路図である。 図において、（１）はバス、（２） 、 （３）はバス
マスタ、（４）はバススレーブ、（１１）はアドレス情
報線、（１２）はデータ情報線、（１３）は要求制御情
報線、 （１４）は応答情報線、（１５）は競合制御線
、（１６）は共通制御線、（２１）は読書き要求用ドラ
イバ、（２２）は応答要求信号受信用レシーバ、（２３
）はビジー信号受信用レシーバ、（２４） 、 （２５
）は高優先度読書き要求信号受信用レシーバ、（２６）
は高優先度要求検出用論理積回路、（２７）は自マスタ
バス専有検出用アンドゲート、（２８）は読書き要求送
出用ゲート、（２９）は読書き要求信号発生手段である
。 図中同一符号は同一あるいは相当部分を示す。
制御回路を示す回路図、第２図はこの実施例及び従来一
般のバス転送制御方式の全体構成図、第３図は従来のバ
ス転送制御方式におけるバスマスタの競合制御回路を示
す回路図である。 図において、（１）はバス、（２） 、 （３）はバス
マスタ、（４）はバススレーブ、（１１）はアドレス情
報線、（１２）はデータ情報線、（１３）は要求制御情
報線、 （１４）は応答情報線、（１５）は競合制御線
、（１６）は共通制御線、（２１）は読書き要求用ドラ
イバ、（２２）は応答要求信号受信用レシーバ、（２３
）はビジー信号受信用レシーバ、（２４） 、 （２５
）は高優先度読書き要求信号受信用レシーバ、（２６）
は高優先度要求検出用論理積回路、（２７）は自マスタ
バス専有検出用アンドゲート、（２８）は読書き要求送
出用ゲート、（２９）は読書き要求信号発生手段である
。 図中同一符号は同一あるいは相当部分を示す。
Claims (1)
- アドレス情報線、データ情報線及び競合制御線をそれぞ
れ別個に有した同期バスを備え、データ読出し転送サイ
クルでは、読出し要求制御情報とともに上記アドレス情
報線によりアドレス情報をバスマスタからバススレーブ
に転送し、データ書込み転送サイクルでは、書込み要求
制御情報とともに上記アドレス情報線によりアドレス情
報を、上記データ情報線により書込みデータを、それぞ
れバスマスタからバススレーブに転送し、読出しデータ
応答サイクルでは、応答制御情報とともに上記データ情
報線により読出されたデータをバススレーブからバスマ
スタに転送し、上記バスマスタからの読書き要求信号及
び上記バススレーブからの応答要求信号の上記競合制御
線への送出により上記アドレス情報線及びデータ情報線
の専有を決定するようにしたバス転送制御方式において
、上記バスマスタにおける上記バススレーブからの応答
要求信号の受信に応じ、それと同一サイクルのデータ書
込み要求に応する読書き要求信号の発生は抑止するが、
これと同一サイクルのデータ読出し要求に応ずる読書き
要求信号の発生を可能とする読書き要求信号発生手段を
設けたことを特徴とするバス転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3705888A JPH01211152A (ja) | 1988-02-19 | 1988-02-19 | バス転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3705888A JPH01211152A (ja) | 1988-02-19 | 1988-02-19 | バス転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211152A true JPH01211152A (ja) | 1989-08-24 |
Family
ID=12486964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3705888A Pending JPH01211152A (ja) | 1988-02-19 | 1988-02-19 | バス転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211152A (ja) |
-
1988
- 1988-02-19 JP JP3705888A patent/JPH01211152A/ja active Pending
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