JP2976358B2 - バス獲得制御方式 - Google Patents
バス獲得制御方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、プロセッサとバスを介
して各種の装置が接続されたシステムに於けるバス獲得
制御方式に関する。メモリを制御するメモリコントロー
ラ，磁気ディスク装置やプリンタ等を制御する入出力コ
ントローラ，システムバスを制御するシステムバスコン
トローラ等のエレメントを、バスを介してプロセッサと
接続したシステムに於いては、各エレメントはバスを専
有してデータを転送するもので、特定のエレメントのみ
が連続してバスを専有しないように、効率の良いバス獲
得制御が要望されている。
して各種の装置が接続されたシステムに於けるバス獲得
制御方式に関する。メモリを制御するメモリコントロー
ラ，磁気ディスク装置やプリンタ等を制御する入出力コ
ントローラ，システムバスを制御するシステムバスコン
トローラ等のエレメントを、バスを介してプロセッサと
接続したシステムに於いては、各エレメントはバスを専
有してデータを転送するもので、特定のエレメントのみ
が連続してバスを専有しないように、効率の良いバス獲
得制御が要望されている。
【０００２】
【従来の技術】各種の情報処理システムは、例えば、半
導体集積回路からなるプロセッサやその周辺回路等をプ
リント基板に搭載し、バスにより相互に接続して構成す
るか、或いは、このようなプリント基板を複数個実装し
て、バックボード等によるシステムバスにより相互に接
続して構成されている。例えば、図４は、プリント基板
等によって構成されたシステムを示し、プロセッサ（Ｃ
ＰＵ）２１と、メモリコントローラ２３と、入出力コン
トローラ２４と、システムバスコントローラ２５と、バ
ス調停回路２６等は、それぞれ１チップの半導体集積回
路により構成されており、チップバス２２により、プロ
セッサ２１とメモリコントローラ２３と入出力コントロ
ーラ２４とシステムバスコントローラ２５等が接続さ
れ、バス調停回路２６によりチップバス２２の使用要求
の競合制御等が行われる。
導体集積回路からなるプロセッサやその周辺回路等をプ
リント基板に搭載し、バスにより相互に接続して構成す
るか、或いは、このようなプリント基板を複数個実装し
て、バックボード等によるシステムバスにより相互に接
続して構成されている。例えば、図４は、プリント基板
等によって構成されたシステムを示し、プロセッサ（Ｃ
ＰＵ）２１と、メモリコントローラ２３と、入出力コン
トローラ２４と、システムバスコントローラ２５と、バ
ス調停回路２６等は、それぞれ１チップの半導体集積回
路により構成されており、チップバス２２により、プロ
セッサ２１とメモリコントローラ２３と入出力コントロ
ーラ２４とシステムバスコントローラ２５等が接続さ
れ、バス調停回路２６によりチップバス２２の使用要求
の競合制御等が行われる。
【０００３】又図５は、複数のシステムバスを有するシ
ステムの説明図であり、複数のプリント基板３０−１〜
３０−ｎをシステムバス３７，３８により接続した場合
を示し、プリント基板３０−１には、それぞれ１チップ
の半導体集積回路からなるプロセッサ（ＣＰＵ）３１
と、メモリコントローラ３３と、システムバスコントロ
ーラ３４，３５と、バス調停回路３６とが搭載され、チ
ップバス３２により、プロセッサ３１とメモリコントロ
ーラ３３とシステムバスコントローラ３４，３５とが接
続され、バス調停回路３６により、システムバスコント
ローラ３４，３５からチップバス３２の使用要求に対す
る調停が行われる。
ステムの説明図であり、複数のプリント基板３０−１〜
３０−ｎをシステムバス３７，３８により接続した場合
を示し、プリント基板３０−１には、それぞれ１チップ
の半導体集積回路からなるプロセッサ（ＣＰＵ）３１
と、メモリコントローラ３３と、システムバスコントロ
ーラ３４，３５と、バス調停回路３６とが搭載され、チ
ップバス３２により、プロセッサ３１とメモリコントロ
ーラ３３とシステムバスコントローラ３４，３５とが接
続され、バス調停回路３６により、システムバスコント
ローラ３４，３５からチップバス３２の使用要求に対す
る調停が行われる。
【０００４】チップバス２２，３２の使用権の獲得手段
としては既に種々知られているが、例えば、プロセッサ
２１，３１に常時チップバス２２，３２の使用権を与え
ておき、メモリコントローラ，入出力コントローラ，シ
ステムバスコントローラ等のエレメントから使用要求が
送出されると、チップバス２２，３２の使用権をその使
用要求送出エレメントに与える方式が一般的である。又
バスの使用要求が同時に複数のエレメントから送出され
た場合は、バス調停回路２６，３６に於いて優先順位等
に従って選択されたエレメントにバスの使用権が与えら
れる。
としては既に種々知られているが、例えば、プロセッサ
２１，３１に常時チップバス２２，３２の使用権を与え
ておき、メモリコントローラ，入出力コントローラ，シ
ステムバスコントローラ等のエレメントから使用要求が
送出されると、チップバス２２，３２の使用権をその使
用要求送出エレメントに与える方式が一般的である。又
バスの使用要求が同時に複数のエレメントから送出され
た場合は、バス調停回路２６，３６に於いて優先順位等
に従って選択されたエレメントにバスの使用権が与えら
れる。
【０００５】
【発明が解決しようとする問題点】複数のエレメントか
ら順次絶え間なくバスの使用要求が送出された場合に、
バス使用要求送出エレメントに順次バス使用権を与える
従来例の方式は、最後のバス使用権を与えられたエレメ
ントが処理を終了するまで、プロセッサ２１，３１にバ
スの使用権が与えられないことになり、プロセッサ２
１，３１の処理遅延が大きくなる欠点がある。
ら順次絶え間なくバスの使用要求が送出された場合に、
バス使用要求送出エレメントに順次バス使用権を与える
従来例の方式は、最後のバス使用権を与えられたエレメ
ントが処理を終了するまで、プロセッサ２１，３１にバ
スの使用権が与えられないことになり、プロセッサ２
１，３１の処理遅延が大きくなる欠点がある。
【０００６】又このような欠点を改善する為に、一つの
エレメントの処理が終了する毎に、一旦プロセッサ２
１，３１にバス使用権を戻す方式が考えられる。この方
式に於いて、例えば、複数のエレメントから同時にバス
使用要求が送出された場合、バス調停回路２６，３６に
よる調停によりバス使用権が与えられ、そのバス使用権
に従って処理を行った後、一旦プロセッサ２１，３１に
バス使用権を返すことになり、優先順位の低いエレメン
トは、優先順位の高いエレメントの処理が終了し、且つ
プロセッサ２１，３１のバスサイクル終了後に、バス使
用権を与えられることになるから、バス使用権を獲得す
るまでに要する時間が長くなる欠点があった。本発明
は、プロセッサのバス使用権の獲得を容易にし、且つ同
時にバスの使用要求を送出したエレメントの待ち時間を
短縮することを目的とする。
エレメントの処理が終了する毎に、一旦プロセッサ２
１，３１にバス使用権を戻す方式が考えられる。この方
式に於いて、例えば、複数のエレメントから同時にバス
使用要求が送出された場合、バス調停回路２６，３６に
よる調停によりバス使用権が与えられ、そのバス使用権
に従って処理を行った後、一旦プロセッサ２１，３１に
バス使用権を返すことになり、優先順位の低いエレメン
トは、優先順位の高いエレメントの処理が終了し、且つ
プロセッサ２１，３１のバスサイクル終了後に、バス使
用権を与えられることになるから、バス使用権を獲得す
るまでに要する時間が長くなる欠点があった。本発明
は、プロセッサのバス使用権の獲得を容易にし、且つ同
時にバスの使用要求を送出したエレメントの待ち時間を
短縮することを目的とする。
【０００７】
【課題を解決するための手段】本発明のバス獲得制御方
式は図１を参照して説明すると、プロセッサ１と、メモ
リコントローラや入出力コントローラ等の複数のエレメ
ント２−１〜２−ｎとがバス３により接続され、バス３
を制御するバス調停回路４を備えたシステムに於いて、
バス調停回路４は、複数のエレメント２−１〜２−ｎか
ら同時にバス３の使用要求が送出された時、使用要求送
出エレメントの優先順位に従った順序で順次バス使用権
を与え、このバス使用権を順次与えられたエレメントの
それぞれの処理終了後に、プロセッサ１にバス使用権を
返す。又或るエレメントがバス３を使用中に、他のエレ
メントからバス３の使用要求が送出された時、バス使用
中のエレメントの処理終了後にバス使用権をプロセッサ
１に返し、このプロセッサ１のバスサイクル終了後に、
バス３の使用要求送出エレメントにバス使用権を与える
ものである。
式は図１を参照して説明すると、プロセッサ１と、メモ
リコントローラや入出力コントローラ等の複数のエレメ
ント２−１〜２−ｎとがバス３により接続され、バス３
を制御するバス調停回路４を備えたシステムに於いて、
バス調停回路４は、複数のエレメント２−１〜２−ｎか
ら同時にバス３の使用要求が送出された時、使用要求送
出エレメントの優先順位に従った順序で順次バス使用権
を与え、このバス使用権を順次与えられたエレメントの
それぞれの処理終了後に、プロセッサ１にバス使用権を
返す。又或るエレメントがバス３を使用中に、他のエレ
メントからバス３の使用要求が送出された時、バス使用
中のエレメントの処理終了後にバス使用権をプロセッサ
１に返し、このプロセッサ１のバスサイクル終了後に、
バス３の使用要求送出エレメントにバス使用権を与える
ものである。
【０００８】
【作用】複数の入出力コントラーラ等のエレメントから
同時にバス３の使用要求が送出された時と、複数のエレ
メントから順次バスの使用要求が送出された時とに於け
る制御を区別し、バス３の使用要求同時送出の確率は小
さいものであるから、その場合には、一旦バス使用権を
プロセッサ１に返すことなく、使用要求エレメントに順
次バス使用権を与えて、バス使用権の獲得に要する時間
を短縮し、又順次バス３の使用要求が送出された場合に
は、バス使用権を与えられたエレメントの処理終了毎
に、一旦プロセッサ１にバス使用権を返すものである。
それにより、絶え間なくバス３の使用要求が送出される
場合でも、プロセッサ１はバス使用権を獲得できるか
ら、プロセッサ１の処理遅延を低減することができる。
同時にバス３の使用要求が送出された時と、複数のエレ
メントから順次バスの使用要求が送出された時とに於け
る制御を区別し、バス３の使用要求同時送出の確率は小
さいものであるから、その場合には、一旦バス使用権を
プロセッサ１に返すことなく、使用要求エレメントに順
次バス使用権を与えて、バス使用権の獲得に要する時間
を短縮し、又順次バス３の使用要求が送出された場合に
は、バス使用権を与えられたエレメントの処理終了毎
に、一旦プロセッサ１にバス使用権を返すものである。
それにより、絶え間なくバス３の使用要求が送出される
場合でも、プロセッサ１はバス使用権を獲得できるか
ら、プロセッサ１の処理遅延を低減することができる。
【０００９】
【実施例】図２は本発明の実施例のブロック図であり、
プロセッサ（ＣＰＵ）１１，システムコントローラ１
３，システムバスコントローラ１４，１５及びバス調停
回路１６等は、それぞれ１チップの半導体集積回路によ
り構成され、プリント基板等に搭載されて、プロセッサ
１１とチップバス１２により、システムコントローラ１
３，システムバスコントローラ１４，１５等のエレメン
トと相互に接続されている。又１７，１８はシステムバ
スを示す。又ＨＲＥＱはバス調停回路１６からプロセッ
サ１１へのバス使用要求信号、ＨＡＣＫはプロセッサ１
１からバス調停回路１６へのバス使用許可信号、ＢＲＥ
Ｑ０，ＢＲＥＱ１，ＢＲＥＱ２はバス使用要求信号、Ｂ
ＢＳＹ０，ＢＢＳＹ１はバス強制獲得信号、ＢＡＣＫ
０，ＢＡＣＫ１，ＢＡＣＫ２はバス使用権信号を示す。
プロセッサ（ＣＰＵ）１１，システムコントローラ１
３，システムバスコントローラ１４，１５及びバス調停
回路１６等は、それぞれ１チップの半導体集積回路によ
り構成され、プリント基板等に搭載されて、プロセッサ
１１とチップバス１２により、システムコントローラ１
３，システムバスコントローラ１４，１５等のエレメン
トと相互に接続されている。又１７，１８はシステムバ
スを示す。又ＨＲＥＱはバス調停回路１６からプロセッ
サ１１へのバス使用要求信号、ＨＡＣＫはプロセッサ１
１からバス調停回路１６へのバス使用許可信号、ＢＲＥ
Ｑ０，ＢＲＥＱ１，ＢＲＥＱ２はバス使用要求信号、Ｂ
ＢＳＹ０，ＢＢＳＹ１はバス強制獲得信号、ＢＡＣＫ
０，ＢＡＣＫ１，ＢＡＣＫ２はバス使用権信号を示す。
【００１０】プロセッサ１１は、チップバス１２の使用
権を常時持っているが、システムコントローラ１３やシ
ステムバスコントローラ１４，１５からのバス使用要求
信号ＢＲＥＱ０，ＢＲＥＱ１，ＢＲＥＱ２に基づくバス
使用要求信号ＨＲＥＱがバス調停回路１６から送出され
ると、バスサイクル終了後に、バス使用許可信号ＨＡＣ
Ｋをバス調停回路１６に送出して、バス使用権を渡す。
又バス強制獲得信号ＢＢＳＹ０，ＢＢＳＹ１に基づくバ
ス使用要求信号ＨＲＥＱがバス調停回路１６から送出さ
れると、プロセッサ１１はバスサイクルを中断して、バ
ス使用許可信号ＨＡＣＫをバス調停回路１６に送出す
る。
権を常時持っているが、システムコントローラ１３やシ
ステムバスコントローラ１４，１５からのバス使用要求
信号ＢＲＥＱ０，ＢＲＥＱ１，ＢＲＥＱ２に基づくバス
使用要求信号ＨＲＥＱがバス調停回路１６から送出され
ると、バスサイクル終了後に、バス使用許可信号ＨＡＣ
Ｋをバス調停回路１６に送出して、バス使用権を渡す。
又バス強制獲得信号ＢＢＳＹ０，ＢＢＳＹ１に基づくバ
ス使用要求信号ＨＲＥＱがバス調停回路１６から送出さ
れると、プロセッサ１１はバスサイクルを中断して、バ
ス使用許可信号ＨＡＣＫをバス調停回路１６に送出す
る。
【００１１】バス調停回路１６は、システムコントロー
ラ１３，システムバスコントローラ１４，１５等のエレ
メントからのバス使用要求信号ＢＲＥＱ０，ＢＲＥＱ
１，ＢＲＥＱ２が同時に送出されたか否か判定し、複数
のバス使用要求信号が同時に送出された場合と、同時に
送出されない場合とに於いて制御を切替える。即ち、同
時送出の場合は、優先順位の高いエレメントにバス使用
権を与え、そのエレメントの処理が終了すると、次の優
先順位のエレメントにバス使用権を与えることを繰り返
し、最後のエレメントの処理が終了した時に、プロセッ
サ１１へバス使用権を返す。又同時送出でない場合は、
最先のエレメントにバス使用権を与え、このエレメント
の処理終了によりプロセッサ１１へバス使用権を返し、
プロセッサ１１のバスサイクル終了により、バス使用要
求信号の送出順序に従って次のエレメントにバス使用権
を与え、このエレメントの処理が終了した場合も、プロ
セッサ１１へバス使用権を返す。
ラ１３，システムバスコントローラ１４，１５等のエレ
メントからのバス使用要求信号ＢＲＥＱ０，ＢＲＥＱ
１，ＢＲＥＱ２が同時に送出されたか否か判定し、複数
のバス使用要求信号が同時に送出された場合と、同時に
送出されない場合とに於いて制御を切替える。即ち、同
時送出の場合は、優先順位の高いエレメントにバス使用
権を与え、そのエレメントの処理が終了すると、次の優
先順位のエレメントにバス使用権を与えることを繰り返
し、最後のエレメントの処理が終了した時に、プロセッ
サ１１へバス使用権を返す。又同時送出でない場合は、
最先のエレメントにバス使用権を与え、このエレメント
の処理終了によりプロセッサ１１へバス使用権を返し、
プロセッサ１１のバスサイクル終了により、バス使用要
求信号の送出順序に従って次のエレメントにバス使用権
を与え、このエレメントの処理が終了した場合も、プロ
セッサ１１へバス使用権を返す。
【００１２】図３は本発明の実施例のタイムチャートで
あり、図２の各部の信号の一例を示す。例えば、システ
ムコントローラ１３からバス使用要求信号ＢＲＥＱ２が
送出されると、バス調停回路１６は、プロセッサ１１へ
バス使用要求信号ＨＲＥＱを送出する。それにより、プ
ロセッサ１１からバス使用許可信号ＨＡＣＫがバス調停
回路１６に送出され、バス調停回路１６はこのバス使用
許可信号ＨＡＣＫを基に、システムコントローラ１３へ
バス使用権信号ＢＡＣＫ２を送出する。システムコント
ローラ１３は、チップバス１２の使用権を獲得して処理
を実行する。この処理が終了すると、バス使用要求信号
ＢＲＥＱ２の送出を停止する。それにより、バス調停回
路１６からプロセッサ１１へのバス使用要求信号ＨＲＥ
Ｑの送出も停止され、プロセッサ１１からのバス使用許
可信号ＨＡＣＫの送出も停止されて、プロセッサ１１へ
バス使用権が戻される。
あり、図２の各部の信号の一例を示す。例えば、システ
ムコントローラ１３からバス使用要求信号ＢＲＥＱ２が
送出されると、バス調停回路１６は、プロセッサ１１へ
バス使用要求信号ＨＲＥＱを送出する。それにより、プ
ロセッサ１１からバス使用許可信号ＨＡＣＫがバス調停
回路１６に送出され、バス調停回路１６はこのバス使用
許可信号ＨＡＣＫを基に、システムコントローラ１３へ
バス使用権信号ＢＡＣＫ２を送出する。システムコント
ローラ１３は、チップバス１２の使用権を獲得して処理
を実行する。この処理が終了すると、バス使用要求信号
ＢＲＥＱ２の送出を停止する。それにより、バス調停回
路１６からプロセッサ１１へのバス使用要求信号ＨＲＥ
Ｑの送出も停止され、プロセッサ１１からのバス使用許
可信号ＨＡＣＫの送出も停止されて、プロセッサ１１へ
バス使用権が戻される。
【００１３】前述のシステムコントローラ１３の処理実
行中に、システムバスコントローラ１４，１５から同時
にバス使用要求信号ＢＲＥＱ０，ＢＲＥＱ１が送出され
た場合を示し、システムコントローラ１３からのバス使
用要求信号ＢＲＥＱ２と、システムコントローラ１４，
１５からのバス使用要求信号ＢＲＥＱ０，ＢＲＥＱ１と
は同時に送出されたものでなはないから、システムコン
トローラ１３の処理終了により、チップバス１２の使用
権をプロセッサ１１へ戻すものである。そして、プロセ
ッサ１１のバスサイクル終了後に、同時送出のバス使用
要求信号ＢＲＥＱ０，ＢＲＥＱ１に基づいてプロセッサ
１１へバス使用要求信号ＨＲＥＱを送出し、且つ優先順
位に従った調停を行う。例えば、システムバスコントロ
ーラ１４の優先順位が高いとすると、バス調停回路１６
は、プロセッサ１１からのバス使用許可信号ＨＡＣＫを
受信することにより、システムバスコントローラ１４へ
バス使用権信号ＢＡＣＫ０を送出する。それによって、
システムバスコントローラ１４は、チップバス１２を専
有して、システムバス１７との間でデータの転送制御を
行う。
行中に、システムバスコントローラ１４，１５から同時
にバス使用要求信号ＢＲＥＱ０，ＢＲＥＱ１が送出され
た場合を示し、システムコントローラ１３からのバス使
用要求信号ＢＲＥＱ２と、システムコントローラ１４，
１５からのバス使用要求信号ＢＲＥＱ０，ＢＲＥＱ１と
は同時に送出されたものでなはないから、システムコン
トローラ１３の処理終了により、チップバス１２の使用
権をプロセッサ１１へ戻すものである。そして、プロセ
ッサ１１のバスサイクル終了後に、同時送出のバス使用
要求信号ＢＲＥＱ０，ＢＲＥＱ１に基づいてプロセッサ
１１へバス使用要求信号ＨＲＥＱを送出し、且つ優先順
位に従った調停を行う。例えば、システムバスコントロ
ーラ１４の優先順位が高いとすると、バス調停回路１６
は、プロセッサ１１からのバス使用許可信号ＨＡＣＫを
受信することにより、システムバスコントローラ１４へ
バス使用権信号ＢＡＣＫ０を送出する。それによって、
システムバスコントローラ１４は、チップバス１２を専
有して、システムバス１７との間でデータの転送制御を
行う。
【００１４】システムバスコントローラ１４の処理終了
によりバス使用要求信号ＢＲＥＱ０の送出を停止する
と、バス調停回路１６は、システムバスコントローラ１
４の処理終了を識別し、バス使用権信号ＢＡＣＫ０の送
出を停止し、優先順位の低いシステムバスコントローラ
１５へバス使用権信号ＢＡＣＫ１を送出する。それによ
り、システムバスコントローラ１５は、チップバス１２
を専有して、システムバス１８との間でデータの転送制
御を行う。このシステムバスコントローラ１５の処理終
了により、バス使用要求信号ＢＲＥＱ１の送出を停止す
ると、バス調停回路１６はバス使用権信号ＢＡＣＫ１の
送出を停止し、プロセッサ１１へバス使用権を戻すこと
になる。
によりバス使用要求信号ＢＲＥＱ０の送出を停止する
と、バス調停回路１６は、システムバスコントローラ１
４の処理終了を識別し、バス使用権信号ＢＡＣＫ０の送
出を停止し、優先順位の低いシステムバスコントローラ
１５へバス使用権信号ＢＡＣＫ１を送出する。それによ
り、システムバスコントローラ１５は、チップバス１２
を専有して、システムバス１８との間でデータの転送制
御を行う。このシステムバスコントローラ１５の処理終
了により、バス使用要求信号ＢＲＥＱ１の送出を停止す
ると、バス調停回路１６はバス使用権信号ＢＡＣＫ１の
送出を停止し、プロセッサ１１へバス使用権を戻すこと
になる。
【００１５】又プロセッサ１１のバスサイクル中に、シ
ステムバスコントローラ１４からバス強制獲得信ＢＢＳ
Ｙ０が送出されると、バス調停回路１６は直ちにプロセ
ッサ１１へバス使用要求信号ＨＲＥＱを送出すると同時
にプロセッサ１１のバスサイクルを中断させる。これに
より、プロセッサ１１はバス使用許可信号ＨＡＣＫを送
出する。それにより、システムバスコントローラ１４へ
バス使用権信号ＢＡＣＫ０を送出する。それによって、
システムバスコントローラ１４は、チップバス１２を専
有して、システムバス１７との間でデータ転送制御を行
う。その処理中にシステムバスコントローラ１５からバ
ス強制獲得信号ＢＢＳＹ１が送出された場合、バス調停
回路１６は、前述のように、一旦プロセッサ１１へバス
使用権を戻すものである。それにより、強制終了された
バスサイクルが再実行され、そのバスサイクル終了後
に、システムバスコントローラ１５にバス使用権信号Ｂ
ＡＣＫ１が送出される。
ステムバスコントローラ１４からバス強制獲得信ＢＢＳ
Ｙ０が送出されると、バス調停回路１６は直ちにプロセ
ッサ１１へバス使用要求信号ＨＲＥＱを送出すると同時
にプロセッサ１１のバスサイクルを中断させる。これに
より、プロセッサ１１はバス使用許可信号ＨＡＣＫを送
出する。それにより、システムバスコントローラ１４へ
バス使用権信号ＢＡＣＫ０を送出する。それによって、
システムバスコントローラ１４は、チップバス１２を専
有して、システムバス１７との間でデータ転送制御を行
う。その処理中にシステムバスコントローラ１５からバ
ス強制獲得信号ＢＢＳＹ１が送出された場合、バス調停
回路１６は、前述のように、一旦プロセッサ１１へバス
使用権を戻すものである。それにより、強制終了された
バスサイクルが再実行され、そのバスサイクル終了後
に、システムバスコントローラ１５にバス使用権信号Ｂ
ＡＣＫ１が送出される。
【００１６】前述の実施例は、チップバス１２にシステ
ムコントローラ１３とシステムバスコントローラ１４，
１５とが接続された場合を示すが、メモリコントローラ
や他の入出力コントローラ等のエレメントが接続された
システムに於いても適用できるものである。
ムコントローラ１３とシステムバスコントローラ１４，
１５とが接続された場合を示すが、メモリコントローラ
や他の入出力コントローラ等のエレメントが接続された
システムに於いても適用できるものである。
【００１７】
【発明の効果】以上説明したように、本発明は、プロセ
ッサ１と、メモリコントローラや入出力コントローラ等
の複数のエレメント２−１〜２−ｎとをバス３により接
続し、バスの競合制御を行うバス調停回路４を備えたシ
ステムに於いて、バス調停回路４は、複数のエレメント
から同時にバス使用要求信号が送出された時に、優先順
位に従った順序で順次バス使用権を与えるもので、この
ように、同時に複数のエレメントがバス使用要求信号を
送出する確率は極めて小さいので、バス使用要求信号送
出エレメントに連続的にバス使用権を与えても、プロセ
ッサ１の処理に及ぼす影響は僅かなものとなる。又複数
のエレメントからのバス使用要求信号が同時でない場合
は、最先のバス使用要求信号送出エレメントにバス使用
権を与え、そのエレメントの処理終了によりバス使用権
を一旦プロセッサ１へ返し、プロセッサ１のバスサイク
ル終了後に、次のバス使用要求信号送出エレメントにバ
ス使用権を与えるもので、それにより、複数のエレメン
トから連続的バス使用要求信号が送出された場合でも、
プロセッサ１は一つのエレメントの処理終了毎に、バス
使用権を獲得することができるから、プロセッサ１の処
理遅延を回避することができる利点がある。
ッサ１と、メモリコントローラや入出力コントローラ等
の複数のエレメント２−１〜２−ｎとをバス３により接
続し、バスの競合制御を行うバス調停回路４を備えたシ
ステムに於いて、バス調停回路４は、複数のエレメント
から同時にバス使用要求信号が送出された時に、優先順
位に従った順序で順次バス使用権を与えるもので、この
ように、同時に複数のエレメントがバス使用要求信号を
送出する確率は極めて小さいので、バス使用要求信号送
出エレメントに連続的にバス使用権を与えても、プロセ
ッサ１の処理に及ぼす影響は僅かなものとなる。又複数
のエレメントからのバス使用要求信号が同時でない場合
は、最先のバス使用要求信号送出エレメントにバス使用
権を与え、そのエレメントの処理終了によりバス使用権
を一旦プロセッサ１へ返し、プロセッサ１のバスサイク
ル終了後に、次のバス使用要求信号送出エレメントにバ
ス使用権を与えるもので、それにより、複数のエレメン
トから連続的バス使用要求信号が送出された場合でも、
プロセッサ１は一つのエレメントの処理終了毎に、バス
使用権を獲得することができるから、プロセッサ１の処
理遅延を回避することができる利点がある。
【００１８】更に、プロセッサ及びエレメントのバス使
用時に於けるそれぞれ最大待ち合わせ時間について定量
的に言及すると、通常、バスアクセスで許される最大転
送時間に等しく、例えば、実施例のブロック転送では４
ワード転送時間となる。但し、Ｎ個のエレメントが同時
にバス使用要求を行った場合のみ、プロセッサ側では最
大Ｎ×４ワード転送時間の待ち合わせが起こり得るが、
このようなケースは極めて低い確率でしか生じない。
用時に於けるそれぞれ最大待ち合わせ時間について定量
的に言及すると、通常、バスアクセスで許される最大転
送時間に等しく、例えば、実施例のブロック転送では４
ワード転送時間となる。但し、Ｎ個のエレメントが同時
にバス使用要求を行った場合のみ、プロセッサ側では最
大Ｎ×４ワード転送時間の待ち合わせが起こり得るが、
このようなケースは極めて低い確率でしか生じない。
【図１】本発明の原理説明図である。
【図２】本発明の実施例のブロック図である。
【図３】本発明の実施例のタイムチャートである。
【図４】システム説明図である。
【図５】複数のシステムバスを有するシステムの説明図
である。
である。
１ プロセッサ ２−１〜２−ｎ エレメント ３ バス ４ バス調停回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−199153（ＪＰ，Ａ) 特開 昭63−204350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/36,13/362 G06F 13/38,15/16
Claims (1)
- 【請求項１】 プロセッサ（１）と、メモリコントロー
ラや入出力コントローラ等の複数のエレメント（２−１
〜２−ｎ）とがバス（３）により接続され、該バス
（３）を制御するバス調停回路（４）を備えたシステム
に於いて、 前記バス調停回路（４）は、複数の前記エレメント（２
−１〜２−ｎ）から同時に前記バス（３）の使用要求が
送出された時、使用要求送出エレメントの優先順位に従
った順序で順次バス使用権を与え、該バス使用権を順次
与えられたエレメントのそれぞれの処理終了後に、前記
プロセッサ（１）にバス使用権を返し、且つ或るエレメ
ントが前記バス（３）を使用中に他のエレメントから前
記バス（３）の使用要求が送出された時、バス使用中の
前記エレメントの処理終了後に、前記バス使用権を前記
プロセッサ（１）に返し、該プロセッサ（１）のバスサ
イクル終了後に、前記バス（３）の使用要求送出エレメ
ントにバス使用権を与えることを特徴とするバス獲得制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219917A JP2976358B2 (ja) | 1991-08-30 | 1991-08-30 | バス獲得制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219917A JP2976358B2 (ja) | 1991-08-30 | 1991-08-30 | バス獲得制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561816A JPH0561816A (ja) | 1993-03-12 |
| JP2976358B2 true JP2976358B2 (ja) | 1999-11-10 |
Family
ID=16743050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219917A Expired - Fee Related JP2976358B2 (ja) | 1991-08-30 | 1991-08-30 | バス獲得制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976358B2 (ja) |
-
1991
- 1991-08-30 JP JP3219917A patent/JP2976358B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561816A (ja) | 1993-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990803 |
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