JP2972491B2 - バス制御機構及び計算機システム - Google Patents
バス制御機構及び計算機システムInfo
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Description
【０００１】
【産業上の利用分野】本発明は、バス制御機構に係わ
り、特に、複数の処理装置とメモリが接続されたバスの
制御に適したバス制御機構及び計算機システムに関す
る。
り、特に、複数の処理装置とメモリが接続されたバスの
制御に適したバス制御機構及び計算機システムに関す
る。
【０００２】
【従来の技術】複数のマスター装置（例えば処理装置）
がスレーブ装置（例えばメモリ装置）をバスを介して共
有するシステムでは、スレーブ装置がビジーのときに効
率的に処理を行う為制御信号の追加や、マスター装置か
らのアクセスに対する制御などのバス制御が行われる。
この種のバス制御方法の従来例には、例えばＶＡＸ１１
／７８０ハードウェア・マニュアル第２０９頁から第２
２８頁（VAX11/780Hardware Manual PP209-228）に示さ
れているように、メモリがビジー（新たな起動要求を受
けつけられない状態）中は、そのメモリに対する新たな
アクセスへの応答（Confirmation Code）をビジー（Ｂ
ｕｓｙ）とする方式が知られている。この方式では、ア
クセス元は、Ｂｕｓｙを受け取ると、一定時間後、再起
動する。
がスレーブ装置（例えばメモリ装置）をバスを介して共
有するシステムでは、スレーブ装置がビジーのときに効
率的に処理を行う為制御信号の追加や、マスター装置か
らのアクセスに対する制御などのバス制御が行われる。
この種のバス制御方法の従来例には、例えばＶＡＸ１１
／７８０ハードウェア・マニュアル第２０９頁から第２
２８頁（VAX11/780Hardware Manual PP209-228）に示さ
れているように、メモリがビジー（新たな起動要求を受
けつけられない状態）中は、そのメモリに対する新たな
アクセスへの応答（Confirmation Code）をビジー（Ｂ
ｕｓｙ）とする方式が知られている。この方式では、ア
クセス元は、Ｂｕｓｙを受け取ると、一定時間後、再起
動する。
【０００３】また、特開平４―１９９２５３号公報記載
の「バス制御方式」においては、メモリがビジー中はビ
ジー信号をバス経由で流しておき、処理装置によるメモ
リアクセス時には、まずこのビジー信号の有無を調べ、
ビジーのときはバス占有要求を出力しないようにして、
バスシステムのスループット向上を図っている。
の「バス制御方式」においては、メモリがビジー中はビ
ジー信号をバス経由で流しておき、処理装置によるメモ
リアクセス時には、まずこのビジー信号の有無を調べ、
ビジーのときはバス占有要求を出力しないようにして、
バスシステムのスループット向上を図っている。
【０００４】
【発明が解決しようとする課題】上記したＶＡＸ１１／
７８０ハードウエアマニュアルの方式では、処理装置が
多くなって来ると、バスを獲得してもメモリ装置が常に
Ｂｕｓｙ状態が続き、予定した処理時間内に処理が終了
できずに処理タイムアウトを発生する場合がある。図７
はその動作例を示すタイムチャートで、処理装置Ａは、
メモリ装置へのアクセスを行う際、バス獲得信号ＲＥＱ
を出力する。ＲＥＱを受けたバス制御装置はバス使用許
可信号ＧＲＴを出力する。バス使用許可となったので処
理装置Ａはメモリ装置へのアクセス起動信号ＡＳを出力
する。それによりメモリ装置は処理装置Ａからの起動を
処理するため、処理状態となる。次に処理装置Ｂがメモ
リ装置へアクセスを行う際、同様にバス獲得信号ＲＥＱ
を出力する。ＲＥＱを受けたバス制御装置はバス使用許
可信号ＧＲＴを出力する。バス使用可能となったので処
理装置Ｂは、メモリ装置へのアクセス起動信号ＡＳを出
力する。しかしメモリ装置は処理装置Ａのアクセス処理
を処理中であるため、メモリ装置がＢｕｓｙ状態である
ことを表すＢｕｓｙ信号を出力する。処理装置Ｂはアク
セスが受け付けられなかったため、同じ手順で繰り返し
アクセスを行う（リトライ）。ここで、処理装置Ｂの起
動と起動の間に、処理装置Ｃのアクセス要求が入り、処
理装置Ｂのアクセス要求時、メモリ装置は処理中であっ
たが、処理装置Ｃのアクセス要求時にはメモリ装置が開
放されていたとすると、メモリ装置は処理装置Ｃのアク
セスに対する処理を行う。このため処理装置Ｂが次のア
クセス要求をした時、メモリ装置は処理装置Ｃの処理を
処理中であるため、Ｂｕｓｙ信号を出力する。こうして
処理装置Ｂの処理要求の待ち時間が長くなると、処理タ
イムアウトになる可能性がある。
７８０ハードウエアマニュアルの方式では、処理装置が
多くなって来ると、バスを獲得してもメモリ装置が常に
Ｂｕｓｙ状態が続き、予定した処理時間内に処理が終了
できずに処理タイムアウトを発生する場合がある。図７
はその動作例を示すタイムチャートで、処理装置Ａは、
メモリ装置へのアクセスを行う際、バス獲得信号ＲＥＱ
を出力する。ＲＥＱを受けたバス制御装置はバス使用許
可信号ＧＲＴを出力する。バス使用許可となったので処
理装置Ａはメモリ装置へのアクセス起動信号ＡＳを出力
する。それによりメモリ装置は処理装置Ａからの起動を
処理するため、処理状態となる。次に処理装置Ｂがメモ
リ装置へアクセスを行う際、同様にバス獲得信号ＲＥＱ
を出力する。ＲＥＱを受けたバス制御装置はバス使用許
可信号ＧＲＴを出力する。バス使用可能となったので処
理装置Ｂは、メモリ装置へのアクセス起動信号ＡＳを出
力する。しかしメモリ装置は処理装置Ａのアクセス処理
を処理中であるため、メモリ装置がＢｕｓｙ状態である
ことを表すＢｕｓｙ信号を出力する。処理装置Ｂはアク
セスが受け付けられなかったため、同じ手順で繰り返し
アクセスを行う（リトライ）。ここで、処理装置Ｂの起
動と起動の間に、処理装置Ｃのアクセス要求が入り、処
理装置Ｂのアクセス要求時、メモリ装置は処理中であっ
たが、処理装置Ｃのアクセス要求時にはメモリ装置が開
放されていたとすると、メモリ装置は処理装置Ｃのアク
セスに対する処理を行う。このため処理装置Ｂが次のア
クセス要求をした時、メモリ装置は処理装置Ｃの処理を
処理中であるため、Ｂｕｓｙ信号を出力する。こうして
処理装置Ｂの処理要求の待ち時間が長くなると、処理タ
イムアウトになる可能性がある。
【０００５】特開平４ー１９９２５３号公報の方法で
も、上記のリトライ時のバス獲得信号ＲＥＱ出力、それ
へのバス使用許可信号ＧＲＴ受信、アクセス起動信号Ａ
Ｓ出力、及びビジー信号受信の処理を行わないだけで、
待ち状態が続いて別の処理装置にメモリを先取りされる
可能性がある点は同じである。
も、上記のリトライ時のバス獲得信号ＲＥＱ出力、それ
へのバス使用許可信号ＧＲＴ受信、アクセス起動信号Ａ
Ｓ出力、及びビジー信号受信の処理を行わないだけで、
待ち状態が続いて別の処理装置にメモリを先取りされる
可能性がある点は同じである。
【０００６】他の従来例には、特開平３−４８９６２号
がある。これは、スレーブにセマフォア（フラグと同
じ）を設けておいて、マスタが使うときはこれを読み、
“０”なら“１”に書き換えて自分がスレーブを使い、
終わったら“０”に戻す。セマフォアを見て“１”なら
ビジーと思い、次のリトライまで待つ。つまり、スレー
ブのビジー管理は、各マスタが行っていてスレーブは受
動的となっている。即ち、スレーブが、自分がビジー中
にリクエストがあるとビジー信号を流して応答する機能
を持っているシステムを対象とするものでない。更に、
マスタがセマフォアを見にいくときバスロック信号を出
すのであるが、この読みに行くアクセスが競合してデッ
トロックが起こることを防ぐためバス開放を行うやり方
をとる。従って、リトライ中に他ＣＰＵにぬけがけされ
るのを防ぐ目的ではない。
がある。これは、スレーブにセマフォア（フラグと同
じ）を設けておいて、マスタが使うときはこれを読み、
“０”なら“１”に書き換えて自分がスレーブを使い、
終わったら“０”に戻す。セマフォアを見て“１”なら
ビジーと思い、次のリトライまで待つ。つまり、スレー
ブのビジー管理は、各マスタが行っていてスレーブは受
動的となっている。即ち、スレーブが、自分がビジー中
にリクエストがあるとビジー信号を流して応答する機能
を持っているシステムを対象とするものでない。更に、
マスタがセマフォアを見にいくときバスロック信号を出
すのであるが、この読みに行くアクセスが競合してデッ
トロックが起こることを防ぐためバス開放を行うやり方
をとる。従って、リトライ中に他ＣＰＵにぬけがけされ
るのを防ぐ目的ではない。
【０００７】又、他の従来例には、特開平３−２０１０
５４号がある。共通バスの獲得と転送をバスクロックに
同期して行う同期系システムを前提とし、あるマスタの
要求に対してスレーブビジー応答が一定時間連続した場
合、このマスタは共通バスをこのスレーブがレディ状態
となるまで強制的に占有することとしている。しかし、
スレーブがレディ状態となると、一旦共通バスは開放さ
れる為、共通バスが開放された直後に別なマスタからの
アクセスがあった場合、前記マスタからのアクセスは、
処理されない可能性がある。
５４号がある。共通バスの獲得と転送をバスクロックに
同期して行う同期系システムを前提とし、あるマスタの
要求に対してスレーブビジー応答が一定時間連続した場
合、このマスタは共通バスをこのスレーブがレディ状態
となるまで強制的に占有することとしている。しかし、
スレーブがレディ状態となると、一旦共通バスは開放さ
れる為、共通バスが開放された直後に別なマスタからの
アクセスがあった場合、前記マスタからのアクセスは、
処理されない可能性がある。
【０００８】本発明の目的は、この問題を解決し、それ
ぞれの処理装置が一定時間に処理を終了できるようにし
たバス制御機構及び計算機システムを提供することにあ
る。
ぞれの処理装置が一定時間に処理を終了できるようにし
たバス制御機構及び計算機システムを提供することにあ
る。
【０００９】
【課題を解決するための手段】上記の目的は、起動を受
け付けるスレーブ装置と該スレーブ装置にアクセスする
複数のマスター装置とを接続したバスを制御するための
バス制御機構に於て、上記スレーブ装置に自装置が作動
中にアクセスされたときビジー信号を出力するビジー信
号出力手段を設けるとともに、上記マスター装置に、上
記スレーブ装置へのアクセスに対して上記ビジー信号を
検出したとき再びアクセスを行うリトライ機構と、上記
マスター装置がバス使用権を得て上記スレーブ装置へア
クセスし上記ビジー信号を検出して上記リトライを行う
という動作を繰り返す場合に、最初に上記ビジー信号を
検出したアクセス時以降の経過時間をカウントするカウ
ント手段と、該手段のカウント値が所定値を越えたとき
バスにリザーブ信号を出力するリザーブ信号出力手段
と、既にリザーブ信号がバスに出力されているときには
バスへのアクセスを停止するアクセス停止手段とを設け
ることにより達成される。
け付けるスレーブ装置と該スレーブ装置にアクセスする
複数のマスター装置とを接続したバスを制御するための
バス制御機構に於て、上記スレーブ装置に自装置が作動
中にアクセスされたときビジー信号を出力するビジー信
号出力手段を設けるとともに、上記マスター装置に、上
記スレーブ装置へのアクセスに対して上記ビジー信号を
検出したとき再びアクセスを行うリトライ機構と、上記
マスター装置がバス使用権を得て上記スレーブ装置へア
クセスし上記ビジー信号を検出して上記リトライを行う
という動作を繰り返す場合に、最初に上記ビジー信号を
検出したアクセス時以降の経過時間をカウントするカウ
ント手段と、該手段のカウント値が所定値を越えたとき
バスにリザーブ信号を出力するリザーブ信号出力手段
と、既にリザーブ信号がバスに出力されているときには
バスへのアクセスを停止するアクセス停止手段とを設け
ることにより達成される。
【００１０】
【作用】処理装置のアクセスがある期間受付不可の場合
に、その経過時間がカウント手段によりカウントされ、
所定値に達するとリザーブ信号出力手段からリザーブ信
号が出力され、その次のアクセスから、アクセスが受付
けられるまでバスを占有する。従って、他のマスター装
置にスレーブ装置を横取りされることなく、予定した時
間内に確実に処理を行える。
に、その経過時間がカウント手段によりカウントされ、
所定値に達するとリザーブ信号出力手段からリザーブ信
号が出力され、その次のアクセスから、アクセスが受付
けられるまでバスを占有する。従って、他のマスター装
置にスレーブ装置を横取りされることなく、予定した時
間内に確実に処理を行える。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図２は本発明の機構を備えたシステムの一
構成を示すもので、処理装置（これがマスタ装置とな
る）２、３はメモリ装置６、７（これがスレーブ装置と
なる）に格納される命令をリードして実行する装置であ
り、処理装置２、３とメモリ装置６、７は共通バス１に
より接続されている。共通バス１は、起動バスおよび応
答バスより成り、起動バスは、起動アドレス、ライトデ
ータ、制御信号よりなる。さらに、制御信号は、起動バ
スの占有制御用のバス要求信号、バス要求に対する応答
としてのバス占有許可信号、アクセス起動信号（Ａ
Ｓ）、アクセス起動の受付不可を示すＢｕｓｙ信号、ア
クセスの種類を示すリード、ライト信号、また、現バス
占有装置以外のバス占有を抑止するリザーブ信号からな
る。このうちバス占有に関する信号はバス制御装置８に
接続され、バス占有制御に使用される。また、応答バス
はリードデータおよび制御信号よりなる。応答バスの制
御信号は、アクセスの終了信号および、応答バス占有制
御用のバス占有要求信号、バス許可信号よりなる。起動
バスと応答バスを分けたのは、スループットを上げるた
めである。
て説明する。図２は本発明の機構を備えたシステムの一
構成を示すもので、処理装置（これがマスタ装置とな
る）２、３はメモリ装置６、７（これがスレーブ装置と
なる）に格納される命令をリードして実行する装置であ
り、処理装置２、３とメモリ装置６、７は共通バス１に
より接続されている。共通バス１は、起動バスおよび応
答バスより成り、起動バスは、起動アドレス、ライトデ
ータ、制御信号よりなる。さらに、制御信号は、起動バ
スの占有制御用のバス要求信号、バス要求に対する応答
としてのバス占有許可信号、アクセス起動信号（Ａ
Ｓ）、アクセス起動の受付不可を示すＢｕｓｙ信号、ア
クセスの種類を示すリード、ライト信号、また、現バス
占有装置以外のバス占有を抑止するリザーブ信号からな
る。このうちバス占有に関する信号はバス制御装置８に
接続され、バス占有制御に使用される。また、応答バス
はリードデータおよび制御信号よりなる。応答バスの制
御信号は、アクセスの終了信号および、応答バス占有制
御用のバス占有要求信号、バス許可信号よりなる。起動
バスと応答バスを分けたのは、スループットを上げるた
めである。
【００１２】処理装置２、３および磁気ディスクコント
ロール装置４は、起動バスを介してアクセスし、メモリ
装置６、７は、応答バスを介してアクセス元にアクセス
の終了報告をする。磁気ディスクコントロール装置４
は、磁気ディスク５を制御して磁気ディスク５とメモリ
装置６、７のデータ転送を制御する。
ロール装置４は、起動バスを介してアクセスし、メモリ
装置６、７は、応答バスを介してアクセス元にアクセス
の終了報告をする。磁気ディスクコントロール装置４
は、磁気ディスク５を制御して磁気ディスク５とメモリ
装置６、７のデータ転送を制御する。
【００１３】図１は１つの処理装置２（３も同じ）の内
部構成を示す図であり、本発明に関する部分だけを示し
ている。処理装置２は、プロセッサ２３、バスアクセス
制御回路２２、占有状態保持部２１よりなり、プロセッ
サ２３からの起動要求は、バス２６を介してバスアクセ
ス制御回路２２へ送られる。バスアクセス制御回路２２
は、プロセッサ２３からの起動要求を受けて、メモリ装
置を起動するため、信号線２５、バッファ２４を介して
バス１上のアクセス起動信号線（ＡＳ）１２をオンす
る。占有状態保持部２１は、起動要求の際、メモリ装置
が処理中（Ｂｕｓｙ）の場合に出力されるＢｕｓｙ信号
１０を記憶し、アクセスが受け付られるまでバスを占有
するリザーブ信号１１を出力する。リザーブ信号１１
は、バスアクセス制御回路２２に入力され、他の処理装
置よりリザーブ信号が出力されている場合、該起動要求
を抑止する。
部構成を示す図であり、本発明に関する部分だけを示し
ている。処理装置２は、プロセッサ２３、バスアクセス
制御回路２２、占有状態保持部２１よりなり、プロセッ
サ２３からの起動要求は、バス２６を介してバスアクセ
ス制御回路２２へ送られる。バスアクセス制御回路２２
は、プロセッサ２３からの起動要求を受けて、メモリ装
置を起動するため、信号線２５、バッファ２４を介して
バス１上のアクセス起動信号線（ＡＳ）１２をオンす
る。占有状態保持部２１は、起動要求の際、メモリ装置
が処理中（Ｂｕｓｙ）の場合に出力されるＢｕｓｙ信号
１０を記憶し、アクセスが受け付られるまでバスを占有
するリザーブ信号１１を出力する。リザーブ信号１１
は、バスアクセス制御回路２２に入力され、他の処理装
置よりリザーブ信号が出力されている場合、該起動要求
を抑止する。
【００１４】図３は、占有状態を保持する保持部２１の
内部回路を示すもので、組み合わせ回路２１０と状態レ
ジスタ（３ｂｉｔ）２１１より成り、組み合わせ回路２
１０はアクセス起動要求信号（ＡＳ）１２とＢｕｓｙ信
号１０の値と状態レジスタ２１１の出力信号２１３の値
により、当該処理装置がバスを占有するためのリザーブ
信号１１と状態レジスタ２１１への入力信号２１２を出
力する。図４及び図５はそれぞれ、状態レジスタの状態
定義及び状態遷移図で、状態Ｓ０（ビットパターン００
０）はＩＤＬＥ状態（バスに対し、何も起動をかけてい
ない状態）を表し、プロセッサ２３からのアクセス起動
により状態Ｓ１に遷移する。状態Ｓ１（ビットパターン
００１）は受付応答待ち状態で、処理装置からのアクセ
ス要求をメモリ装置が受付けたかどうかを判定する状態
を表す。状態Ｓ１でＢｕｓｙ応答でない場合は状態Ｓ０
に、Ｂｕｓｙ応答の場合は状態Ｓ２に遷移する。状態Ｓ
２（ビットパターン０１０）はメモリ装置のＢｕｓｙ応
答を保持している状態で、次のリトライのアクセス起動
によりリザーブ信号を出力する状態Ｓ３に遷移する。状
態Ｓ３（ビットパターン０１１）と状態Ｓ４（ビットパ
ターン１００）はバス占有状態である。状態Ｓ３でアク
セス起動したとき状態Ｓ４に遷移する。状態Ｓ４は処理
装置からのアクセス要求をメモリ装置が受付けたかどう
かを判定する。本状態において、該メモリ装置が処理中
から開放され（Ｂｕｓｙ信号が応答されない）、該処理
装置のアクセスを受付た場合、状態Ｓ０へ戻る。
内部回路を示すもので、組み合わせ回路２１０と状態レ
ジスタ（３ｂｉｔ）２１１より成り、組み合わせ回路２
１０はアクセス起動要求信号（ＡＳ）１２とＢｕｓｙ信
号１０の値と状態レジスタ２１１の出力信号２１３の値
により、当該処理装置がバスを占有するためのリザーブ
信号１１と状態レジスタ２１１への入力信号２１２を出
力する。図４及び図５はそれぞれ、状態レジスタの状態
定義及び状態遷移図で、状態Ｓ０（ビットパターン００
０）はＩＤＬＥ状態（バスに対し、何も起動をかけてい
ない状態）を表し、プロセッサ２３からのアクセス起動
により状態Ｓ１に遷移する。状態Ｓ１（ビットパターン
００１）は受付応答待ち状態で、処理装置からのアクセ
ス要求をメモリ装置が受付けたかどうかを判定する状態
を表す。状態Ｓ１でＢｕｓｙ応答でない場合は状態Ｓ０
に、Ｂｕｓｙ応答の場合は状態Ｓ２に遷移する。状態Ｓ
２（ビットパターン０１０）はメモリ装置のＢｕｓｙ応
答を保持している状態で、次のリトライのアクセス起動
によりリザーブ信号を出力する状態Ｓ３に遷移する。状
態Ｓ３（ビットパターン０１１）と状態Ｓ４（ビットパ
ターン１００）はバス占有状態である。状態Ｓ３でアク
セス起動したとき状態Ｓ４に遷移する。状態Ｓ４は処理
装置からのアクセス要求をメモリ装置が受付けたかどう
かを判定する。本状態において、該メモリ装置が処理中
から開放され（Ｂｕｓｙ信号が応答されない）、該処理
装置のアクセスを受付た場合、状態Ｓ０へ戻る。
【００１５】図８は、処理装置による本発明の機構の処
理手順を示すフローチャートで、図６は、上記のシステ
ムの動作例を示すタイムチャートである。処理装置２
は、メモリ装置へのアクセスを行う際、バス獲得信号Ｒ
ＥＱを出力する。ＲＥＱを受けたバス制御装置８はバス
使用許可信号ＧＲＴを出力する（ステップ８０１）。バ
ス使用許可となったので処理装置２はメモリ装置へのア
クセス起動信号ＡＳを出力する（ステップ８０２）。そ
のときメモリ装置が空いていれば（ステップ８０３）、
メモリ装置は処理装置２からの起動を処理するため、処
理状態となる。
理手順を示すフローチャートで、図６は、上記のシステ
ムの動作例を示すタイムチャートである。処理装置２
は、メモリ装置へのアクセスを行う際、バス獲得信号Ｒ
ＥＱを出力する。ＲＥＱを受けたバス制御装置８はバス
使用許可信号ＧＲＴを出力する（ステップ８０１）。バ
ス使用許可となったので処理装置２はメモリ装置へのア
クセス起動信号ＡＳを出力する（ステップ８０２）。そ
のときメモリ装置が空いていれば（ステップ８０３）、
メモリ装置は処理装置２からの起動を処理するため、処
理状態となる。
【００１６】次に処理装置３から、メモリ装置へアクセ
スを行う際、同様にバス獲得信号ＲＥＱを出力し、この
ＲＥＱを受けたバス制御装置８は、バスがリザーブされ
ていなければバス使用許可信号ＧＲＴを出力する（ステ
ップ８０１）。バス使用可能となったので処理装置３
は、メモリ装置へのアクセス起動信号ＡＳを出力する
（ステップ８０２）。しかしメモリは処理装置２の処理
を実行中であるため、Ｂｕｓｙ信号を出力する（ステッ
プ８０３）。これを受けた処理装置３は、バスの占有状
態保持部２１により、次のアクセスからリザーブ信号を
出力し、バスを占有する（ステップ８０４、８０５）。
こうしてリザーブ信号によって処理装置３がバスを占有
すると、その後の繰り返しアクセスにおいて、ＲＥＱ信
号によってバスを獲得する必要はなく、ＡＳ信号のみを
出力する（ステップ８０６、８０７）。この間、他の処
理装置はリザーブ信号が出力されているため、起動要求
を出力しない。従って、バスアクセスのオーバーヘッド
が大幅に改善される。
スを行う際、同様にバス獲得信号ＲＥＱを出力し、この
ＲＥＱを受けたバス制御装置８は、バスがリザーブされ
ていなければバス使用許可信号ＧＲＴを出力する（ステ
ップ８０１）。バス使用可能となったので処理装置３
は、メモリ装置へのアクセス起動信号ＡＳを出力する
（ステップ８０２）。しかしメモリは処理装置２の処理
を実行中であるため、Ｂｕｓｙ信号を出力する（ステッ
プ８０３）。これを受けた処理装置３は、バスの占有状
態保持部２１により、次のアクセスからリザーブ信号を
出力し、バスを占有する（ステップ８０４、８０５）。
こうしてリザーブ信号によって処理装置３がバスを占有
すると、その後の繰り返しアクセスにおいて、ＲＥＱ信
号によってバスを獲得する必要はなく、ＡＳ信号のみを
出力する（ステップ８０６、８０７）。この間、他の処
理装置はリザーブ信号が出力されているため、起動要求
を出力しない。従って、バスアクセスのオーバーヘッド
が大幅に改善される。
【００１７】メモリ装置が処理装置２の処理を終える
と、応答バスの応答信号ＡＣＫによって応答を処理装置
２に返す。そして処理装置３の４回目のアクセス（ＡＳ
信号の出力）は、メモリ装置が処理可能となったため、
受付られ、Ｂｕｓｙ信号は出力されない。このため、処
理装置３はリザーブ信号の出力を止めることにより、バ
スを開放する（ステップ８０８）。
と、応答バスの応答信号ＡＣＫによって応答を処理装置
２に返す。そして処理装置３の４回目のアクセス（ＡＳ
信号の出力）は、メモリ装置が処理可能となったため、
受付られ、Ｂｕｓｙ信号は出力されない。このため、処
理装置３はリザーブ信号の出力を止めることにより、バ
スを開放する（ステップ８０８）。
【００１８】なお、上記の実施例では、メモリ装置がビ
ジーのとき、次のリトライでリザーブ信号を出力してバ
ス占有するものとしたが、メモリ装置のビジーが所定の
リトライ回数または所定時間継続したときにリザーブ信
号を出力するようにしてもよい。また以上の実施例で
は、複数の処理装置からメモリへのアクセスが行われる
ときのバス制御方法を説明したが、本発明は一般に、マ
スター装置からスレーブ装置へのアクセスに対しても適
用できることは言うまでもない。例えば、マスタ装置が
メモリ装置ではなく処理装置の例もありうる。
ジーのとき、次のリトライでリザーブ信号を出力してバ
ス占有するものとしたが、メモリ装置のビジーが所定の
リトライ回数または所定時間継続したときにリザーブ信
号を出力するようにしてもよい。また以上の実施例で
は、複数の処理装置からメモリへのアクセスが行われる
ときのバス制御方法を説明したが、本発明は一般に、マ
スター装置からスレーブ装置へのアクセスに対しても適
用できることは言うまでもない。例えば、マスタ装置が
メモリ装置ではなく処理装置の例もありうる。
【００１９】
【発明の効果】本発明によれば、各処理装置からメモリ
装置へのアクセスが、一定時間内に処理されることが保
証でき、処理のタイムアウトを防ぐことができる。
装置へのアクセスが、一定時間内に処理されることが保
証でき、処理のタイムアウトを防ぐことができる。
【図１】本発明のバス制御機構を備えた処理装置の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】本発明を適用するシステム構成の例を示すブロ
ック図である。
ック図である。
【図３】占有状態を保持する手段の構成例を示す図であ
る。
る。
【図４】占有状態を保持する手段の状態定義図である。
【図５】占有状態を保持する手段の状態遷移図である。
【図６】本発明の機構の動作例を示すタイムチャートで
ある。
ある。
【図７】従来例の方法の動作例を示すタイムチャートで
ある。
ある。
【図８】本発明の機構の処理手順を示すフローチャート
である。
である。
１ 共通バス ２ 処理装置 ３ 処理装置 ６ メモリ装置 ７ メモリ装置 １０ Ｂｕｓｙ信号 １１ リザーブ信号 １２ アクセス起動信号（ＡＳ） ２１ 占有状態保持部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小浜 照光 茨城県日立市大みか町五丁目２番１号 日立プロセスコンピュータエンジニアリ ング株式会社内 (72)発明者 荒岡 学 茨城県日立市大みか町五丁目２番１号 株式会社日立製作所大みか工場内 (72)発明者 河田 健志 茨城県日立市大みか町五丁目２番１号 株式会社日立製作所大みか工場内 (72)発明者 古田 康幸 茨城県日立市大みか町五丁目２番１号 株式会社日立製作所大みか工場内 (72)発明者 中村 明久 茨城県日立市大みか町五丁目２番１号 株式会社日立製作所大みか工場内 (72)発明者 花田 晋一 茨城県日立市大みか町五丁目２番１号 株式会社日立製作所大みか工場内 (56)参考文献 特開 平３−201054（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/362 - 13/372 G06F 13/18 510
Claims (3)
- 【請求項１】 起動を受け付けるスレーブ装置と該スレ
ーブ装置にアクセスする複数のマスター装置とを接続し
たバスを制御するためのバス制御機構に於て、上記スレ
ーブ装置に自装置が作動中にアクセスされたときビジー
信号を出力するビジー信号出力手段を設けるとともに、
上記マスター装置に、上記スレーブ装置へのアクセスに
対して上記ビジー信号を検出したとき再びアクセスを行
うリトライ機構と、上記マスター装置がバス使用権を得
て上記スレーブ装置へアクセスし上記ビジー信号を検出
して上記リトライを行うという動作を繰り返す場合に、
最初に上記ビジー信号を検出したアクセス時以降の経過
時間をカウントするカウント手段と、該手段のカウント
値が所定値を越えたときバスにリザーブ信号を出力する
と共に、該信号を前記スレーブ装置の処理終了後当該マ
スタ装置のアクセスが受け付けられるまで出力するリザ
ーブ信号出力手段と、既にリザーブ信号がバスに出力さ
れているときにはバスへのアクセスを停止するアクセス
停止手段とを設けたことを特徴とするバス制御機構。 - 【請求項２】 上記マスタ装置は処理装置とし、上記ス
レーブ装置はメモリ装置とする請求項１のバス制御機
構。 - 【請求項３】 請求項１又は２のバス制御機構を備えた
計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5170093A JP2972491B2 (ja) | 1993-07-09 | 1993-07-09 | バス制御機構及び計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5170093A JP2972491B2 (ja) | 1993-07-09 | 1993-07-09 | バス制御機構及び計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728748A JPH0728748A (ja) | 1995-01-31 |
| JP2972491B2 true JP2972491B2 (ja) | 1999-11-08 |
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ID=15898517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5170093A Expired - Fee Related JP2972491B2 (ja) | 1993-07-09 | 1993-07-09 | バス制御機構及び計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972491B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11914536B2 (en) | 2021-03-29 | 2024-02-27 | Samsung Electronics Co., Ltd. | Device and method for sharing resource via bus |
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|---|---|---|---|---|
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-
1993
- 1993-07-09 JP JP5170093A patent/JP2972491B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US11914536B2 (en) | 2021-03-29 | 2024-02-27 | Samsung Electronics Co., Ltd. | Device and method for sharing resource via bus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728748A (ja) | 1995-01-31 |
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